CN114664744A - 半导体器件的形成方法及半导体器件 - Google Patents

半导体器件的形成方法及半导体器件 Download PDF

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CN114664744A CN202210204138.8A CN202210204138A CN114664744A CN 114664744 A CN114664744 A CN 114664744A CN 202210204138 A CN202210204138 A CN 202210204138A CN 114664744 A CN114664744 A CN 114664744A
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朱黄霞
李雄
郭肖林
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Abstract

本申请实施例提供一种半导体器件的形成方法及半导体器件；其中，方法包括：提供衬底，所述衬底包括阱区和非阱区；在所述阱区和所述非阱区上形成间隔排布的导电层叠结构；在所述导电层叠结构上形成导电连接层，所述导电连接层连接所述阱区的导电层叠结构，所述导电连接层不与所述非阱区的导电层叠结构连接；其中，所述阱区、所述导电层叠结构和所述导电连接层形成测试结构。

Description

半导体器件的形成方法及半导体器件
技术领域
本申请实施例涉及半导体技术领域，涉及但不限于一种半导体器件的形成方法及半导体器件。
背景技术
随着半导体行业的发展，动态随机存取存储器(Dynamic Random Access Memory，DRAM)器件的关键尺寸不断减小，DRAM器件中由于金属的等离子体刻蚀工艺造成的等离子体损伤机制，对器件的可靠性影响越来越明显。
发明内容
有鉴于此，本申请实施例提供一种半导体器件的形成方法及半导体器件。
第一方面，本申请实施例提供一种半导体器件的形成方法，所述方法包括：
提供衬底，所述衬底包括阱区和非阱区；
在所述阱区和所述非阱区上形成间隔排布的导电层叠结构；
在所述导电层叠结构上形成导电连接层，所述导电连接层连接所述阱区的导电层叠结构，所述导电连接层不与所述非阱区的导电层叠结构连接；其中，所述阱区、所述导电层叠结构和所述导电连接层形成测试结构。
在一些实施例中，所述方法还包括：
在所述阱区形成晶体管；
在所述阱区和所述非阱区上形成间隔排布的导电层叠结构，包括：
同时在所述晶体管上形成与所述晶体管的栅极连接的第一导电层叠结构和在所述非阱区上形成与所述第一导电层叠结构间隔的第二导电层叠结构，所述导电连接层通过所述第一导电层叠结构与所述晶体管连接。
在一些实施例中，所述方法还包括：
在所述阱区形成与所述阱区反型掺杂的有源区；
在所述阱区和所述非阱区上形成间隔排布的导电层叠结构，还包括：
在所述有源区上形成与所述第二导电层叠结构间隔的第三导电层叠结构，所述导电连接层通过所述第三导电层叠结构与所述有源区连接。
在一些实施例中，所述阱区包括间隔排布的第一阱区和第二阱区，所述晶体管形成在所述第一阱区，所述有源区形成在所述第二阱区；所述晶体管和所述有源区之间具有隔离结构。
在一些实施例中，在所述阱区和所述非阱区上形成间隔排布的导电层叠结构，包括：
在所述衬底上形成第一介质层，所述第一介质层覆盖所述晶体管、所述有源区和所述非阱区；
图形化所述第一介质层，在所述阱区上的所述第一介质层中形成至少两个第一通孔，所述第一通孔分别暴露所述晶体管的栅极和所述有源区；
在所述第一介质层上形成第一初始导电层，图形化所述第一初始导电层，形成第一栅极导电层、第一有源导电层和第一非阱导电层，其中，所述第一栅极导电层通过第一通孔与所述晶体管的栅极连接，所述第一有源导电层通过第一通孔与所述有源区连接；
在所述第一栅极导电层、所述第一有源导电层和所述第一非阱导电层上形成第二介质层，并图形化所述第二介质层，在所述第二介质层中形成多个第二通孔，所述第二通孔分别暴露所述第一栅极导电层、所述第一有源导电层和所述第一非阱导电层；
在所述第二介质层上形成第二初始导电层，图形化所述第二初始导电层，形成分别通过所述第二通孔与所述第一栅极导电层连接的第二栅极导电层、与所述第一有源导电层连接的第二有源导电层和与所述第一非阱导电层连接的第二非阱导电层；
在所述第二栅极导电层、所述第二有源导电层和所述第二非阱导电层上形成第三介质层，并图形化所述第三介质层，在所述第三介质层中形成多个第三通孔，所述第三通孔分别暴露所述第二栅极导电层、所述第二有源导电层和所述第二非阱导电层；
在所述第三介质层上形成第三初始导电层，图形化所述第三初始导电层，形成分别通过所述第三通孔与所述第二栅极导电层连接的第三栅极导电层、与所述第二有源导电层连接的第三有源导电层和与所述第二非阱导电层连接的第三非阱导电层；
其中，与所述晶体管的栅极连接的所述第一栅极导电层、所述第二栅极导电层和所述第三栅极导电层构成所述第一导电层叠结构；与所述有源区连接的所述第一有源导电层、所述第二有源导电层和所述第三有源导电层构成所述第三导电层叠结构；所述第一非阱导电层、所述第二非阱导电层和所述第三非阱导电层构成所述第二导电层叠结构。
在一些实施例中，所述方法还包括：
在形成所述第一初始导电层之后，部分去除所述阱区上的所述第一初始导电层，在形成所述第二初始导电层之后，部分去除所述阱区上的所述第二初始导电层，在形成所述第三初始导电层之后，部分去除所述阱区上的所述第三初始导电层，使得在垂直于所述衬底的方向上，所述第二导电层叠结构的高度大于所述第一导电层叠结构和所述第三导电层叠结构的高度。
在一些实施例中，在所述阱区和所述非阱区上形成间隔排布的导电层叠结构，包括：
在所述衬底上形成第一介质层，所述第一介质层覆盖所述晶体管、所述有源区和所述非阱区；
图形化所述第一介质层，在所述阱区上的所述第一介质层中形成至少两个第一通孔，所述第一通孔分别暴露所述晶体管的栅极和所述有源区；
在所述第一介质层上形成第一初始介质层，图形化所述第一初始介质层，在所述第一初始介质层中形成多个第一凹槽，在所述阱区上的所述第一凹槽暴露出所述第一通孔，所述非阱区上的所述第一凹槽暴露出所述第一介质层；
填充所述第一凹槽和所述第一通孔，分别形成与所述晶体管的所述栅极连接的第一栅极导电层、与所述有源区连接的第一有源导电层和第一非阱导电层；
在所述第一栅极导电层、所述第一有源导电层和所述第一非阱导电层上形成第二介质层，并图形化所述第二介质层，在所述第二介质层中形成多个第二通孔，所述阱区上的所述第二通孔分别暴露所述第一栅极导电层和所述第一有源导电层，所述非阱区上的所述第二通孔暴露出所述第一非阱导电层；
在所述第二介质层上形成第二初始介质层，图形化所述第二初始介质层，形成多个分别暴露出所述第二通孔的第二凹槽；
填充所述第二凹槽和所述第二通孔，分别形成第二栅极导电层、第二有源导电层和第二非阱导电层；
在所述第二栅极导电层、所述第二有源导电层和所述第二非阱导电层上形成第三介质层，并图形化所述第三介质层，在所述第三介质层中形成多个第三通孔，所述第三通孔分别暴露所述第二栅极导电层、所述第二有源导电层和所述第二非阱导电层；
在所述第三介质层上形成第三初始介质层，图形化所述第三初始介质层，形成多个第三凹槽，第三凹槽分别暴露出所述第三通孔；
填充所述第三凹槽和所述第三通孔，形成第三栅极导电层、第三有源导电层和第三非阱导电层；
其中，与所述晶体管的栅极连接的所述第一栅极导电层、所述第二栅极导电层和所述第三栅极导电层构成所述第一导电层叠结构；与所述有源区连接的所述第一有源导电层、所述第二有源导电层和所述第三有源导电层构成所述第三导电层叠结构；所述第一非阱导电层、所述第二非阱导电层、所述第三非阱导电层构成所述第二导电层叠结构。
在一些实施例中，所述方法还包括：
在形成所述第一栅极导电层和所述第一有源导电层之后，部分去除所述第一栅极导电层和所述第一有源导电层，在形成所述第二栅极导电层和所述第二有源导电层之后，部分去除所述第二栅极导电层和所述第二有源导电层，在形成所述第三栅极导电层和所述第三有源导电层之后，部分去除所述第三栅极导电层和所述第三有源导电层，使得在垂直于所述衬底的方向上，所述第二导电层叠结构的高度大于所述第一导电层叠结构和所述第三导电层叠结构的高度。
在一些实施例中，所述测试结构至少包括第一测试结构和第二测试结构；
所述晶体管、所述第一导电层叠结构和所述导电连接层形成所述第一测试结构；
所述有源区、所述第三导电层叠结构和所述导电连接层形成所述第二测试结构。
在一些实施例中，在所述导电层叠结构上形成导电连接层，包括：
在所述第一导电层叠结构、所述第二导电层叠结构和所述第三导电层叠结构上形成绝缘介质层；
在所述阱区上的所述绝缘介质层中形成至少两个连接孔，所述连接孔分别连接所述第一导电层叠结构和所述第三导电层叠结构；
在所述绝缘介质层上形成初始导电连接层，并图形化所述初始导电连接层，以在所述阱区上形成连接所述第一导电层叠结构和第三导电层叠结构的第一导电连接层，同时在所述非阱区上形成与所述第一导电连接层连接的第二导电连接层，所述第二导电连接层具有预设图形，所述预设图形包括网格形、S形和梳齿形中的至少一种。
第二方面，本申请实施例提供一种半导体器件，所述半导体器件包括；
衬底，所述衬底包括阱区和非阱区；
导电层叠结构，分别位于所述阱区和所述非阱区之上；
导电连接层，位于所述导电层叠结构之上，所述导电连接层连接所述阱区的导电层叠结构，所述导电连接层不与所述非阱区的导电层叠结构连接；其中，所述阱区、所述导电层叠结构和所述导电连接层形成测试结构。
在一些实施例中，所述导电连接层包括位于所述阱区上的第一导电连接层和位于所述非阱区上的第二导电连接层，所述第二导电连接层具有预设图形；所述预设图形包括网格形、S形和梳齿形中的至少一种。
在一些实施例中，所述导电层叠结构至少包括第一导电层叠结构和第二导电层叠结构；所述第一导电层叠结构与所述阱区连接，所述第二导电层叠结构与所述非阱区连接；
在垂直于所述衬底的方向上，所述第二导电层叠结构的投影面积大于所述第一导电层叠结构的投影面积。
在一些实施例中，所述阱区至少包括第一阱区和第二阱区；所述第一阱区包括晶体管，所述第二阱区包括有源区。
在一些实施例中，所述导电层叠结构还包括第三导电层叠结构；所述第一导电层叠结构与所述晶体管的栅极连接，所述第三导电层叠结构与所述有源区连接。
根据本申请实施例提供的半导体器件的形成方法及半导体器件，通过在包括阱区和非阱区的衬底上形成间隔排布的导电层叠结构和导电连接层，导电连接层连接阱区的导电层叠结构，不与非阱区的导电层叠结构连接，使得本申请实施例提供的半导体器件的结构中，连接阱区的导电层叠结构避免了大量的等离子体堆积，有效的缓解了阱区的天线效应，且导电连接层与衬底之间的导电层叠结构可以提高整个结构的稳定性，提升了半导体器件的性能。
附图说明
在附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。
图1A至图1C是本申请实施例提供的半导体器件的局部结构示意图；
图2是本申请实施例提供的半导体器件的形成方法的流程示意图；
图3A至3Y是本申请实施例提供的半导体器件的形成方法对应的局部结构示意图；
附图标记：
10-半导体器件；101-衬底；1011-阱区；1011-1-第一阱区；1011-2-第二阱区；1012-非阱区；102-导电层叠结构；1021-第一导电层叠结构；1022-第二导电层叠结构；1023-第三导电层叠结构；103-导电连接层；1031-第一导电连接层；1032-第二导电连接层；104-栅氧层；105-栅极；301-阱区；3011-第一阱区；3012-第二阱区；302-非阱区；303-晶体管；3031-源级；3032-漏极；3033-栅氧层；3034-栅极；304-有源区；305-隔离结构；306-第一导电层叠结构；307-第二导电层叠结构；308-第三导电层叠结构；309-第一介质层；310-第一通孔；311-第一初始导电层；312-第一栅极导电层；313-第一有源导电层；314-第一非阱导电层；315-第二介质层；316-第二通孔；317-第二初始导电层；318-第二栅极导电层；319-第二有源导电层；320-第二非阱导电层；321-第三介质层；322-第三通孔；323-第三初始导电层；324-第三栅极导电层；325-第三有源导电层；326-第三非阱导电层；327-第一介质层；328-第一通孔；329-第一初始介质层；330-第一凹槽；331-第一栅极导电层；332-第一有源导电层；333-第一非阱导电层；334-第二介质层；335-第二通孔；336-第二初始介质层；337-第二凹槽；338-第二栅极导电层；339-第二有源导电层；340-第二非阱导电层；341-第三介质层；342-第三通孔；343-第三初始介质层；344-第三凹槽；345-第三栅极导电层；346-第三有源导电层；347-第三非阱导电层；348-绝缘介质层；349-连接孔；350-导电连接层；3051-第一导电连接层；3052-第二导电连接层。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请的具体技术方案做进一步详细描述。以下实施例用于说明本申请，但不用来限制本申请的范围。
随着半导体器件尺寸的不断缩小，由于金属的等离子体刻蚀工艺造成的等离子体损伤机制对器件的可靠性影响越来越明显，尤其是大面积衬垫金属的金属刻蚀对器件造成的损伤愈发明显，而且等离子体刻蚀工艺造成的等离子损伤与金属的天线比成正相关。
在一些实施例中，天线比等于金属面积与栅氧化层面积之间的比值。而随着大规模集成电路的发展，金属-氧化物半导体场效应晶体管(Metal-Oxide-SemiconductorField-Effect Transistor，MOSFET)器件尺寸的不断缩小，栅氧化层的厚度也随之减小，这时，等离子体工艺引起的栅氧化层损伤是器件长期可靠性退化和器件参数漂移的重要因素。
本申请实施例为了降低等离子体对半导体器件造成的损伤，通过金属通孔悬空方法消除底层衬垫金属(PAD)刻蚀过程中产生的等离子体损伤，采用预设形状的金属PAD，降低PAD刻蚀过程中造成的等离子体损伤，且结合金属连接孔悬空方法既可以消除底层PAD金属刻蚀造成的等离子体损伤，也降低了顶层金属造成的等离子体损伤，从而改善器件可靠性。
为了降低等离子体对半导体器件造成的损伤，本申请实施例提供一种半导体器件，图1A至图1C是本申请实施例提供的半导体器件的局部结构示意图。如图1A所示，本申请实施例提供的半导体器件10包括衬底101、导电层叠结构102和导电连接层103，其中，衬底101包括阱区1011和非阱区1012；导电层叠结构102，位于阱区1011和非阱区1012之上；导电连接层103，位于导电层叠结构102之上，导电连接层103连接阱区1011的导电层叠结构102，导电连接层103不与非阱区1012的导电层叠结构102连接。
在一些实施例中，导电连接层103具有预设图形，预设图形包括以下任意一种：网格形、S形或梳齿形。
在一些实施例中，如图1B所示，阱区1011包括第一阱区1011-1和第二阱区1011-2，其中，第一阱区1011-1中包括晶体管，晶体管包括栅氧层104和栅极105，第二阱区1011-2中包括有源区。导电层叠结构102包括第一导电层叠结构1021、第二导电层叠结构1022、第三导电层叠结构1023，其中通过第一导电层叠结构1021连接晶体管的栅极105和导电连接层103，通过第三导电层叠结构1023连接有源区和导电连接层103，且在垂直于衬底的平面上，第一导电层叠结构1021和第三导电层叠结构1023的投影面积小于第三导电层叠结构1023的投影面积。
在一些实施例中，导电连接层103包括位于阱区1011上的第一导电连接层1031和位于非阱区1012上的第二导电连接层1032，如图1C所示，第二导电连接层1032具有预设图形。这里，预设图形是指第二导电连接层1032在垂直于衬底上的投影图形，预设图形包括网格形、S形和梳齿形中的至少一种。
需要说明的是，附图中未画出的区域均为介质层，为使本申请实施例的结构更加清晰，介质层未示出。
在本申请实施例中，导电连接层连接阱区的第一导电层叠结构，不与非阱区的第三导电层叠结构连接，使得本申请实施例提供的半导体器件的结构中，连接阱区的第一导电层叠结构避免了第三导电层叠结构中金属层刻蚀时导致的电荷堆积，且具有预设图形的导电连接层降低了与晶体管栅极连接的金属层的面积，以及第一导电层叠结构和第三导电层叠结构中金属层面积的降低，有效的缓解了阱区的天线效应；且导电连接层与衬底之间的导电层叠结构可以提高整个半导体器件结构的稳定性，提升了半导体器件的性能。
基于前述实施例提供的半导体器件，本申请实施例再提供一种半导体器件的形成方法，图2是本申请实施例提供的半导体器件的形成方法的流程示意图，如图2所示，半导体器件可以通过以下步骤形成：
步骤S201、提供衬底，衬底包括阱区和非阱区。
步骤S202、在阱区和非阱区上形成间隔排布的导电层叠结构。
步骤S203、在导电层叠结构上形成导电连接层，导电连接层连接阱区的导电层叠结构，导电连接层不与非阱区的导电层叠结构连接；其中，阱区、导电层叠结构和导电连接层形成测试结构。
在一些实施例中，一个晶圆上会制造出成百上千个芯片，本申请实施例提供的半导体器件位于其中一个芯片中，相邻的芯片之间存在切割道，沿着切割道进行切割可以获取晶圆中的每一个独立芯片。本申请实施例提供的导电层叠结构和导电连接层位于切割道中，导电层叠结构中的导电层和导电连接层用于连接检测器件，以检测本申请实施例提供的半导体器件的性能。
接下来请参照图3A至3V，对本申请实施例提供的半导体器件的形成方法进行进一步地详细说明，图3A至3V是本申请实施例提供的半导体器件的形成方法对应的局部结构示意图。
如图3A所示，执行步骤S201，提供衬底，衬底包括阱区301和非阱区302。
在一些实施例中，衬底可以是硅衬底，衬底也可以包括其他半导体元素，例如：锗(Ge)，或包括半导体化合物，例如：碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)或锑化铟(InSb)，或包括其他半导体合金，例如：硅锗(SiGe)、磷化砷镓(GaAsP)、砷化铟铝(AlInAs)、砷化镓铝(AlGaAs)、砷化铟镓(GaInAs)、磷化铟镓(GaInP)、及/或磷砷化铟镓(GaInAsP)或其组合。
在一些实施例中，阱区可以是指通过将P型或N型杂质注入到衬底的一个区域中，将这个区域称作阱区，非阱区也可以是将P型或N型杂质注入到衬底的一个区域中而形成的区域。在本申请实施例中，阱区可以是指掺杂区，也可以是指与衬底具有不同导电类型的区域，而非阱区与阱区不同，非阱区可以是没有掺杂的衬底区域，也可以是与衬底具有相同导电类型的区域。
接下来请参照图3B至图3S，执行步骤S202，在阱区301和非阱区302上形成间隔排布的导电层叠结构。
在一些实施例中，在阱区301中形成晶体管303和有源区304，如图3B所示，阱区301包括间隔排布的第一阱区3011和第二阱区3012，晶体管303形成在第一阱区3011，有源区304形成在第二阱区3012，且晶体管303和有源区304之间具有隔离结构305。在本申请实施例中，晶体管303中至少包括源级3031、漏极3032、栅氧层3033和栅极3034。
在一些实施例中，有源区304可以是与阱区301反型掺杂的，例如，当阱区301为P型衬底时，有源区304掺杂的是N型原子。
在一些实施例中，在阱区301和非阱区302上形成间隔排布的导电层叠结构包括：同时在晶体管303上形成与晶体管303的栅极3034连接的第一导电层叠结构306、在非阱区302上形成与第一导电层叠结构306间隔的第二导电层叠结构307和在阱区301的有源区304上形成与第二导电层叠结构307间隔的第三导电层叠结构308。其中，导电连接层通过第一导电层叠结构306与晶体管303连接，导电连接层通过第三导电层叠结构308与有源区304连接。
接下来请参照图3C至3S，形成导电层叠结构可以通过以下步骤形成：
S2021、在衬底上形成第一介质层，第一介质层覆盖晶体管、有源区和非阱区。
在一些实施例中，可以通过物理气相沉积(Physical Vapor Deposition，PVD)、化学气相沉积(Chemical Vapor Deposition，CVD)或原子层沉积(atomic layerdeposition，ALD)等沉积方式在衬底表面形成覆盖晶体管303、有源区304和非阱区302的第一介质层309，如图3C所示。
在一些实施例中，第一介质层309的材质可以氧化锆、氧化铪、氧化钛锆、氧化钌、氧化锑或氧化铝等氧化物，第一介质层309不导电。
S2022、图形化第一介质层，在阱区上的第一介质层中形成至少两个第一通孔，第一通孔分别暴露晶体管的栅极、有源区和非阱区。
在一些实施例中，在形成第一介质层309之后，可以通过湿法刻蚀、干法刻蚀或等离子体刻蚀等刻蚀方法图形化第一介质层309，也可以是在第一介质层309上沉积光刻胶，并进行图形化处理，在第一介质层309中形成至少两个第一通孔310，每一第一通孔310分别暴露晶体管303的栅极3034和有源区304。在一些实施例中，图形化第一介质层309时，还可以形成暴露非阱区302的第一通孔310，如图3D所示。
在一些实施例中，在形成第一通孔310之后，可以通过物理气相沉积、化学气相沉积或原子层沉积等方式填充该第一通孔310，需要说明的是，填充的材料可以是钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。
S2023、在第一介质层上形成第一初始导电层，图形化第一初始导电层，形成第一栅极导电层、第一有源导电层和第一非阱导电层，其中，第一栅极导电层通过第一通孔与晶体管的栅极连接，第一有源导电层通过第一通孔与有源区连接。
在一些实施例中，如3E和3F所示，可以通过PCD、CVD或ALD的方式在第一介质层309上形成第一初始导电层311，并图形化第一初始导电层311，形成第一栅极导电层312、第一有源导电层313和第一非阱导电层314，第一栅极导电层312通过第一通孔310与晶体管303的栅极3034连接，第一有源导电层313通过第一通孔310与有源区304连接。
在一些实施例中，图形化的工艺可以采用湿法刻蚀、干法刻蚀或等离子体刻蚀等方法。
在一些实施例中，第一初始导电层311的材质可以是钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、金属氮化物或金属硅化物等材料。
在一些实施例中，在图形化第一初始导电层311时，在垂直于衬底的方向上，形成的第一栅极导电层312和第一有源导电层313的投影面积小于第一非阱导电层314的投影面积，使得分别与栅极3034和有源区304连接的金属层(即第一栅极导电层312和第一有源导电层313)的面积更小，因此，第一栅极导电层312和第一有源导电层313在刻蚀过程中积累的电荷更少，对晶体管的栅氧层3033和有源区304造成的损伤更小，在后续对晶体管和有源区进行性能测试时，能够准确的得到晶体管或有源区的测量结果，而不会由于晶体管因为大量电荷而受损，导致测量结果失真的问题。
在一些实施例中，分别在形成第一栅极导电层312和第一有源导电层313之后，去除第一厚度为h1的部分第一栅极导电层312和部分第一有源导电层313，得到刻蚀后的第一栅极导电层312和刻蚀后的第一有源导电层313，刻蚀后的第一栅极导电层312和刻蚀后的第一有源导电层313的体积变小，在刻蚀过程中积累的电荷数量更少，避免对晶体管的栅氧层造成损伤，提高了晶体管的性能。
S2024、在第一栅极导电层、第一有源导电层和第一非阱导电层上形成第二介质层，并图形化第二介质层，在第二介质层中形成多个第二通孔，第二通孔分别暴露第一栅极导电层、第一有源导电层和第一非阱导电层。
这里，如图3G所示，在第一栅极导电层312、第一有源导电层313和第一非阱导电层314上形成第二介质层315可以是指：通过PCD、CVD或ALD的方式在刻蚀后的第一栅极导电层312、刻蚀后的第一有源导电层313和第一非阱导电层314上形成第二介质层315，第二介质层315的材质可以与第一介质层309的材质相同或不同。
在本申请实施例中，可以通过刻蚀的方式图形化第二介质层315，在第二介质层315中形成多个第二通孔316，每一第二通孔316分别暴露第一栅极导电层312、第一有源导电层313和第一非阱导电层314。
在本申请实施例中，在形成第二通孔316之后，可以在第二通孔316中填充导电材料，填充的导电材料可以与第一通孔310中填充的材料相同或不同。
S2025、在第二介质层上形成第二初始导电层，图形化第二初始导电层，形成分别通过第二通孔与第一栅极导电层连接的第二栅极导电层、与第一有源导电层连接的第二有源导电层，和第一非阱导电层连接的第二非阱导电层。
在一些实施例中，如图3H和图3I所示，可以通过PCD、CVD或ALD的方式在第二介质层315上形成第二初始导电层317，并图形化第二初始导电层317，在每一第二通孔上形成第二栅极导电层318、第二有源导电层319和第二非阱导电层320。
在一些实施例中，在图形化第二初始导电层317时，在垂直于衬底的方向上，形成的第二栅极导电层318和第二有源导电层319的投影面积小于第二非阱导电层320的投影面积，使得第二栅极导电层318和第二有源导电层319的面积更小，因此，第二栅极导电层318和第二有源导电层319在刻蚀过程中积累的电荷更少，对晶体管的栅氧层3033和有源区304造成的损伤更小。
在一些实施例中，分别在形成第二栅极导电层318和第二有源导电层319之后，去除第二厚度为h2的部分第二栅极导电层318和部分第二有源导电层319，得到刻蚀后的第二栅极导电层318和刻蚀后的第二有源导电层319，刻蚀后的第二栅极导电层318和刻蚀后的第二有源导电层319的体积变小，在刻蚀过程中积累的电荷数量更少，避免对栅氧层3033造成损伤。
S2026、在第二栅极导电层、第二有源导电层和第二非阱导电层上形成第三介质层，并图形化第三介质层，在第三介质层中形成多个第三通孔，每一第三通孔分别暴露第二栅极导电层、第二有源导电层和第二非阱导电层。
在一些实施例中，在刻蚀后的第二栅极导电层318、刻蚀后的第二有源导电层319和第二非阱导电层320上形成第三介质层321，并形成第三通孔322，如图3J所示。
在一些实施例中，同样可以在第三通孔322中填充导电材料，填充的导电材料可以与第一通孔310和第二通孔316中填充的导电材料相同或不同。
S2027、在第三介质层上形成第三初始导电层，图形化第三初始导电层，形成分别通过第三通孔与第二栅极导电层连接的第三栅极导电层、与第二有源导电层连接的第三有源导电层和与第二非阱导电层连接的第三非阱导电层。
在一些实施例中，如图3K和图3L所示，可以通过PCD、CVD或ALD的方式在第三介质层322上形成第三初始导电层323，并图形化第三初始导电层323，在每一第三通孔上形成第三栅极导电层324、第三有源导电层325和第三非阱导电层326。
在一些实施例中，在形成第一初始导电层311之后，部分去除阱区301上的第一初始导电层311，在形成第二初始导电层317之后，部分去除阱区301上的第二初始导电层317，在形成第三初始导电层323之后，部分去除阱区301上的第三初始导电层323，使得在垂直于衬底的方向上，第二导电层叠结构307的高度大于第一导电层叠结构306和第三导电层叠结构308的高度，也就是说，在垂直于衬底的方向上，第二导电层叠结构307中的导电层的高度大于第一导电层叠结构306和第三导电层叠结构308中导电层的高度。
在一些实施例中，第二导电层叠结构307中的导电层为测试金属衬垫，因此，第二导电层叠结构307中的导电层的横截面积比第一导电层叠结构306和第三导电层叠结构308中导电层的横截面积更大，能够在进行测试时准确的连接到测试器件。
在一些实施例中，在图形化第三初始导电层323时，在垂直于衬底的方向上，形成的第三栅极导电层324和第三有源导电层325的投影面积小于第三非阱导电层326的投影面积，使得第三栅极导电层324和第三有源导电层325的面积更小，因此，第三栅极导电层324和第三有源导电层325在刻蚀过程中积累的电荷更少，对晶体管的栅氧层3033和有源区304造成的损伤更小。
在一些实施例中，分别在形成第三栅极导电层324和第三有源导电层325之后，去除第三厚度为h3的部分第三栅极导电层324和部分第三有源导电层325，得到刻蚀后的第三栅极导电层324和刻蚀后的第三有源导电层325，刻蚀后的第三栅极导电层324和刻蚀后的第三有源导电层325的体积变小，在刻蚀过程中积累的电荷数量更少，避免对栅氧层3033造成损伤。
在一些实施例中，与晶体管303的栅极3033连接的第一栅极导电层312、第二栅极导电层318和第三栅极导电层324构成第一导电层叠结构306；与有源区304连接的第一有源导电层313、第二有源导电层319和第三有源导电层325构成第三导电层叠结构308；第一非阱导电层314、第二非阱导电层320和第三非阱导电层326构成第二导电层叠结构307。
在本申请实施例中，通过在阱区和非阱区形成间隔分布的导电层叠结构，使得阱区连接的金属布线层(即导电层)的面积降低，减少了蚀刻时积累的电荷，避免了对晶体管的栅极造成损伤导致半导体失效，且本申请实施例通过逐步沉积形成导电叠层结构，使得导电叠层结构中不会出现由于介质层填充不均匀，而导致导电叠层结构出现应力不均的情况，提升了半导体器件的结构稳定性。
本申请实施例中，与晶体管栅极连接的第一导电叠层中，在刻蚀形成第一栅极导电层时，形成体积较小的第一栅极导电层，后续形成体积较小的第二栅极导电层和第三栅极导电层，与栅极连接的金属层体积较小，在刻蚀时不会导致大量电荷积累，有效的缓解了天线效应。
在上述实施例中，本申请实施例在形成不同的导电层时，是先沉积初始导电层，再对初始导电层进行图形化，以得到间隔排布的导电层，在一些实施例中，还可以通过在介质层中形成间隔排布的凹槽，再对凹槽进行填充以形成间隔排布的导电层，因此，接下来请参照图3M至图3S，导电层叠结构还可以通过以下步骤实现：
步骤S10、在衬底上形成第一介质层，第一介质层覆盖晶体管、有源区和非阱区。
步骤S11、图形化第一介质层，在阱区上的第一介质层中形成至少两个第一通孔，第一通孔分别暴露晶体管的栅极和有源区。
在一些实施例中，形成覆盖晶体管303、有源区304和非阱区302表面的第一介质层327，并图形化第一介质层327，在阱区301上的第一介质层327中形成暴露晶体管303的栅极3034和有源区304的第一通孔328，如图3M所示。
步骤S12、在第一介质层上形成第一初始介质层，图形化第一初始介质层，在第一初始介质层中形成多个第一凹槽，在阱区上的第一凹槽暴露出第一通孔，非阱区上的第一凹槽暴露出第一介质层。
在本申请实施例中，在第一介质层327上形成第一初始介质层329之后，在第一初始介质层329中形成多个第一凹槽330，阱区301上的第一凹槽330暴露连接栅极3034和有源区304的第一通孔，非阱区302上的第一凹槽330暴露第一介质层327，如图3N所示。
步骤S13、填充第一凹槽和第一通孔，分别形成与晶体管的栅极连接的第一栅极导电层、与有源区连接的第一有源导电层和第一非阱导电层。
在一些实施例中，可以通过导电材料填充第一凹槽330和第一通孔328，形成栅极3034连接的第一栅极导电层331、与有源区304连接的第一有源导电层332和第一非阱导电层333。
在一些实施例中，在形成第一栅极导电层331和第一有源导电层332之后，可以去除部分第一栅极导电层331和第一有源导电层332，在垂直于衬底的方向上，第一栅极导电层331和第一有源导电层332的高度h4小于第一非阱导电层333的高度，如图3O所示。
步骤S14、在第一栅极导电层、第一有源导电层和第一非阱导电层上形成第二介质层，并图形化第二介质层，在第二介质层中形成多个第二通孔，阱区上的第二通孔分别暴露第一栅极导电层和第一有源导电层，非阱区上的第二通孔暴露出第一非阱导电层。
步骤S15、在第二介质层上形成第二初始介质层，图形化第二初始介质层，形成多个分别暴露出第二通孔的第二凹槽。
接下来请参照图3P，在第一栅极导电层331、第一有源导电层332和第一非阱导电层333上形成第二介质层334，并图形化第二介质层334，形成暴露第一栅极导电层331、第一有源导电层332和第一非阱导电层333的第二通孔335。并在第二介质层334上形成第二初始介质层336，图形化第二初始介质层336，形成多个分别暴露出第二通孔335的第二凹槽337。
步骤S16、填充第二凹槽和第二通孔，分别形成第二栅极导电层、第二有源导电层和第二非阱导电层。
步骤S17、在第二栅极导电层、第二有源导电层和第二非阱导电层上形成第三介质层，并图形化第三介质层，在第三介质层中形成多个第三通孔，第三通孔分别暴露第二栅极导电层、第二有源导电层和第二非阱导电层。
在一些实施例中，通过导电材料填充第二凹槽337和第二通孔335，分别形成第二栅极导电层338、第二有源导电层339和第二非阱导电层340，在形成第二栅极导电层338和第二有源导电层339之后，可以去除部分第二栅极导电层338和部分第二有源导电层339，在垂直于衬底的方向上，第二栅极导电层338和第二有源导电层339的高度小于第二非阱导电层340的高度，如图3Q所示。
在一些实施例中，在第二栅极导电层338、第二有源导电层339和第二非阱导电层340上形成第三介质层341，并图形化第三介质层341，在第三介质层341中形成多个第三通孔342，第三通孔342分别暴露第二栅极导电层338、第二有源导电层339和第二非阱导电层340。
步骤S18、在第三介质层上形成第三初始介质层，图形化第三初始介质层，形成多个第三凹槽，第三凹槽分别暴露出第三通孔。
在一些实施例中，在第三介质层341上形成第三初始介质层343，图形化第三初始介质层343，形成多个第三凹槽344，第三凹槽344分别暴露出第三通孔342，如图3R所示。
步骤S19、填充第三凹槽和第三通孔，形成第三栅极导电层、第三有源导电层和第三非阱导电层。
接下来请参照图3S，通过导电材料填充第三凹槽344和第三通孔342，分别形成第三栅极导电层345、第三有源导电层346和第三非阱导电层347，在形成第三栅极导电层345和第三有源导电层346之后，可以去除部分第三栅极导电层345和第三有源导电层346，在垂直于衬底的方向上，第三栅极导电层345和第三有源导电层346的高度小于第三非阱导电层347，使得在垂直于衬底的方向上，第二导电层叠结构307的高度大于第一导电层叠结构306和第三导电层叠结构308的高度。
接下来请参照图3T至图3V，执行步骤S203，在导电层叠结构上形成导电连接层，导电连接层连接阱区301的导电层叠结构，导电连接层不与非阱区302的导电层叠结构连接。
在一些实施例中，形成导电连接层可以通过以下步骤实现：
步骤S2031、在第一导电层叠结构、第二导电层叠结构和第三导电层叠结构上形成绝缘介质层。
如图3T所示，在第一导电层叠结构306、第二导电层叠结构307和第三导电层叠结构308上形成绝缘介质层348，绝缘介质层348的材质可以与第一介质层309的材质相同或不同。
步骤S2032、在绝缘介质层中形成至少两个连接孔，至少两个连接孔分别显露第一导电层叠结构和第三导电层叠结构。
通过刻蚀的方式在绝缘介质层348中形成至少两个连接孔349，连接孔349分别显露第一导电层叠结构306中第三栅极导电层324的表面和第三导电层叠结构308中第三有源导电层325的表面，如图3U所示。
在一些实施例中，可以在连接孔349中填充导电材料，以使得第一导电层叠结构306和第三导电层叠结构308和导电连接层连接。
步骤S2033、在绝缘介质层上形成初始导电连接层，并图形化初始导电连接层，以在阱区上形成连接第一导电层叠结构和第三导电层叠结构的第一导电连接层，同时在非阱区上形成与第一导电连接层连接的第二导电连接层，第二导电连接层具有预设图形，预设图形包括网格形、S形和梳齿形中的至少一种。
接下来请参照图3V，在形成连接孔349之后，在连接孔349和绝缘介质层348表面形成初始导电连接层，对初始导电连接层进行图形化处理，形成具有预设图形的导电连接层350，其中，导电连接层350包括连接第一导电层叠结构306和第三导电层叠结构308的第一导电连接层3051，同时在非阱区302上形成与第一导电连接层3051连接的第二导电连接层3052，第二导电连接层3052具有预设图形。
在一些实施例中，在一些实施例中，第二导电连接层3052的预设图形包括以下任意一种：网格形、S形和梳齿形，基于前述实施例，如图3W至3Y所示，图3W至3Y是本申请实施例提供的半导体器件的结构俯视图，其中，图3W展示了第二导电连接层3052为网格形的结构俯视图，图3X展示了第二导电连接层3052为S形的结构俯视图，图3Y展示了第二导电连接层3052为梳齿形的结构俯视图。
请继续参照图3W，本申请实施例提供的第二导电连接层3052的宽度a1可以小于7微米，以使得导电连接层的面积大幅降低，减少了到达栅氧层的等离子体电荷的数量，避免了天线效应，同时还具有良好的欧姆接触效果。
在一些实施例中，阱区301、导电层叠结构和导电连接层350形成测试结构，测试结构至少包括第一测试结构和第二测试结构；其中，晶体管303、第一导电层叠结构306和导电连接层350形成第一测试结构；有源区304、第三导电层叠结构308和导电连接层350形成第二测试结构。
在本申请实施例中，第一测试结构用于对晶体管303进行性能测试，第二测试结构用于对有源区304进行性能测试。这里，在进行测试时，测试器件可以直接连在导电连接层350上，以实现对晶体管303和有源区304进行检测。
在本申请实施例中，本申请实施例提供的导电连接层350具有预设图形，既能降低与半导体器件中栅氧层连接的金属层的面积，从而减少到达栅氧层的等离子体电荷的数量，又可以保证在进行器件性能检测时的欧姆接触效果，不会导致接触不良的问题。
本申请实施例的导电连接层在第二导电叠层结构上悬空，不与第二导电叠层结构连接，隔绝了第二导电叠层结构中的金属层与导电连接层的连接关系，使得第二导电叠层结构中金属层的刻蚀工艺产生的等离子体电荷不会在第一导电叠层结构和第三导电叠层结构中堆积，因此，第一导电叠层结构和第三导电叠层结构中存在较少的电荷，不会对晶体管的栅氧层造成损伤，提高了半导体器件的性能和良率。
上述作为分离部件说明的单元可以是、或也可以不是物理上分开的，作为单元显示的部件可以是、或也可以不是物理单元，即可以位于一个地方，也可以分布到多个网络单元上；可以根据实际的需要选择其中的部分或全部单元来实现本实施例方案的目的。
本申请所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上所述，仅为本申请的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (15)

1.一种半导体器件的形成方法，其特征在于，所述方法包括：
提供衬底，所述衬底包括阱区和非阱区；
在所述阱区和所述非阱区上形成间隔排布的导电层叠结构；
在所述导电层叠结构上形成导电连接层，所述导电连接层连接所述阱区的导电层叠结构，所述导电连接层不与所述非阱区的导电层叠结构连接；其中，所述阱区、所述导电层叠结构和所述导电连接层形成测试结构。
2.根据权利要求1所述的方法，其特征在于，所述方法还包括：
在所述阱区形成晶体管；
在所述阱区和所述非阱区上形成间隔排布的导电层叠结构，包括：
同时在所述晶体管上形成与所述晶体管的栅极连接的第一导电层叠结构和在所述非阱区上形成与所述第一导电层叠结构间隔的第二导电层叠结构，所述导电连接层通过所述第一导电层叠结构与所述晶体管连接。
3.根据权利要求2所述的方法，其特征在于，所述方法还包括：
在所述阱区形成与所述阱区反型掺杂的有源区；
所述在所述阱区和所述非阱区上形成间隔排布的导电层叠结构，还包括：
在所述有源区上形成与所述第二导电层叠结构间隔的第三导电层叠结构，所述导电连接层通过所述第三导电层叠结构与所述有源区连接。
4.根据权利要求3所述的方法，其特征在于，所述阱区包括间隔排布的第一阱区和第二阱区，所述晶体管形成在所述第一阱区，所述有源区形成在所述第二阱区；所述晶体管和所述有源区之间具有隔离结构。
5.根据权利要求3所述的方法，其特征在于，在所述阱区和所述非阱区上形成间隔排布的导电层叠结构，包括：
在所述衬底上形成第一介质层，所述第一介质层覆盖所述晶体管、所述有源区和所述非阱区；
图形化所述第一介质层，在所述阱区上的所述第一介质层中形成至少两个第一通孔，所述第一通孔分别暴露所述晶体管的栅极和所述有源区；
在所述第一介质层上形成第一初始导电层，图形化所述第一初始导电层，形成第一栅极导电层、第一有源导电层和第一非阱导电层，其中，所述第一栅极导电层通过第一通孔与所述晶体管的栅极连接，所述第一有源导电层通过第一通孔与所述有源区连接；
在所述第一栅极导电层、所述第一有源导电层和所述第一非阱导电层上形成第二介质层，并图形化所述第二介质层，在所述第二介质层中形成多个第二通孔，所述第二通孔分别暴露所述第一栅极导电层、所述第一有源导电层和所述第一非阱导电层；
在所述第二介质层上形成第二初始导电层，图形化所述第二初始导电层，形成分别通过所述第二通孔与所述第一栅极导电层连接的第二栅极导电层、与所述第一有源导电层连接的第二有源导电层和与所述第一非阱导电层连接的第二非阱导电层；
在所述第二栅极导电层、所述第二有源导电层和所述第二非阱导电层上形成第三介质层，并图形化所述第三介质层，在所述第三介质层中形成多个第三通孔，所述第三通孔分别暴露所述第二栅极导电层、所述第二有源导电层和所述第二非阱导电层；
在所述第三介质层上形成第三初始导电层，图形化所述第三初始导电层，形成分别通过所述第三通孔与所述第二栅极导电层连接的第三栅极导电层、与所述第二有源导电层连接的第三有源导电层和与所述第二非阱导电层连接的第三非阱导电层；
其中，与所述晶体管的栅极连接的所述第一栅极导电层、所述第二栅极导电层和所述第三栅极导电层构成所述第一导电层叠结构；与所述有源区连接的所述第一有源导电层、所述第二有源导电层和所述第三有源导电层构成所述第三导电层叠结构；所述第一非阱导电层、所述第二非阱导电层和所述第三非阱导电层构成所述第二导电层叠结构。
6.根据权利要求5所述的方法，其特征在于，所述方法还包括：
在形成所述第一初始导电层之后，部分去除所述阱区上的所述第一初始导电层，在形成所述第二初始导电层之后，部分去除所述阱区上的所述第二初始导电层，在形成所述第三初始导电层之后，部分去除所述阱区上的所述第三初始导电层，使得在垂直于所述衬底的方向上，所述第二导电层叠结构的高度大于所述第一导电层叠结构和所述第三导电层叠结构的高度。
7.根据权利要求3所述的方法，其特征在于，在所述阱区和所述非阱区上形成间隔排布的导电层叠结构，包括：
在所述衬底上形成第一介质层，所述第一介质层覆盖所述晶体管、所述有源区和所述非阱区；
图形化所述第一介质层，在所述阱区上的所述第一介质层中形成至少两个第一通孔，所述第一通孔分别暴露所述晶体管的栅极和所述有源区；
在所述第一介质层上形成第一初始介质层，图形化所述第一初始介质层，在所述第一初始介质层中形成多个第一凹槽，在所述阱区上的所述第一凹槽暴露出所述第一通孔，所述非阱区上的所述第一凹槽暴露出所述第一介质层；
填充所述第一凹槽和所述第一通孔，分别形成与所述晶体管的所述栅极连接的第一栅极导电层、与所述有源区连接的第一有源导电层和第一非阱导电层；
在所述第一栅极导电层、所述第一有源导电层和所述第一非阱导电层上形成第二介质层，并图形化所述第二介质层，在所述第二介质层中形成多个第二通孔，所述阱区上的所述第二通孔分别暴露所述第一栅极导电层和所述第一有源导电层，所述非阱区上的所述第二通孔暴露出所述第一非阱导电层；
在所述第二介质层上形成第二初始介质层，图形化所述第二初始介质层，形成多个分别暴露出所述第二通孔的第二凹槽；
填充所述第二凹槽和所述第二通孔，分别形成第二栅极导电层、第二有源导电层和第二非阱导电层；
在所述第二栅极导电层、所述第二有源导电层和所述第二非阱导电层上形成第三介质层，并图形化所述第三介质层，在所述第三介质层中形成多个第三通孔，所述第三通孔分别暴露所述第二栅极导电层、所述第二有源导电层和所述第二非阱导电层；
在所述第三介质层上形成第三初始介质层，图形化所述第三初始介质层，形成多个第三凹槽，第三凹槽分别暴露出所述第三通孔；
填充所述第三凹槽和所述第三通孔，形成第三栅极导电层、第三有源导电层和第三非阱导电层；
其中，与所述晶体管的栅极连接的所述第一栅极导电层、所述第二栅极导电层和所述第三栅极导电层构成所述第一导电层叠结构；与所述有源区连接的所述第一有源导电层、所述第二有源导电层和所述第三有源导电层构成所述第三导电层叠结构；所述第一非阱导电层、所述第二非阱导电层、所述第三非阱导电层构成所述第二导电层叠结构。
8.根据权利要求7所述方法，其特征在于，所述方法还包括：
在形成所述第一栅极导电层和所述第一有源导电层之后，部分去除所述第一栅极导电层和所述第一有源导电层，在形成所述第二栅极导电层和所述第二有源导电层之后，部分去除所述第二栅极导电层和所述第二有源导电层，在形成所述第三栅极导电层和所述第三有源导电层之后，部分去除所述第三栅极导电层和所述第三有源导电层，使得在垂直于所述衬底的方向上，所述第二导电层叠结构的高度大于所述第一导电层叠结构和所述第三导电层叠结构的高度。
9.根据权利要求3所述的方法，其特征在于，所述测试结构至少包括第一测试结构和第二测试结构；
所述晶体管、所述第一导电层叠结构和所述导电连接层形成所述第一测试结构；
所述有源区、所述第三导电层叠结构和所述导电连接层形成所述第二测试结构。
10.根据权利要求3所述的方法，其特征在于，在所述导电层叠结构上形成导电连接层，包括：
在所述第一导电层叠结构、所述第二导电层叠结构和所述第三导电层叠结构上形成绝缘介质层；
在所述阱区上的所述绝缘介质层中形成至少两个连接孔，所述连接孔分别连接所述第一导电层叠结构和所述第三导电层叠结构；
在所述绝缘介质层上形成初始导电连接层，并图形化所述初始导电连接层，以在所述阱区上形成连接所述第一导电层叠结构和第三导电层叠结构的第一导电连接层，同时在所述非阱区上形成与所述第一导电连接层连接的第二导电连接层，所述第二导电连接层具有预设图形，所述预设图形包括网格形、S形和梳齿形中的至少一种。
11.一种半导体器件，其特征在于，所述半导体器件包括：
衬底，所述衬底包括阱区和非阱区；
导电层叠结构，分别位于所述阱区和所述非阱区之上；
导电连接层，位于所述导电层叠结构之上，所述导电连接层连接所述阱区的导电层叠结构，所述导电连接层不与所述非阱区的导电层叠结构连接；其中，所述阱区、所述导电层叠结构和所述导电连接层形成测试结构。
12.根据权利要求11所述的半导体器件，其特征在于，所述导电连接层包括位于所述阱区上的第一导电连接层和位于所述非阱区上的第二导电连接层，所述第二导电连接层具有预设图形；
所述预设图形包括网格形、S形和梳齿形中的至少一种。
13.根据权利要求11所述的半导体器件，其特征在于，所述导电层叠结构至少包括第一导电层叠结构和第二导电层叠结构；所述第一导电层叠结构与所述阱区连接，所述第二导电层叠结构与所述非阱区连接；
在垂直于所述衬底的方向上，所述第二导电层叠结构的投影面积大于所述第一导电层叠结构的投影面积。
14.根据权利要求13所述的半导体器件，其特征在于，所述阱区至少包括第一阱区和第二阱区；所述第一阱区包括晶体管，所述第二阱区包括有源区。
15.根据权利要求14所述的半导体器件，其特征在于，所述导电层叠结构还包括第三导电层叠结构；所述第一导电层叠结构与所述晶体管的栅极连接，所述第三导电层叠结构与所述有源区连接。
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