CN114649467A - 半导体结构及其制造方法 - Google Patents

Abstract

本发明是关于一种半导体结构及其制造方法，半导体结构的制造方法包含：形成热电结构于基板上。形成介电层于基板上，以使介电层覆盖热电结构；形成第一光阻图案于介电层上，且第一光阻图案包含第一开口；使用第一光阻图案作为蚀刻遮罩，并蚀刻介电层，以移除位于第一开口下方的介电层且暴露基板的暴露区域；移除第一光阻图案；顺应性地形成保护层于介电层及暴露区域上；形成第二光阻图案于保护层上；第二光阻图案包含第二开口，且第二开口小于第一开口；使用第二光阻图案作为蚀刻遮罩，并蚀刻保护层，以移除位于第二开口下方的保护层。本发明能避免蚀刻制程工艺破坏包含热电材料的热电结构。

Description

半导体结构及其制造方法

技术领域

本发明是关于一种半导体结构及其制造方法，特别是关于一种能够提升合格率与可靠性的半导体结构及其制造方法。

背景技术

一般而言，热电传感器(thermoelectric sensor)能够通过会产生热电效应的热电材料来进行温度感测。有别于使用具有不同自由电子密度的金属导体作为热电材料，目前经常使用具有敏感性更高的载子的半导体材料作为热电材料。因此，能够选择不同热电材料的阻值来调整热传感器的效能。

然而，目前的热电传感器中，会通过设置空腔(cavity)来使热得热电材料悬浮于基板上。由于热电材料通过设置于其间的空腔而悬浮于基板上，且空腔本身具有优良的绝热性质，因此热电材料所感测到温度能够完整地转换为电信号，所以能够降低因为热传导现象使得所能侦测到的温度失真的问题。

因此，公知的热传感器的制造方法中会使用蚀刻工艺来形成空腔。然而在蚀刻工艺期间，热电传感器中的热电材料或设置于热电材料周边的其他层经常受到蚀刻工艺的破坏，致使整体热电传感器的效能下降，甚至使得热电传感器失效。因此，虽然现存的半导体结构已逐步满足它们既定的用途，但它们仍未在各方面皆彻底的符合要求。因此，关于能后续加工为热电传感器的半导体结构及其制造方法仍有一些问题需要克服。

发明内容

鉴于上述问题，本发明揭露的一些实施例通过使用两段式蚀刻工艺来形成能够良好保护位于基板上的多层结构的保护层，来避免蚀刻工艺破坏包含热电材料的热电结构，因此能够获得具有良好可靠性的半导体结构。

根据一些实施例，提供半导体结构的制造方法。前述半导体结构的制造方法包含：形成热电结构于基板上；形成介电层于基板上，以使介电层覆盖热电结构；形成第一光阻图案于介电层上，且第一光阻图案包含第一开口；使用第一光阻图案作为蚀刻遮罩，并蚀刻介电层，以移除位于第一开口的下方的介电层且暴露基板的暴露区域；移除第一光阻图案；顺应性地形成保护层于介电层及暴露区域上；形成第二光阻图案于保护层上；第二光阻图案包含第二开口，且第二开口小于第一开口；使用第二光阻图案作为蚀刻遮罩，并蚀刻保护层，以移除位于第二开口下方的保护层。

根据一些实施例，提供半导体结构。前述半导体结构包含基板、热电结构、介电层及保护层；热电结构设置于基板上；介电层设置于基板上且暴露基板的暴露区域。介电层覆盖热电结构；保护层设置于介电层上且覆盖基板的暴露区域的一部分。

本发明揭露通过使用两段式蚀刻工艺，也就是使用具有不同尺寸的开口的光阻图案作为蚀刻遮罩进行蚀刻，来形成能够良好保护位于基板上的诸如绝缘层、第一介电层、第二介电层及第三介电层等多层结构的保护层，来提供具有良好的可靠性的半导体结构及其制造方法。在一些实施例中，由于开口尺寸较大也就是覆盖面积较小的第一光阻图案投影至基板的区域小于开口尺寸较小也就是覆盖面积较大的第二光阻图案投影至基板的区域，因此保护层除了能够保护对应于第一光阻图案下方的所有特征之外，还能够通过邻接于倾斜侧表面且设置于基板上的保护层来进一步避免邻近基板处易产生的蚀刻损害。

本发明揭露的一些实施例的半导体结构可应用于多种类型的感测装置中，为让本发明揭露的特征及优点能更明显易懂，下文特举出较佳实施例，并配合附图，作详细说明如下。

附图说明

通过以下的详述配合所附附图，我们能更加理解本发明揭露实施例的观点。值得注意的是，根据工业上的标准惯例，一些部件(feature)可能没有按照比例绘制。事实上，为了能清楚地讨论，不同部件的尺寸可能被增加或减少。

图1至图11是根据本发明揭露的一些实施例，绘示在各个阶段形成半导体结构的剖面示意图；以及

图12至图15是根据本发明揭露的一些实施例，绘示对于半导体结构执行进一步工艺的剖面示意图。

图16至图17是根据本发明揭露的一些实施例，分别绘示对于半导体结构执行进一步工艺的示意图及俯视图。

附图标号说明：

1：半导体结构

100：基板

200：绝缘层

300：热电结构

310：热电材料层

320：热电绝缘层

410：第一介电层

420：第二介电层

430：第三介电层

500：第一光阻图案

600：保护层

700：第二光阻图案

800：接触插塞

910：第一蚀刻工艺

920：沟槽

930：第二蚀刻工艺

940：空腔

α：夹角

CT：通孔

OP1：第一开口

OP2：第二开口

S：倾斜侧表面

T1：第一厚度

T2：第二厚度

W1：第一宽度

W2：第二宽度

W3：宽度差值

具体实施方式

以下揭露提供了很多不同的实施例或范例，用于实施所提供的半导体结构的不同组件。各组件和其配置的具体范例描述如下，以简化本发明揭露实施例。当然，这些仅仅是范例，并非用以限定本发明揭露。举例而言，叙述中若提及第一组件形成在第二组件之上，可能包含第一组件和第二组件直接接触的实施例，也可能包含额外的组件形成在第一组件和第二组件之间，使得它们不直接接触的实施例。此外，在不同附图及说明的实施例中，相同或相似的组件符号被用来标明相同或相似的组件。另外，本发明揭露实施例可能在不同的范例中重复参考数字及/或字母。如此重复是为了简明和清楚，而非用以表示所讨论的不同实施例及/或形态之间的关系。可以理解的是，在方法的前、中、后可以提供额外的操作，且一些叙述的操作可为了该方法的其他实施例被取代或删除。

参照图1，提供基板100，并形成绝缘层200于基板100上。在一些实施例中，基板100可为晶片，例如为硅(Si)晶片；可为块材(bulk)半导体、或绝缘上覆半导体(semiconductor-on-insulation，SOI)基板。一般而言，绝缘上覆半导体基板包含形成在绝缘层上的一层半导体材料。绝缘层可例如为埋置氧化(buried oxide，BOX)层、氧化硅层或类似的材料，其提供绝缘层在硅或玻璃基板上。其他的基板100的种类则包含例如为多重层或梯度(gradient)基板。在一些实施例中，基板100可为元素半导体，其包含硅(silicon)、锗(germanium)；基板100亦可为化合物半导体，其包含：举例而言，碳化硅(siliconcarbide)、砷化镓(gallium arsenide)、磷化镓(gallium phosphide)、磷化铟(indiumphosphide)、砷化铟(indium arsenide)及/或锑化铟(indium antimonide)，但不限制于此；基板100亦可为合金半导体，其包含：举例而言，硅锗(SiGe)、磷砷化镓(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、砷化镓铟(GaInAs)、磷化镓铟(GaInP)及/或磷砷化镓铟(GaInAsP)或其任意组合，但本发明揭露不限制于此。在一些实施例中，基板100可为经掺杂或未经掺杂的半导体基板。在一些实施例中，基板100可为硅基板。

在一些实施例中，可通过沉积工艺可选地形成绝缘层200于基板100上。在一些实施例中，沉积工艺可为或可包含化学气相沉积(chemical vapor deposition，CVD)工艺或热氧化工艺。前述CVD工艺可为低压化学气相沉积法(low pressure chemical vapordeposition，LPCVD)、低温化学气相沉积法(low temperature chemical vapordeposition，LTCVD)、快速升温化学气相沉积法(rapid thermal chemical vapordeposition，RTCVD)、等离子体增强化学的气相沉积法(Plasma Enhanced Chemical VaporDeposition，PECVD)、原子层化学气相沉积法的原子层沉积法(atomic layer deposition，ALD)或其它合适的CVD工艺。

在一些实施例中，绝缘层200可为或可包含氧化物、氮化物、氮氧化物、上述的组合或其它任何适合的绝缘材料，但本发明揭露不限制于此。举例而言，绝缘层200可为氧化硅、氮化硅或氮氧化硅。在一些实施例中，绝缘层200可为氮化硅。在一些实施例中，绝缘层200作为阻隔(isolate)基板100以及后续形成于绝缘层200上方的其他层、组件或特征的电性连接。

参照图2，形成热电结构300于基板100上，具体而言，形成热电结构300于绝缘层200上，以使绝缘层200位于基板100与热电结构300之间。在一些实施例中，热电结构300为能够产生热电效应的结构。在一些实施例中，热电结构300岛状地形成于绝缘层200上。在一些实施例中，可根据使用者的需求及预期的热电感测单元尺寸，设置不同数量的热电结构300于后续形成的介电层中。在一些实施例中，多个热电结构300之间可以实质上相同的距离间隔设置于绝缘层200上。在一些实施例中，如图2所示的热电结构300的数量不应用于限制本发明揭露的热电结构的数量。

在一些实施例中，热电结构300可包含热电材料层310及热电绝缘层320。在一些实施例中，热电材料层310可为或可包含铝(aluminum)、铬(chromium)、金(gold)、铜(copper)、铂(platinum)、镍(nickel)、铋(bismuth)、锑(antimony)、诸如n型多晶硅(polysilicon)或p型多晶硅的经掺杂的硅、上述的组合或其他适合的热电材料。在一些实施例中，由于n型多晶硅具有极低的席贝克系数(seebeck coefficient)，因此热电材料层310可为n型多晶硅。在一些实施例中，以通过掺质的种类及掺杂浓度来调整热电材料层310的电阻值，进而控制后续形成的半导体结构的热电效应。

在一些实施例中，热电绝缘层320可与绝缘层200包含相同或不同的材料。在一些实施例中，热电绝缘层320可为或可包含氧化物、氮化物、氮氧化物、上述的组合或其它任何适合的绝缘材料，但本发明揭露不限制于此。举例而言，热电绝缘层320可为氧化硅、氮化硅或氮氧化硅。在一些实施例中，热电绝缘层320可为氮化硅。在一些实施例中，形成热电绝缘层320的工艺可与形成绝缘层200的工艺为相同或不同。在一些实施例中，热电绝缘层320覆盖热电材料层310，且热电绝缘层320暴露绝缘层200的一部分。

详细而言，在一些实施例中，形成热电材料于绝缘层200上，接着形成图案化光阻图案于前述热电材料上，通过前述图案化光阻图案作为蚀刻遮罩，蚀刻前述热电材料，以形成热电材料层310。之后，移除前述用于形成热电材料层310的图案化光阻图案层。然后形成热电绝缘材料于热电材料层310上，举例而言，顺应性地(conformally)形成热电绝缘材料于热电材料层310及绝缘层200上。接着，形成图案化光阻图案于前述热电绝缘材料上，通过前述图案化光阻图案作为蚀刻遮罩，蚀刻前述热电绝缘材料，以形成经图案化的热电绝缘材料，也就是热电绝缘层320。类似地，移除前述用于形成热电绝缘层320的图案化光阻图案层。在一些实施例中，前述热电绝缘层320覆盖热电材料层310并暴露绝缘层200的一部分。

参照图3，形成第一介电层410于基板100上，以使第一介电层410覆盖热电结构300，具体而言，第一介电层410形成于绝缘层200及热电结构300上。换句话说，热电结构300可设置于第一介电层410中。在一些实施例中，第一介电层410可为或可包含氧化物、氮化物、氮氧化物、上述的组合或其它任何适合的介电材料，但本发明揭露不限制于此。举例而言，第一介电层410可为氧化硅、氮化硅或氮氧化硅。在一些实施例中，第一介电层410可为氧化硅。在一些实施例中，第一介电层410可在后续形成的半导体结构中作为功能层，举例而言，可作为层间介电层或绝缘层。

参照图4，可进一步设置第二介电层420及第三介电层430于第一介电层410上。在一些实施例中，可更进一步包含其他介电层。在一些实施例中，第二介电层420及第三介电层430可在后续形成的半导体结构中作为具有与第一介电层410相同或不同功能的功能层。在一些实施例中，热电结构300可同时设置于第一介电层410、第二介电层420及第三介电层430中，或者可仅设置于第一介电层410及第二介电层420中。在一些实施例中，第二介电层420及第三介电层430可与第一介电层410包含相同或不同的材料。在一些实施例中，第二介电层420及第三介电层430可为氧化硅。在一些实施例中，第二介电层420及第三介电层430可与第一介电层410以相同或不同的工艺形成。在一些实施例中，第一介电层410、第二介电层420及第三介电层430可在相同或不同的工艺中形成。在一些实施例中，可省略第二介电层420及第三介电层430。

为利详细说明，以下以包含第一介电层410、第二介电层420及第三介电层430的情况进行描述。在下文中，以“介电层”统称第一介电层410、第二介电层420及第三介电层430。

参照图5，形成第一光阻图案500于上述介电层上，且第一光阻图案500包含第一开口OP1。在一些实施例中，第一光阻图案500形成于第三介电层430上，且通过第一开口OP1暴露第三介电层430的一部分。在一些实施例中，第一光阻图案500覆盖热电材料层310及热电绝缘层320，换句话说，热电材料层310及热电绝缘层320位于第一光阻图案500下方。在一些实施例中，热电材料层310及热电绝缘层320未设置于第一开口OP1下方，因此能够保持热电材料层310及热电绝缘层320的完整结构。

在一些实施例中，第一光阻图案500可为或可包含氧化物、氮化物或其组合。在一些实施例中，形成第一光阻图案500于第三介电层430上的步骤可进一步包含：沉积诸如氧化物层的第一光阻图案材料层于第三介电层430上：形成光阻层于前述第一光阻图案材料层上；依照需求对光阻层进行曝光，以获得图案化光阻层；以及使用图案化光阻层作为蚀刻遮罩，蚀刻第一光阻图案材料层来形成图案化第一光阻图案材料层，以获得在第三介电层430上的第一光阻图案500。可理解的是，能够依据工艺条件搭配适合的光阻图案材料，因此本发明揭露的实施例并不限制于此。

参照图6，使用第一光阻图案500作为蚀刻遮罩，并蚀刻绝缘层200与介电层，以移除位于第一光阻图案500的第一开口OP1下方的绝缘层200及介电层，并暴露基板100的暴露区域。也就是说，移除位于第一光阻图案500的第一开口OP1下方的绝缘层200、第一介电层410、第二介电层420及第三介电层430，并暴露基板100的一部分。在一些实施例中，蚀刻介电层以形成岛状地设置于基板100上的多个介电结构。在一些实施例中，多个介电结构之间形成导通孔，举例而言，形成具有倾斜侧壁的锥状(tapered)导通孔、或是具有垂直侧壁的导通孔。

在一些实施例中，经第一光阻图案500暴露的基板100之间具有为第一宽度W1的间隔，且前述第一宽度W1对应于第一开口OP1的宽度。在一些实施例中，第一开口OP1的形状可为任意合适形状，举例而言，方形、矩形、多边形、不规则形状，而第一宽度W1仅为第一开口OP1于如图5所示的剖面图中的范例，而不应以此限制本揭露。

参照图7，通过蚀刻工艺来移除第一光阻图案500。在一些实施例中，蚀刻工艺可为或可包含干蚀刻、湿蚀刻或其他蚀刻方法(例如，反应式离子蚀刻)。在一些实施例中，蚀刻工艺也可以是纯化学蚀刻(电浆蚀刻)、纯物理蚀刻(离子研磨)或其组合。在一些实施例中，使用干式蚀刻工艺来移除第一光阻图案500，并一并移除介电层的一部分及绝缘层200的一部分，也就是说，在移除第一光阻图案500的同时移除绝缘层200、第一介电层410、第二介电层420及第三介电层430。在一些实施例中，经移除的第三介电层430的面积可大于经移除的第二介电层420的面积；经移除的第二介电层420的面积可大于经移除的第一介电层410的面积；以及经移除的第一介电层410的面积可大于经移除的绝缘层200的面积。在一些实施例中，绝缘层200、第一介电层410、第二介电层420及第三介电层430可具有上窄下宽的梯形形状。

详细而言，在一些实施例中，调整干式蚀刻工艺的参数，使得介电层的顶表面的面积小于介电层的底表面的面积。在一些实施例中，介电层具有倾斜侧表面S。在一些实施例中，介电层具有沿着远离基板100的方向逐渐减少的面积。举例而言，使得第三介电层430的顶表面的面积小于第一介电层410的底表面的面积，并使得第一介电层410、第二介电层420及第三介电层430共同具有斜率实质上相同的倾斜侧表面S。在一些实施例中，前述倾斜侧表面S与介电层的顶表面的较小夹角α可为45度～85度，然本发明揭露不限制于此。在一些实施例中，较小夹角α可实质上为90度。在一些实施例中，介电层与绝缘层200共同具有倾斜侧表面S，且前述倾斜侧表面S与介电层的顶表面的较小夹角α可为45度～85度。

在一些实施例中，可通过如图6与图7所示的内容来形成多个岛状的介电结构。前述多个岛状的介电结构中的每一个介电结构的最大面积，举例而言，介电结构的底表面的面积实质上相同于前述第一光阻图案500的面积，然本发明揭露不限制于此。在另一些实施例中，可通过调整蚀刻工艺中诸如蚀刻选择比的参数，来形成多个岛状的介电结构。前述多个岛状的介电结构中的每一个介电结构的最小面积，举例而言，介电结构的顶表面的面积实质上相同于前述第一光阻图案500的面积。

参照图8，顺应性形成保护层(protecting layer)600于介电层及基板100的暴露区域上，以覆盖介电层及基板100的暴露区域。在一些实施例中，保护层600是形成于基板100的暴露区域的顶表面上、介电层与绝缘层200的倾斜侧表面S上及介电层的顶表面上，也就是说，保护层600是顺应性地形成于介电层上。在一些实施例中，通过前述沉积工艺来形成保护层600。

在本发明揭露中，“保护层”是指对于特定蚀刻剂及/或蚀刻气体具有较优良的抗蚀刻特性的层，也就是具有较低蚀刻选择比的层。在一些实施例中，保护层600可为或可包含氧化物、氮化物、氮氧化物、上述的组合或其它任何适合的材料，但本发明揭露不限制于此。举例而言，保护层600可为氮化硅。

需特别说明的是，由于介电层与绝缘层200具有倾斜侧表面S，且倾斜侧表面S与介电层的顶表面具有为45度～85度的特定夹角，因此在顺应性地形成保护层600于介电层上时，形成于倾斜侧表面S上的保护层600的厚度虽仍可能些微地小于形成于介电层及基板100的顶表面上的保护层600的厚度，但是形成于倾斜侧表面S上的保护层600的厚度十分接近形成于介电层及基板100的顶表面上的保护层600的厚度。因此，在为了形成热电感测装置而进行后续多次蚀刻工艺时，保护层600能够有效地保护位于倾斜侧表面S下的介电层与绝缘层200不受蚀刻工艺的破坏。

参照图9，形成第二光阻图案700于保护层600上，且第二光阻图案700包含第二开口OP2。在一些实施例中，第二光阻图案700的第二开口OP2小于第一光阻图案500的第一开口OP1。在一些实施例中，第二光阻图案700覆盖保护层600的一部分且暴露保护层600的另一部分。在一些实施例中，第二开口OP2暴露保护层600的一部分，且经第二开口OP2暴露的保护层600的面积小于前述经第一开口OP1暴露的基板100的面积。在一些实施例中，第二光阻图案700覆盖基板100的暴露区域的一部分。在一些实施例中，第二光阻图案700亦覆盖热电材料层310及热电绝缘层320，换句话说，热电材料层310及热电绝缘层320亦位于第二光阻图案700下方。

在一些实施例中，第二光阻图案700可与第一光阻图案500包含相同或不同的材料。在一些实施例中，第二光阻图案700可为或可包含氧化物、氮化物或其组合。在一些实施例中，形成第二光阻图案700的工艺可与形成第一光阻图案500的工艺为相同或不同。可理解的是，能够依据工艺条件搭配适合的光阻图案材料及工艺，因此本发明揭露的实施例并不限制于此。

需特别说明的是，第二光阻图案700覆盖于保护层600的面积大于第一光阻图案500覆盖于介电层的面积，换句话说，先前位于第一光阻图案500下方的所有特征皆位于第二光阻图案700下方。在一些实施例中，第一光阻图案500投影至基板100的区域位于第二光阻图案700投影至基板100的区域中，亦即，第二光阻图案700投影至基板100的区域覆盖第一光阻图案500投影至基板100的区域。

还需特别说明的是，在一些实施例中，第二光阻图案700覆盖倾斜侧表面S及介电层的顶表面，且覆盖邻接于倾斜侧表面S且位于基板100上的保护层600的一部分。也就是说，第二光阻图案700除了覆盖先前位于第一光阻图案500下方的所有特征之外，甚至进一步覆盖邻接于倾斜侧表面S且位于基板100上的保护层600的一部分，因此能够保留邻接于倾斜侧表面S且位于基板100上的保护层600的前述部分，换句话说，保护层600可包含设置于基板100的暴露部分上的延伸部，以通过延伸部进一步保护基板100不受后续工艺的破坏。举例而言，根据本发明揭露的一些实施例中，由于邻接于倾斜侧表面S的保护层600的前述部分仍设置于基板100上，因此，在为了形成热电感测装置而进行后续多次蚀刻工艺时，即使蚀刻剂及/或蚀刻气体容易集中于靠近基板100处，使得靠近基板100处的特征较易受到破坏，保护层600的前述部分仍能够有效地保护靠近基板100处的特征不受蚀刻工艺的破坏。

参照图10，使用第二光阻图案700作为蚀刻遮罩，并蚀刻保护层600，以移除位于第二光阻图案700的第二开口OP2下方的保护层600。在一些实施例中，经第二光阻图案700暴露的基板100之间具有为第二宽度W2的间隔，且前述第二宽度W2对应于第二开口OP2的宽度。在一些实施例中，由于根据本发明揭露的一些实施例的半导体结构可被后续加工为热电感测装置或热电感测单元，因此第二宽度W2可为后续加工而成的多个热电感测单元之间的间隔距离。亦即，可通过第二宽度W2也就是通过第二开口OP2来定义热电感测单元的尺寸。

在一些实施例中，由于第二宽度W2与第一宽度W1之间具有宽度差值W3，因此邻接于倾斜侧表面S且位于基板100上的保护层600的前述部分的宽度可实质上相同于宽度差值W3。

参照图11，通过蚀刻工艺来移除第二光阻图案700，并获得本发明揭露的一些实施例的半导体结构1。在一些实施例中，移除第二光阻图案700的工艺可与移除第一光阻图案500的工艺为相同或不同。在一些实施例中，移除第二光阻图案700，保留位于第二光阻图案700下方的特征。在一些实施例中，移除第二光阻图案700之后，保护层600可设置于基板100、绝缘层200及介电层上，且暴露基板100的一部分，也就是说，保护层600可以对应于宽度差值W3的宽度设置于邻接倾斜侧表面S的基板100上，同时还设置于绝缘层200、第一介电层410、第二介电层420及第三介电层430的倾斜侧表面S上以及第三介电层430的顶表面上，并且暴露基板100的一部分。在一些实施例中，保护层600的一部分可沿着基板100的顶表面，朝向远离包含热电材料层310及热电绝缘层320的热电结构的方向延伸设置。在一些实施例中，保护层600朝向远离热电结构的方向延伸的宽度对应于前述宽度差值W3。

接续上述，在下文中进一步说明对于半导体结构1执行进一步工艺的剖面示意图。

参照图12，形成贯穿保护层600并暴露包含热电材料层310及热电绝缘层320的热电结构的导通孔CT。

参照图13，填充导电材料于导通孔CT中，以形成与包含热电材料层310及热电绝缘层320的热电结构接触的接触插塞800。在一些实施例中，接触插塞800设置于介电层中，亦即，接触插塞800设置于第一介电层410、第二介电层420及第三介电层430中。在一些实施例中，导电材料可为或可包含金属材料、导电材料、或其他合适的导电材料。在一些实施例中，可进一步执行诸如化学机械抛光(chemical mechanical polishing，CMP)工艺的平坦化工艺及/或可进一步执行形成金属层的工艺。

参照图14，对本发明揭露的一些实施例的半导体结构1执行第一蚀刻工艺910，以在经保护层600暴露的基板100上形成沟槽920，而获得半导体结构2。在一些实施例中，沟槽920设置于基板100的暴露区域的另一部分中。在一些实施例中，沟槽920设置于包含热电材料层310及热电绝缘层320的热电结构两侧。在一些实施例中，沟槽920可为成对设置于热电结构两侧。在一些实施例中，第一蚀刻工艺910可与前述蚀刻工艺为相同或不同。在一些实施例中，执行第一蚀刻工艺910之后，沟槽920的侧壁与位于基板100的暴露区域上的保护层600的侧表面实质上对齐，换句话说，通过位于基板100的暴露区域上的保护层600的延伸部保护基板100不受第一蚀刻工艺910的破坏。

在一些实施例中，由于位于倾斜侧表面S上的保护层600的厚度接近位于介电层及基板100的顶表面的保护层600的厚度，因此，保护层600能够有效地防止第一蚀刻工艺910对于保护层600下方的特征的破坏。如图14所示，由于基板100上设置有具有第一厚度T1的保护层600，且保护层600与基板100具有不同的蚀刻选择比，因此即使已经形成具有第二厚度T2的沟槽于经暴露的基板100上，位于保护层600下方的特征仍能免于受到破坏。此外，在一些实施例中，由于保护层600包含邻接倾斜侧表面S且位于基板100上的部分，因此即使在第一蚀刻工艺910所使用的蚀刻剂及/或蚀刻气体可能因为重力或密度而集中在靠近基板100处情况下，保护层600仍能有效地保护位于保护层600下方的特征。

参照图15至图17，通过第二蚀刻工艺930，沿着从保护层600朝向基板100的方向，并通过前述沟槽920，蚀刻经暴露的基板100而形成空腔940，并获得能够作为热电感应装置的半导体结构3。在一些实施例中，空腔940位于包含热电材料层310及热电绝缘层320的热电结构下方。在一些实施例中，空腔940使得成对的前述沟槽920彼此连通。在一些实施例中，可通过空腔940来定义热电感测单元的尺寸。在一些实施例中，第二蚀刻工艺930可与前述蚀刻工艺为相同或不同。类似地，即使进一步执行第二蚀刻工艺930，保护层600仍能有效地保护位于保护层600下方的特征。

在一些实施例中，第二蚀刻工艺930为非等向性的蚀刻工艺。在一些实施例中，由于本发明揭露的半导体结构3包含空腔940，因此本发明揭露的半导体结构3可作为如图16所示的浮臂支撑式热电感测装置。详细而言，由于半导体结构3具有沟槽920及空腔940，因此能够使得设置于绝缘层200之上的热电结构300悬浮于空腔940之上，而作为浮臂支撑式热电感测装置。在一些实施例中，可依据半导体结构3中包含的热电结构的数量，来决定浮臂支撑式热电感测装置中的一支浮臂中可具有的热电感测单元的数量。在一些实施例中，浮臂支撑式热电感测装置可包含一支浮臂、两支浮臂、四支浮臂或八支浮臂，然而本发明揭露不限制于此。如图17所示，浮臂支撑式热电感测装置可仅包含一支浮臂，且前述的一支浮臂中可包含多个平行设置的半导体结构3。在一些实施例中，若浮臂支撑式热电感测装置可包含四支浮臂，则当以俯视图观察时，前述四支浮臂可以X字型形状设置。

综上所述，根据本发明揭露的一些实施例，本发明揭露通过使用两段式蚀刻工艺，也就是使用具有不同尺寸的开口的光阻图案作为蚀刻遮罩进行蚀刻，来形成能够良好保护位于基板上的诸如绝缘层、第一介电层、第二介电层及第三介电层等多层结构的保护层，来提供具有良好的可靠性的半导体结构及其制造方法。在一些实施例中，由于开口尺寸较大也就是覆盖面积较小的第一光阻图案投影至基板的区域小于开口尺寸较小也就是覆盖面积较大的第二光阻图案投影至基板的区域，因此保护层除了能够保护对应于第一光阻图案下方的所有特征之外，还能够通过邻接于倾斜侧表面且设置于基板上的保护层来进一步避免邻近基板处易产生的蚀刻损害。

虽然本发明揭露的实施例及其优点已揭露如上，但应该了解的是，任何所属技术领域中具有通常知识者，在不脱离本揭露的精神和范围内，当可作更动、替代与润饰。此外，本发明揭露的保护范围并未局限于说明书内所述特定实施例中的工艺、机器、制造、物质组成、装置、方法及步骤，任何所属技术领域中具有通常知识者可从本发明揭露一些实施例的揭示内容中理解现行或未来所发展出的工艺、机器、制造、物质组成、装置、方法及步骤，只要可以在此处所述实施例中实施大抵相同功能或获得大抵相同结果皆可根据本发明揭露一些实施例使用。因此，本发明揭露的保护范围包括上述工艺、机器、制造、物质组成、装置、方法及步骤。另外，每一申请专利范围构成个别的实施例，且本发明揭露的保护范围也包括各个申请专利范围及实施例的组合。

以上概述多个实施例，以便在本发明所属技术领域中具有通常知识者可以更理解本揭露实施例的观点。在本发明所属技术领域中具有通常知识者应该理解，他们能以本发明揭露实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中具有通常知识者也应该理解到，此类等效的工艺和结构并无悖离本发明揭露的精神与范围，且他们能在不违背本发明揭露的精神和范围下，做各式各样的改变、取代和替换。

Claims (16)

1.一种半导体结构的制造方法，其特征在于，该制造方法包含：

形成一热电结构于一基板上；

形成一介电层于该基板上，以使该介电层覆盖该热电结构；

形成一第一光阻图案于该介电层上，该第一光阻图案包含一第一开口；

使用该第一光阻图案作为蚀刻遮罩，并蚀刻该介电层，以移除位于该第一开口的下方的该介电层且暴露该基板的一暴露区域；

移除该第一光阻图案；

顺应性地形成一保护层于该介电层及该暴露区域上；

形成一第二光阻图案于该保护层上，该第二光阻图案包含一第二开口，且该第二开口小于该第一开口；以及

使用该第二光阻图案作为蚀刻遮罩，并蚀刻该保护层，以移除位于该第二开口的下方的该保护层。

2.如权利要求1所述的制造方法，其特征在于，该第一光阻图案投影至该基板的区域位于该第二光阻图案投影至该基板的区域中。

3.如权利要求1所述的制造方法，其特征在于，移除该第一光阻图案的步骤进一步包含：

移除该介电层的一部分，以使该介电层的顶表面小于该介电层的底表面，且使该介电层具有一倾斜侧表面。

4.如权利要求3所述的制造方法，其特征在于，该倾斜侧表面与该介电层的顶表面的较小夹角为45度～85度。

5.如权利要求3所述的制造方法，其特征在于，在顺应性地形成该保护层于该介电层及该暴露区域上的步骤中，该保护层形成于该暴露区域的顶表面上、该倾斜侧表面上及该介电层的顶表面上。

6.如权利要求3所述的制造方法，其特征在于，该第二光阻图案覆盖该倾斜侧表面及该介电层的顶表面，并且覆盖邻接于该倾斜侧表面且位于该暴露区域上的该保护层的一部分。

7.如权利要求1的所述制造方法，其特征在于，

在形成该第一光阻图案于该介电层上的步骤中，该第一光阻图案位于该热电结构的上方；以及

在形成该第二光阻图案于该保护层上的步骤中，该第二光阻图案位于该热电结构的上方。

8.如权利要求1所述的制造方法，其特征在于，该制造方法进一步包含：

移除该第二光阻图案；

形成一导通孔，该导通孔贯穿该保护层且暴露该热电结构；以及

填充一导电材料于该导通孔中，以形成与该热电结构接触的一接触插塞。

9.如权利要求1所述的制造方法，其特征在于，在形成该热电结构于该基板上的步骤之前，形成一绝缘层于该基板上，且该绝缘层位于该基板与该热电结构之间。

10.一种半导体结构，其特征在于，该半导体结构包含：

一基板：

一热电结构，设置于该基板上；

一介电层，设置于该基板上且暴露该基板的一暴露区域，且该介电层覆盖该热电结构；以及

一保护层，设置于该介电层上且覆盖该基板的该暴露区域的一部分。

11.如权利要求10所述的半导体结构，其特征在于，该介电层的顶表面小于该介电层的底表面。

12.如权利要求10所述的半导体结构，其特征在于，该介电层具有一倾斜侧表面，且该保护层设置于该倾斜侧表面上。

13.如权利要求12所述的半导体结构，其特征在于，该倾斜侧表面与该介电层的顶表面的较小夹角为45度～85度。

14.如权利要求10所述的半导体结构，其特征在于，该半导体结构进一步包含：

一绝缘层，设置于该基板与该热电结构之间，且该绝缘层与该介电层具有一倾斜侧表面，该倾斜侧表面与该介电层的顶表面的较小夹角为45度～85度。

15.如权利要求10所述的半导体结构，其特征在于，该半导体结构进一步包含：

一对沟槽，设置该暴露区域的另一部分中，且设置于该热电结构的两侧；以及

一空腔，设置于该基板中，并位于该热电结构之下，且使该对沟槽彼此连通。

16.如权利要求15所述的半导体结构，其特征在于，该对沟槽的侧壁与位于该暴露区域上的该保护层的侧表面实质上对齐。

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