CN114584132A - 电子单元阵列及器件、人工神经网络 - Google Patents

电子单元阵列及器件、人工神经网络 Download PDF

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Abstract

本发明实施例公开了一种电子单元阵列及器件，该电子单元阵列包括m×n个电子单元；每个电子单元包括开关场效应晶体管、电容器、并联双栅场效应晶体管及电导线；开关场效应晶体管的源极端口或漏极端口中的其中一个电连接电容器的第一端口及并联双栅场效应晶体管的第一栅极端口；开关场效应晶体管的漏极端口或源极端口中的其中一个电连接第一电导线；电容器的第二端口连接第二电导线；并联双栅场效应晶体管的源极端口或漏极端口中的其中一个电连接第二电导线；并联双栅场效应晶体管的漏极端口或源极端口中的其中一个电连接第三电导线；并联双栅场效应晶体管的第二栅极端口电连接第四电导线；开关场效应晶体管的栅极端口电连接第五电导线。

Description

电子单元阵列及器件、人工神经网络
技术领域
本发明涉及神经网络技术领域，尤其涉及一种电子单元阵列及器件、人工神经网络。
背景技术
人工神经网络是一种仿生并行处理信号的运算系统，旨在通过模仿人脑的适应性、互连性、噪声耐受性来处理大量数据。然而，现有的通用人工神经网络系统都是在以冯诺依曼架构为基础的计算机上运行，计算效率低，功耗高，难以模仿真实生物神经网络的强大连通性和神经元的权值调节功能。为了解决冯诺依曼架构计算设备模拟动物神经网络存在的种种问题和局限，现有一些具有神经网络计算潜力的模拟计算电路成为人们关注的重点。
现有模拟计算技术方案包括四种，分别为：(1)基于金属氧化物忆阻器的人工神经网络计算芯片；(2)基于动态随机存取存储器(Dynamic Random Access Memory，DRAM)的人工神经网络计算芯片；(3)基于浮动栅晶体管的人工神经网络计算芯片；(4)基于双栅串联薄膜晶体管的人工神经网络计算芯片。
其中，第一种、第二种以及第三种模拟计算技术方案均存在由于输入阻抗较低，施加在源端或漏端的输入信号会出现失真，衰减等问题，并且第三种模拟计算技术方案还存在由于基于隧穿效应的权重信号写入过程需要使用高压信号对浮栅充电，这使得权重更新过程相对缓慢，且对外围信号写入电路有较高的要求等问题。
以及第四种模拟计算技术方案是基于二维材料晶体管的神经网络芯片采用了不同于上述神经网络电路的架构设计，避免了输入信号受到低输入阻抗的影响。通过权重信号和输入信号分别加载在串联双栅端，由于输入阻抗无穷大，这两个信号几乎可以完全传输到系统中。但是由于双栅串联设计，微弱但重要的输入信号无法被有效放大，也即不能有效调制输入信号，系统抗干扰能力较差。
发明内容
本发明的主要目的在于提供一种电子单元阵列及器件、人工神经网络，可以解决现有技术中所面临的问题。
为实现上述目的，本发明第一方面提供一种电子单元阵列，所述电子单元阵列包括m×n个电子单元；每个电子单元包括开关场效应晶体管，电容器，并联双栅场效应晶体管及若干条电导线；所述开关场效应晶体管包含栅极端口、源极端口和漏极端口；所述电容器包含第一端口和第二端口；所述并联双栅场效应晶体管包含第一栅极端口、第二栅极端口、源极端口和漏极端口；所述开关场效应晶体管的源极端口或漏极端口中的其中一个电连接所述电容器的第一端口及所述并联双栅场效应晶体管的第一栅极端口；所述开关场效应晶体管的漏极端口或源极端口中的其中一个电连接第一电导线；所述电容器的第二端口连接第二电导线；所述并联双栅场效应晶体管的源极端口或漏极端口中的其中一个电连接所述第二电导线；所述并联双栅场效应晶体管的漏极端口或源极端口中的其中一个电连接第三电导线；所述并联双栅场效应晶体管的第二栅极端口电连接第四电导线；所述开关场效应晶体管的栅极端口电连接第五电导线。
在一种可行实现方式中，所述开关场效应晶体管及所述并联双栅场效应晶体管均为薄膜场效应晶体管。
在一种可行实现方式中，所述电子单元阵列中的所述第一电导线与所述第五电导线之间互相垂直；所述第三电导线与所述第四电导线之间互相垂直；
所述电子单元阵列中按照相同的第一排列方向进行排列的电子单元包括的各个所述开关场效应晶体管的漏极端口或源极端口中的其中一个均电连接至同一条第一电导线，所述第一排列方向包括行排列方向或列排列方向；
所述电子单元阵列中按照相同的所述第一排列方向进行排列的电子单元包括的各个所述并联双栅场效应晶体管的第二栅极端口均电连接至同一条第四电导线；
所述电子单元阵列中按照相同的第二排列方向进行排列的电子单元包括的各个所述并联双栅场效应晶体管的漏极端口或源极端口中的其中一个均电连接至同一条第三电导线，所述第二排列方向包括列排列方向或行排列方向；
所述电子单元阵列中按照相同的所述第二排列方向进行排列的电子单元包括的各个所述开关场效应晶体管的栅极端口均电连接至同一条第五电导线；
所述电子单元阵列中的电子单元包括的各个所述电容器的第二端口均电连接至所述第二电导线，以及所述电子单元阵列中的各个所述并联双栅场效应晶体管的源极端口或漏极端口中的其中一个电连接至所述第二电导线；
其中，所述电子单元阵列包括的各个电子单元中的开关场效应晶体管的栅极端口，按照所述第二排列方向依次接收开启信号，以使不同的第二排列方向上的开关场效应晶体管依次导通，以实现阵列扫描。
在一种可行实现方式中，所述电导线用于传输电子信号，所述电子信号至少包括输入信号、权重信号、开关信号、输出信号及电气参考信号中的一种或几种。
在一种可行实现方式中，所述第一电导线用于传输所述权重信号至与所述第一电导线电连接的开关场效应晶体管，以使在所述开关场效应晶体管导通时，将所述权重信号经过所述开关场效应晶体管存储至与所述开关场效应晶体管电连接的电容器；
所述第二电导线用于传输电气参考信号至与所述第二电导线电连接的所述电容器的第一端口以及所述并联双栅场效应晶体管的源极端口或漏极端口中的其中一个端口；
所述第三电导线用于传输与所述第三电导线电连接的所述并联双栅场效应晶体管的漏极端口或源极端口中的其中一个端口输出的输出信号，所述输出信号基于所述权重信号及输入信号确定；
所述第四电导线用于传输所述输入信号至与所述第四电导线电连接的所述并联双栅场效应晶体管的第二栅极端口；
所述第五电导线用于传输所述开关信号至与所述第五电导线电连接的所述开关场效应晶体管的栅极端口，以使在所述开关信号为开启信号时，导通所述开关场效应晶体管，所述开关信号用于导通或断开所述开关场效应晶体管，所述开关信号包括开启信号或关闭信号。
为实现上述目的，本发明第二方面提供一种电子单元器件，如第一方面及任一可行实现方式中任一项所述电子单元阵列包括所述电子单元器件，所述电子单元器件包括：
衬底；
第一绝缘层，所述第一绝缘层沉积至所述衬底的一面；
第一图案化的导电层，所述第一图案化的导电层沉积至所述第一绝缘层的暴露面，所述第一图案化的导电层形成所述并联双栅场效应晶体管的底栅、所述开关场效应晶体管的底栅及所述电容器的底电极；
第二绝缘层，所述第二绝缘层沉积并覆盖所述第一图案化的导电层的暴露面，以及所述第一绝缘层的的暴露面；
图案化的有源层，所述图案化的有源层沉积至所述第二绝缘层的暴露面，所述图案化的有源层形成所述并联双栅场效应晶体管的沟道及源端/漏端、所述开关场效应晶体管的沟道及源端/漏端和所述电容器的有源层；
第三绝缘层，所述第三绝缘层沉积并覆盖在所述图案化的有源层的暴露面、以及所述第二绝缘层的暴露面；
第二图案化的导电层，所述第二图案化的导电层沉积在所述第三绝缘层的暴露面，所述第二图案化的导电层形成所述并联双栅场效应晶体管的顶栅；
第四绝缘层，所述第四绝缘层沉积并覆盖在所述第二图案化的导电层的暴露面、以及所述第三绝缘层的暴露面，所述第四绝缘层还包括第一通孔，所述第一通孔的开孔深度为暴露所述图案化的有源层，所述第一通孔的孔径为暴露部分所述图案化的有源层；
图案化的金属层，所述图案化的金属层通过所述第一通孔沉积至所述图案化的有源层的暴露面，以及所述图案化的金属层覆盖在所述第四绝缘层的暴露面，形成所述并联双栅场效应晶体管的源端以及漏端、所述开关场效应晶体管的源端以及漏端和所述电容器的顶电极。
在一种可行实现方式中，所述开关场效应晶体管由第一沟道区、第一漏区和第一源区组成，所述并联双栅场效应晶体管由第二沟道区、第二漏区和第二源区组成；与第一沟道区间隔第一预设距离阈值处放置有栅电极，所述第一漏区连接漏电极，所述第一源区连接源电极；与第二沟道区间隔第二预设距离阈值处放置有两个栅电极，且部分所述第二沟道区夹在所述两个栅电极之间；所述第二漏区连接漏电极，所述第二源区连接源电极。
在一种可行实现方式中，所述并联双栅场效应晶体管和开关场效应晶体管的沟道区材料为非晶硅、多晶硅或金属氧化物半导体。
在一种可行实现方式中，所述金属氧化物半导体是氧化锌、氧化锡、氧化铟、氧化铟镓锌或氧化铟锡锌中的一种。
为实现上述目的，本发明第三方面提供一种人工神经网络，所述人工神经网络至少包括如第一方面及任一可行实现方式中任一项所述电子单元阵列。
采用本发明实施例，具有如下有益效果：
本发明提供一种电子单元阵列，电子单元阵列包括m×n个电子单元；每个电子单元包括开关场效应晶体管，电容器，并联双栅场效应晶体管及若干条电导线；开关场效应晶体管包含栅极端口、源极端口和漏极端口；电容器包含第一端口和第二端口；并联双栅场效应晶体管包含第一栅极端口、第二栅极端口、源极端口和漏极端口；开关场效应晶体管的源极端口或漏极端口中的其中一个电连接电容器的第一端口及并联双栅场效应晶体管的第一栅极端口；开关场效应晶体管的漏极端口或源极端口中的其中一个电连接第一电导线；电容器的第二端口连接第二电导线；并联双栅场效应晶体管的源极端口或漏极端口中的其中一个电连接第二电导线；并联双栅场效应晶体管的漏极端口或源极端口中的其中一个电连接第三电导线；并联双栅场效应晶体管的第二栅极端口电连接第四电导线；开关场效应晶体管的栅极端口电连接第五电导线。采用上述电子单元阵列，一来可以实现较高输入阻抗，减少信号失真的问题，二来可以使得权重信号写入电容器，使得信号快速写入，三来解决了微弱的输入信号不能被有效调制的问题，提高了抗干扰能力。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
其中：
图1为本发明实施例中一种电子单元阵列的电路连接示意图；
图2为本发明实施例中一种电子单元阵列的另一电路连接示意图
图3为本发明实施例中一种电子单元器件的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，本实施例中的“第一”，“第二”仅用于区分，并不造成特征限定。
请参阅图1，图1为本发明实施例中一种电子单元阵列的电路连接示意图，如图1所示电子电子单元阵列包括m×n个电子单元，其中，图1示出的是1×1的电子单元阵列；每个电子单元包括开关场效应晶体管S11，电容器C11，并联双栅场效应晶体管W11及若干条电导线L；开关场效应晶体管S11包含栅极端口、源极端口和漏极端口；电容器S11包含第一端口和第二端口；并联双栅场效应晶体管W11包含第一栅极端口、第二栅极端口、源极端口和漏极端口；开关场效应晶体管S11的源极端口或漏极端口中的其中一个电连接电容器C11的第一端口及并联双栅场效应晶体管W11的第一栅极端口；开关场效应晶体管S11的漏极端口或源极端口中的其中一个电连接第一电导线L10；电容器C11的第二端口连接第二电导线L20；并联双栅场效应晶体管W11的源极端口或漏极端口中的其中一个电连接第二电导线L20；并联双栅场效应晶体管W11的漏极端口或源极端口中的其中一个电连接第三电导线L30；并联双栅场效应晶体管W11的第二栅极端口电连接第四电导线L40；开关场效应晶体管S11的栅极端口电连接第五电导线L50。需要说明的是，m代表阵列的行数，n代表阵列的列数，m及n均取正整数，可以理解的是，行数与列数与电子单元阵列中电子单元的实际布局规划有关。需要说明的是，由于场效应晶体管是一种对称的晶体管结构，因此，源极端口与漏极端口并不限定，可以根据具体的使用需求变换上述连接关系，在此不做限定。并联双栅场效应晶体管是将双栅晶体管的两个第一栅极端口以及第二栅极端口并联得到的。其中，每个电子单元中开关场效应晶体管、电容器及并联双栅场效应晶体管的数量可以是一个也可以是多个。
需要说明的是，如图1所示电子单元阵列可以应用于神经网络或其他逻辑运算单元的信号处理中，其中，每个电子单元代表一个像素单元，可以用于组成人工神经网络，该电子单元组成的神经网络可以接收逻辑单元的控制信号，比如开关信号以及权重信号，以及接收外部传感器的检测信号，比如输入信号，利用输入信号和权重信号进行运算处理，得到处理结果以实现人工神经网络的功能。该逻辑单元可以是商用的微控制单元(MicroControl Unit，MCU)，微处理器(Microprocessor Unit，MPU)等等，也可以是用薄膜场效应晶体管(Thin-FilmTransistor，TFT)制作的逻辑电路，又或者是电子单元阵列包括的逻辑电路。该处理结果与上述人工神经网络功能有关。
为更清楚理解本实施例，下面将结合将上述电子单元阵列作为人工神经网络使用的示例进行示例性的说明，请继续参考图1，图1所示电子单元阵列应用于人工神经网络时，图1示出的一个1×1的电子单元阵列中包括一个电子单元，如图1所示电子单元包括开关场效应晶体管S11，电容器C11，并联双栅场效应晶体管C11。示例性的，第一电导线L10可以为传输权重信号(Weight)的电导线，第二电导线L20可以为传输电气参考信号(Vcom)的电气参考线，第三电导线L30可以为传输输出信号(Output)的电导线，第四电导线L40可以为传输输入信号(Input)的电导线，第五电导线L50可以为传输开关信号(Scan)的电导线，进一步的，图1中开关场效应晶体管S11的源极端口电连接电容器C11的第一端口及所述并联双栅场效应晶体管W11的第一栅极端口；开关场效应晶体管S11的漏极端口电连接传输权重信号(Weight)的第一电导线L10；电容器C11的第二端口连接传输电气参考信号(Vcom)的第二电导线L20；并联双栅场效应晶体管的源极端口或漏极端口中的其中一个电连接传输电气参考信号(Vcom)的第二电导线L20；并联双栅场效应晶体管W11的源极端口电连接传输输出信号(Output)的第三电导线L30；并联双栅场效应晶体管W11的第二栅极端口电连接传输输入信号(Input)的第四电导线L40；开关场效应晶体管的栅极端口电连接传输开关信号(Scan)的第五电导线L50。在实际使用时对于对称的场效应晶体管包括的漏极端口和源极端口可以根据需要互换，在此举例不做限定。进一步的，并联双栅场效应晶体管w11的第二栅极端口用于接收输入信号(Input)，且在并联双栅场效应晶体管w11的栅极端口接收到输入信号(Input)时，通过并联双栅场效应晶体管w11将输入信号(Input)调制，比如将输入信号放大或缩小，并将调制结果输出至第三电导线Output1，进而传输输出信号Output。其中，开关场效应晶体管S11的栅极端口用于接收开关信号(Scan)，开关信号(Scan)包括开启信号以及关闭信号，且在开关场效应晶体管S11的栅极端口接收到开启信号后，通过开关场效应晶体管S11将权重信号(Weight)存储至电容器C11，示例性的，上述输入信号及权重信号可以通过外部环境获取，比如气体环境，对应的该电子单元阵列可以组成人工神经网络确定该气体环境的处理结果，处理结果可以为确定气体环境的环境类型或组成成分等。其中，开关信号、输入信号以及权重信号可以为电压或电流等电气参数，在此举例不做限定，上述电子信号可以基于外部逻辑单元输出，也可以基于互连的电子单元得到，在此不做限定。进一步的，电容器C11的第一端口接收的电气参考信号与并联双栅场效应晶体管的漏极端口接收的电气参考信号可以由同一条电导线传输，也可以是不同电导线传输的，本实施例以连接至同一电导线为例进行说明，但并不表示因此而对本实施例造成限定，可根据实际电路需要进行设计。
示例性的，并联双栅场效应晶体管以及开关场效应晶体管均为薄膜场效应晶体管，其中并联双栅场效应晶体管可以为双栅并联薄膜晶体管，开关场效应晶体管可以为场效应晶体管，电子信号类型可以为电压或电流，在此不做限定，继续以上述示例以及图1为例，该电子单元的工作原理具体如下：一个双栅并联薄膜晶体管W11，该双栅并联薄膜晶体管W11为一种计算晶体管W11，用于输出人工神经网络的处理结果；一个电容器C11，该电容器C11作为存储器C11，用于存储权重信号；一个薄膜晶体管S11，该薄膜晶体管S11作为开关场效应晶体管S11，用于接收开关信号。电路工作流程如下：第五电导线L50将主控芯片输出的开启电压也即开启信号(Scan)传输至开关场效应晶体管S11的栅极，以打开开关场效应晶体管S11，在开关场效应晶体管S11开启后，第一电导线L10将传感器输出的权重电压(权重信号Weight)，通过开关场效应晶体管S11写入到存储器C11。权重信号(Weight)写入后关闭开关场效应晶体管S11，此时权重信号(Weight)被存储在存储器C11上。在此期间，第四电导线L40将主控芯片输出的输入电压(输入信号Input)传输至并联双栅场效应晶体管W11的栅极，最终并联双栅场效应晶体管W11利用输入信号(Input)以及电容器C11中存储的权重信号(Weight)便可以输出一个输出信号(Output)，得到人工神经网络的处理结果，也即计算晶体管W11的阻抗由两个栅极的信号共同控制，两个栅极的信号包括输入信号(Input)和存储在存储器C11的权重信号(Weight)，最终在计算晶体管W11的源极输出该阻抗信号(输出信号Output)，也即可以通过并联双栅场效应晶体管的两个栅极上的电压信号控制并联双栅场效应晶体管的电流，得到该输出信号确定人工神经网络的处理结果。
针对以冯诺依曼架构为基础的传统计算机运行人工神经网络高成本，高功耗等问题，我们提出了一种基于薄膜晶体管的阵列互联，权值可调的神经网络芯片。该设计的核心思路为采用阵列布局的薄膜晶体管构建互联的神经网络，并利用并联双栅薄膜晶体管的栅极调制能力模拟生物神经元的权值调制功能。
本发明提供一种电子单元阵列，电子单元阵列包括m×n个电子单元；每个电子单元包括开关场效应晶体管，电容器，并联双栅场效应晶体管及若干条电导线；开关场效应晶体管包含栅极端口、源极端口和漏极端口；电容器包含第一端口和第二端口；并联双栅场效应晶体管包含第一栅极端口、第二栅极端口、源极端口和漏极端口；开关场效应晶体管的源极端口或漏极端口中的其中一个电连接电容器的第一端口及并联双栅场效应晶体管的第一栅极端口；开关场效应晶体管的漏极端口或源极端口中的其中一个电连接第一电导线；电容器的第二端口连接第二电导线；并联双栅场效应晶体管的源极端口或漏极端口中的其中一个电连接第二电导线；并联双栅场效应晶体管的漏极端口或源极端口中的其中一个电连接第三电导线；并联双栅场效应晶体管的第二栅极端口电连接第四电导线；开关场效应晶体管的栅极端口电连接第五电导线。采用上述电子单元阵列，一来可以实现较高输入阻抗，减少信号失真的问题，二来可以使得权重信号写入电容器，使得信号快速写入，三来解决了微弱的输入信号不能被有效调制的问题，提高了抗干扰能力。
请参阅图2，图2为本发明实施例中一种电子单元阵列的另一电路连接示意图，具体的，图2所示电子单元阵列为2×2电子单元阵列，包括2×2个电子单元；每个电子单元包括开关场效应晶体管，电容器，并联双栅场效应晶体管及若干条电导线；开关场效应晶体管包含栅极端口、源极端口和漏极端口；电容器包含第一端口和第二端口；并联双栅场效应晶体管包含第一栅极端口、第二栅极端口、源极端口和漏极端口；开关场效应晶体管的源极端口或漏极端口中的其中一个电连接电容器的第一端口及并联双栅场效应晶体管的第一栅极端口；开关场效应晶体管的漏极端口或源极端口中的其中一个电连接第一电导线；电容器的第二端口连接第二电导线；并联双栅场效应晶体管的源极端口或漏极端口中的其中一个电连接第二电导线；并联双栅场效应晶体管的漏极端口或源极端口中的其中一个电连接第三电导线；并联双栅场效应晶体管的第二栅极端口电连接第四电导线；开关场效应晶体管的栅极端口电连接第五电导线。
需要说明的是，如图2所示电子单元中的各元件的作用与图1所述各元件的作用内容相似，为避免重复此处不做赘述，具体可参考前述图1所做说明。
在一种可行实现方式中，电导线具体用于传输电子信号，其中，电子信号至少包括输入信号、权重信号、开关信号、输出信号及电气参考信号中的一种或几种。电子信号类型包括但不限于电压或电流。本实施例中，以第一电导线传输权重信号、第二电导线传输电气参考信号、第三电导线传输输出信号、第四电导线传输输入信号以及第五电导线传输开关信号为例进行说明，其中，第一电导线、第二电导线、第三电导线、第四电导线以及第五电导线传输的电子信号可根据实际需要进行变换与设置，在此记作举例，不做具体限定。其中，电子信号可以是由各个互联的电子单元得到，也可以是通过外部逻辑单元得到，亦不做限定。进一步的开关场效应晶体管为场效应晶体管，并联双栅场效应晶体管为薄膜场效应晶体管。其中，场效应晶体管还可以是由多个晶体管构成的，在此不做限定。
在一种可行实现方式中，电子单元阵列中的第一电导线与第五电导线之间互相垂直；第三电导线与第四电导线之间互相垂直。电子单元阵列中按照相同的第一排列方向进行排列的电子单元包括的各个开关场效应晶体管的漏极端口或源极端口中的其中一个均电连接至同一条第一电导线，第一排列方向包括行排列方向或列排列方向；电子单元阵列中按照相同的第一排列方向进行排列的电子单元包括的各个并联双栅场效应晶体管的第二栅极端口均电连接至同一条第四电导线；电子单元阵列中按照相同的第二排列方向进行排列的电子单元包括的各个并联双栅场效应晶体管的漏极端口或源极端口中的其中一个均电连接至同一条第三电导线，第二排列方向包括列排列方向或行排列方向；电子单元阵列中按照相同的第二排列方向进行排列的电子单元包括的各个开关场效应晶体管的栅极端口均电连接至同一条第五电导线；电子单元阵列中的电子单元包括的各个电容器的第二端口均电连接至第二电导线，以及电子单元阵列中的各个并联双栅场效应晶体管的源极端口或漏极端口中的其中一个电连接至第二电导线，其中，电子单元阵列包括的各个电子单元中的开关场效应晶体管的栅极端口，按照第二排列方向依次接收开启信号，以使不同的第二排列方向上的开关场效应晶体管依次导通，以实现阵列扫描。其中，第一排列方向与第二排列方向均为电子单元矩阵中各个电子单元对应的排列方向。比如电子单元在矩阵的哪一行及哪一列。
需要说明的是，电子单元阵列中的第一电导线与第五电导线之间互相垂直，也即电连接在开关场效应晶体管的两根电导线互相垂直；第三电导线与第四电导线之间互相垂直，也即点连接在并联双栅场效应晶体管的两根电导线互相垂直，而图2所示的排布方式仅做示例，可以理解的是，除了连接在同一个晶体管上的两个导线需要保证互相垂直的关系，其中图2所示的第三电导线和第一电导线的位置关系并非必须垂直，也可能平行，与晶体管的放置方向有关，可以进行相应的布局调整，同理，对于图2中示出的第五电导线和第四电导线的位置关系并非必须垂直，也可能平行，这也是与所连接的晶体管的放置方向有关，可以进行相应的布局调整，故本实施例中所做图示仅仅是示例，并未是穷举，本领域技术人员可以根据实际需要适应调整，而这都属于本实施例的保护范围。进一步说明放置方向可以为任意方向，以图2为例电子单元中的并联双栅场效应晶体管的两个栅极的放置方向是处于竖直方向上，可以理解是，这两个栅极还可以是处于水平方向上，或者与水平相对的任一倾斜方向上，在此不做限定，其中，开关场效应晶体管的放置方向同理参考，在此不做赘述，需要说明的是，仅以栅极举例说明放置方向，而并非只能以栅极作为参考，可以随意选取参考物反映放置方向，本实施例不做限定。两个晶体管的不同放置方向使得各个电导线相对位置关系会不同，但需呈现电子单元阵列中的第一电导线与第五电导线之间互相垂直，以及第三电导线与第四电导线之间互相垂直。
示例性的，以第一排列方向为行排列方向，第二排列方向为列排列方向为例，则上述元件与电导线的连接关系可以参考如下：如图2所示为2×2的阵列结构，其中包括两行两列，进一步的，开关场效应晶体管W11所在行列定义为第一行及第一列，开关场效应晶体管W12所在行列定义为第一行及第二列，以此类推，那么关场效应晶体管Wmn所在行列定义为第m行及第n列。
进一步的，电子单元阵列中按照相同的行排列方向进行排列的电子单元包括的各个开关场效应晶体管的漏极端口或源极端口中的其中一个均电连接至同一条第一电导线，如图3所示开关场效应晶体管S11及S12的漏极端口或源极端口中的其中一个均电连接至同一条第一电导线Weight1，开关场效应晶体管S21及S22的漏极端口或源极端口中的其中一个均电连接至同一条第一电导线Weight2，也即同行的开关场效应晶体管的漏极端口或源极端口中的其中一个均电连接至同一条第一电导线。可以理解是，也可以是同列的开关场效应晶体管S21及S22的漏极端口或源极端口中的其中一个均电连接至同一条第一电导线，可以根据实际需要改变阵列的排布，在此仅作举例不做限定。
电子单元阵列中按照相同的行排列方向进行排列的电子单元包括的各个并联双栅场效应晶体管的第二栅极端口均电连接至同一条第四电导线；如图2所示并联双栅场效应晶体管W11及W12的第二栅极端口均电连接至同一条第四电导线(Input1)，并联双栅场效应晶体管W21及W22的第二栅极端口均电连接至同一条第四电导线(Input2)，也即同行的电子单元包括的各个并联双栅场效应晶体管的第二栅极端口均电连接至同一条第四电导线。可以理解是，不仅可以是同行的排列关系，也可以是同列的排列关系，具体可以根据实际需要改变阵列的排布，在此仅作举例不做限定。
电子单元阵列中按照相同的列排列方向进行排列的电子单元包括的各个并联双栅场效应晶体管的漏极端口或源极端口中的其中一个均电连接至同一条第三电导线；如图2所示并联双栅场效应晶体管W11及W21的漏极端口或源极端口中的其中一个均电连接至同一条第三电导线(Output1)，并联双栅场效应晶体管W12及W22的漏极端口或源极端口中的其中一个均电连接至同一条第三电导线(Output2)，也即同列的电子单元包括的各个并联双栅场效应晶体管的漏极端口或源极端口中的其中一个均电连接至同一条第三电导线。可以理解是，不仅可以是同行的排列关系，也可以是同列的排列关系，具体可以根据实际需要改变阵列的排布，在此仅作举例不做限定。
电子单元阵列中按照相同的列排列方向进行排列的电子单元包括的各个开关场效应晶体管的栅极端口均电连接至同一条第五电导线；如图2所示开关场效应晶体管S11及S21的栅极端口均电连接至同一条第五电导线(Weight1)，开关场效应晶体管S12及S22的栅极端口均电连接至同一条第五电导线(Weight2)，也即同列的电子单元包括的各个开关场效应晶体管的栅极端口均电连接至同一条第五电导线。可以理解是，不仅可以是同行的排列关系，也可以是同列的排列关系，具体可以根据实际需要改变阵列的排布，在此仅作举例不做限定。
最后，电子单元阵列中的电子单元包括的各个电容器(C11、C12、C21、C22)的第二端口均电连接至第二电导线(Vcom1)，以及电子单元阵列中的各个并联双栅场效应晶体管的源极端口或漏极端口中的其中一个电连接至第二电导线(Vcom1)，其中，可以为不同的元件配置不同的电气参考线，也即电容器与并联双栅场效应晶体管的电器参考线可以是不同的，可根据实际需要进行设计，在此不做限定。
进而，电子单元阵列包括的各个电子单元中的开关场效应晶体管的栅极端口，按照第二排列方向依次接收开启信号，以使不同的第二排列方向上的开关场效应晶体管依次导通，以实现阵列扫描，具体可以为：以逻辑单元为主控芯片为例，主控芯片输出开关信号，该开关信号包括开启信号和关闭信号，为实现阵列扫描的效果，主控芯片会依次输出开启信号至每列用于传输该开关信号的第三电导线上，使得每列上的开关场效应晶体管依次开启，示例性的，若为4×4的阵列结构，则存在4列电子单元，也就存在4条开关信号对应的第三电导线，则主控芯片从第一列对应的开关信号对应的电导线开始，依次输出开启信号，具体的，首先，输出开启信号至第一列对应的开关信号对应的电导线时，输出关闭信号至其余列对应的开关信号对应的电导线；当第一列对应的开关信号对应的电导线接收到关闭信号时，输出开启信号至第二列对应的开关信号对应的电导线，并输出关闭信号至其余列对应的开关信号对应的电导线；当第二列对应的开关信号对应的电导线接收到关闭信号时，输出开启信号至第三列对应的开关信号对应的电导线，并输出关闭信号至其余列对应的开关信号对应的电导线，以此类推，直至输出开启信号至第四列对应的开关信号对应的电导线。其中，阵列的行列布局依据实际需要进行配置与设计，在此仅作举例不做具体限定。
在一种可行实现方式中，第一电导线可以是用于传输权重信号至与第一电导线电连接的开关场效应晶体管，以使在开关场效应晶体管导通时，将该权重信号经过开关场效应晶体管存储至与开关场效应晶体管电连接的电容器；第二电导线可以是用于传输电气参考信号至与第二电导线电连接的电容器的第一端口以及并联双栅场效应晶体管的源极端口或漏极端口中的其中一个端口，参考图2，可以是将电气参考信号传输至并联双栅场效应晶体管的漏极端口；第三电导线可以是用于传输与第三电导线电连接的并联双栅场效应晶体管的漏极端口或源极端口中的其中一个端口输出的输出信号，该输出信号基于权重信号及输入信号确定，参考图2，可以是并联双栅场效应晶体管的源极端口输出的输出信号，需要说明的是，该并联双栅场效应晶体管的源极端口以及漏极端口可以根据实际需要进行互换，在此仅作举例不做限定；第四电导线可以是用于传输输入信号至与第四电导线电连接的并联双栅场效应晶体管的第二栅极端口；第五电导线可以是用于传输开关信号至与第五电导线电连接的开关场效应晶体管的栅极端口，以使在开关信号为开启信号时，导通开关场效应晶体管。其中，开关信号用于导通或断开开关场效应晶体管，具体的，开关信号包括开启信号或关闭信号。也即在开关场效应晶体管的栅极端口接收到开启信号时，该开关场效应晶体管导通；在开关场效应晶体管的栅极端口接收到关闭信号时，该开关场效应晶体管断开(不导通)。
为将本实施例更清楚的表述，继续以图2为例，并结合该电子单元阵列应用于人工神经网络为例对本实施例进行说明，图2示出了2×2的阵列，该电子单元阵列的电气接地参考连接到同一条电气参考线Vcom1。同一行的电子单元的并联双栅场效应晶体管W11与W12的底栅连接到同一条输入信号线也即第四电导线Input1；同一行的电子单元的并联双栅场效应晶体管W21与W22的底栅连接到同一条输入信号线也即第四电导线Input2。同一列的电子单元的并联双栅场效应晶体管W11与W21的电流输出通过第三电导线Output1连接在一起；同一列的电子单元的并联双栅场效应晶体管W12和W22的电流输出通过第三电导线Output2连接到一起。同一列的电子单元的开关场效应晶体管S11与S21的栅极连接在同一个第五电导线Scan1上；同一列的电子单元的开关场效应晶体管S12与S22的栅极连接在同一个第五电导线Scan2上。输入到同一行的电子单元的电容器C11和C12的电压信号(权重信号)来自同一条第一电导线Weight1；输入到同一行的电子单元的电容器C21和C22的电压信号(权重信号)来自同一条第一电导线Weight2。图2所示电子单元阵列的工作原理具体如下：第五电导线Scan1上加载开启电压(开启信号)，以同时打开同一列的电子单元的电子开关(开关场效应晶体管)S11与S21，将第一电导线Weight1上加载的权重信号通过电子开关S11写入到存储器(电容器)C11,同时也将第一电导线Weight2上加载的权重信号通过电子开关S21写入存储器C21。在此期间，第五电导线Scan2加载关闭电压(关闭信号)将电子开关S21和S22关闭。同理，存储器C21与C22的电压信号写入是通过在第五电导线Scan1上加载关闭电压，第五电导线Scan2上加载开启电压实现的，将第一电导线Weight1,Weight2上电压(权重信号)分别写入与电导线同行排列的这两个存储器中。
其中，计算晶体管(并联双栅场效应晶体管)W11的阻抗(输出信号)，由两个栅极的信号：输入信号Input1和存储在存储器C11的权重信号weight1共同控制。同理，计算晶体管W12、W21以及W22的阻抗也由各自两个栅极的信号控制。其中，晶体管W12的阻抗通过输入信号Input1和存储在存储器C12的权重信号weight1共同控制；晶体管W21的阻抗通过输入信号Input2和存储在存储器C21的权重信号weight2共同控制；晶体管W22的阻抗通过输入信号Input2和存储在存储器C22的权重信号Weight2共同控制。可以理解的是，第四电导线Output1将W11和W21两个计算晶体管的源极连接在同一处，第四电导线Output2线将W12和W22两个计算晶体管的源极连接在同一处，用于输出计算的阻抗(输出信号)。
需要说明的是，类似于传统的硬件神经网络，权重信号被写入与核心晶体管(并联双栅场效应晶体管)的栅极并联的电容元件。为了达到阵列扫描的效果，每个电容元件都配备了独立的场效应晶体管的开关场效应晶体管。只要漏电流小，电容元件中存储的信号就可以长时间存储，而金属氧化物晶体管的漏电流远低于传统的动态随机存取存储器(Dynamic Random Access Memory，DRAM)和采用二维材料设计的晶体管。本实施例中的负载在电容两端的加权电压信号的分辨率主要由产生写入电压(权重信号)的模数转换器(ADC)决定，其通常为12位，这将远远超过上述所有公开的硬件神经网络。
进一步的，传统硬件神经网络的训练过程通常需要借助计算机提前完成。对于忆阻器和浮栅晶体管，由于它们能够长期存储重量信息，因此在计算机上训练的数据几乎可以永久存储在内存中。同时，它们面临着写入速率低的问题，难以达到像DRAM那样直接对电容进行充放电的写入速率。本发明实施例采用了基于电容充电原理的权重写入方法，具有高速刷新权重的能力。这意味着由于训练而在计算机端损失大量时间的过程可以直接在硬件端实现，高速有效，避免了仿真模型与真实训练结果的偏差。
本发明提供一种电子单元阵列，本实施例采用并联双栅场效应晶体管和输入信号加载在栅极的架构解决了现有硬件人工神经网络架构的种种问题。首先并联双栅场效应晶体管可以为薄膜晶体管，薄膜晶体管作为LCD，OLED等常规显示方案不可或缺的驱动晶体管，具有工艺成熟，成本低廉，长期运行性能稳定等优势，且具有柔性应用潜力，能够避免二维材料晶体管，忆阻器等器件的工艺不成熟，器件性能不稳定等一系列问题。其次本发明采用类似于DRAM器件的权重存储方案，将权重信号存储在独立设置的电容元件中，具有易于快速读写的优势，避免了浮动栅晶体管和忆阻器器件读写要求高，速率低等问题。相较于DRAM器件和二维材料晶体管，由于薄膜晶体管的漏电流小，能够长时间储存权重信号，降低了因频繁刷新造成的功耗。最后，本发明采用输入信号和权重信号均加载在并联双栅薄膜晶体管的栅极的架构。常规架构设计中，输入信号通常加载在晶体管的源或漏端，造成因输入阻抗低导致的输入信号衰减，失真等问题。而在本发明中加载在阻抗几乎无穷大的栅极上的输入信号能够被完整的传输进系统中。相较所述双栅串联薄膜晶体管设计，本发明采用的双栅并联薄膜晶体管设计根据电阻的并联原理能够将微弱信号有效放大。
请参阅图3，图3为本发明实施例中一种电子单元器件的结构示意图，其中，图1或图2所示的电子单元阵列包括该电子单元器件，该电子单元器件包括：
衬底201；
第一绝缘层202，第一绝缘层沉积至衬底201的一面。示例性的，将图3中的第一绝缘层202向衬底201的一面沉积之后，使得第一绝缘层的两个表面可以定义为与衬底201接触的接触面以及与衬底201没有接触的暴露面，需要说明的是，本文的暴露面，均为制备过程中产生的，并非是制备所得电子单元器件的暴露面，本文仅为了清楚地表述，因此，以制备过程中每一层沉积之前的暴露面进行堆叠结构的说明。
第一图案化的导电层203，第一图案化的导电层203沉积至第一绝缘层202的暴露面，第一图案化的导电层203形成并联双栅场效应晶体管的底栅203A、开关场效应晶体管的底栅203B及电容器的底电极203C；其中，并联双栅场效应晶体管的底栅为并联双栅场效应晶体管的两个栅极的其中一个，此时，第一绝缘层202的暴露面则为远离第一绝缘层202与衬底201的接触面的第一绝缘层202的一面。示例性的，制备时可以是将导电层先沉积并覆盖在第一绝缘层202的暴露面之后，再按照所需的图案化需求，对该导电层进行刻蚀，以得到第一图案化的导电层203。
第二绝缘层204，第二绝缘层204沉积并覆盖第一图案化的导电层203的暴露面，以及第一绝缘层202的的暴露面；其中，第一图案化的导电层203的暴露面则为远离第一绝缘层202与衬底201的接触面的第一绝缘层202的一面，第一绝缘层202的的暴露面则为远离第一图案化的导电层203与第一绝缘层202的接触面的第一图案化的导电层203的一面。
图案化的有源层205，图案化的有源层205沉积至第二绝缘层204的暴露面，图案化的有源层205形成并联双栅场效应晶体管的沟道205A及源端/漏端、开关场效应晶体管的沟道205B及源端/漏端和电容器的有源层205C；其中，第二绝缘层204的暴露面则为远离第二绝缘层204与第一图案化的导电层203的接触面的第二绝缘层204的一面。需要说明的是，图案化的有源层205形成沟道的同时也形成晶体管的源漏区域，金属部分的源漏只是将源漏引出至最终电子单元的暴露表面上，也即最终利用开孔的方式利用图案化的金属层208形成源端及漏端，具体参考下述描述。
第三绝缘层206，第三绝缘层206沉积并覆盖在图案化的有源层205的暴露面、以及第二绝缘层204的暴露面；其中，图案化的有源层205的暴露面则为远离图案化的有源层205与第二绝缘层204的接触面的图案化的有源层205的一面，第二绝缘层204的暴露面则为远离第二绝缘层204与第一图案化的导电层203接触面的第二绝缘层204的一面。
第二图案化的导电层207，第二图案化的导电层207沉积在第三绝缘层206的暴露面，第二图案化的导电层207形成并联双栅场效应晶体管的顶栅207；其中，第三绝缘层206的暴露面则为远离第三绝缘层206与图案化的有源层205的接触面的第三绝缘层206的一面。示例性的可以是将导电层先沉积并覆盖在第三绝缘层206的暴露面之后，按照所需的图案需求对该导电层进行刻蚀，以得到第二图案化的导电层207。
第四绝缘层206，第四绝缘层206沉积并覆盖在第二图案化的导电层207的暴露面、以及第三绝缘层206的暴露面，第四绝缘层206还包括第一通孔209，第一通孔209的开孔深度为暴露图案化的有源层205，第一通孔209的孔径为暴露部分图案化的有源层205；其中，第二图案化的导电层207的暴露面则为远离第二图案化的导电层207与第三绝缘层206的接触面的第二图案化的导电层207的一面，第三绝缘层206的暴露面则为远离第三绝缘层206与图案化的有源层205的接触面的第三绝缘层206的一面。需要说明的是，第四绝缘层206被覆盖在第二图案化的导电层207的暴露面并和第三绝缘层206融合成为新的绝缘层。
图案化的金属层208，图案化的金属层208通过第一通孔209沉积至图案化的有源层205的暴露面，以及图案化的金属层208覆盖在第四绝缘层206的暴露面，形成并联双栅场效应晶体管的源端208A以及漏端208B、开关场效应晶体管的源端以及漏端208D和电容器的顶电极208E。其中，图案化的有源层205的暴露面则为远离图案化的有源层205与第二绝缘层204的接触面的图案化的有源层205的一面，以及第四绝缘层206的暴露面则为远离第四绝缘层206与第二图案化导电层207的接触面的第四绝缘层206的一面。示例性的，可以是将金属层先通过第一通孔209沉积并覆盖在第二绝缘层204的暴露面，以及覆盖在第四绝缘层206的接触面之后，按照所需的图案需求对该金属层进行刻蚀，以得到图案化的金属层208。
在一种可行实现方式中的电子单元器件，开关场效应晶体管由第一沟道区、第一漏区和第一源区组成，并联双栅场效应晶体管由第二沟道区、第二漏区和第二源区组成；与第一沟道区间隔第一预设距离阈值处放置有栅电极，第一漏区连接漏电极，第一源区连接源电极；与第二沟道区间隔第二预设距离阈值处放置有两个栅电极，且部分第二沟道区夹在两个栅电极之间；第二漏区连接漏电极，第二源区连接源电极。其中，间隔方向可以是远离沟道205A与第二绝缘层204的接触面的方向，比如沟道205A与第二绝缘层204的接触面的上方或下方，第一预设距离阈值以及第二预设距离阈值可以为栅电极的放置位置与对应的沟道区之间的距离阈值。示例性的，按照第一预设距离阈值将栅电极放置在开关场效应晶体管的第一沟道区的附近，可参考图3，具体是在第一沟道区的远离沟道205A与第二绝缘层204的接触面的方向上，按照第一预设距离阈值将栅极放置在第一沟道区的上方，以及按照第二预设距离阈值将两个栅电极放置在并联双栅场效应晶体管的第二沟道区的附近，可参考图3，具体是分别放置在沟道区的远离沟道205A与第二绝缘层204的接触面的方向上，比如该接触面的上方和下方，以使这两个栅电极夹着第二沟道区。进一步的，两个栅电极的厚度可以相同或不同，在此不做限定。
在一种可行实现方式中，并联双栅场效应晶体管和开关场效应晶体管的沟道区材料为非晶硅、多晶硅或金属氧化物半导体。其中，金属氧化物半导体是氧化锌、氧化锡、氧化铟、氧化铟镓锌或氧化铟锡锌中的一种。
需要说明的是，传统的硬件人工神经网络中，由于输入信号加载在栅极端口，根据薄膜晶体管的电学模型，即使是很小的输入信号仍然会对双栅极晶体管的电流-电压(I-V)曲线产生相应影响。假设在源极或漏极两端加载微弱信号，即使权重信号非常大，核心晶体管的电流-电压(I-V)的输出也会被困在饱和区，无法有效放大输入信号。
为了解决采用双栅串联结构模拟神经网络芯片的微弱信号放大能力弱的问题，本实施了采用将双栅串联设计改进为夹心双栅并联结构。因为在栅极串联结构中，一个栅极加载微弱信号会产生巨大的阻抗，即使另一个电阻的阻抗很低，最终串联的结果仍然是一个巨大的阻抗，使得微弱信号无法有效放大。但在双栅并联设计中，两个阻值相差巨大的并联阻抗最终的结果仍然是较低的阻抗，因此并联结构可以有效放大微弱的输入信号。
在一种可行实现方式中，本发明实施例还提供一种人工神经网络，该人工神经网络至少包括图1或图2中任一所示电子单元阵列。
需要说明的是，该人工神经网络的具体作用以及工作原理已在上述实施例的说明中逐步展开，为避免重复，此处不做赘述。
以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种电子单元阵列，其特征在于，所述电子单元阵列包括m×n个电子单元；每个电子单元包括开关场效应晶体管，电容器，并联双栅场效应晶体管及若干条电导线；所述开关场效应晶体管包含栅极端口、源极端口和漏极端口；所述电容器包含第一端口和第二端口；所述并联双栅场效应晶体管包含第一栅极端口、第二栅极端口、源极端口和漏极端口；所述开关场效应晶体管的源极端口或漏极端口中的其中一个电连接所述电容器的第一端口及所述并联双栅场效应晶体管的第一栅极端口；所述开关场效应晶体管的漏极端口或源极端口中的其中一个电连接第一电导线；所述电容器的第二端口连接第二电导线；所述并联双栅场效应晶体管的源极端口或漏极端口中的其中一个电连接所述第二电导线；所述并联双栅场效应晶体管的漏极端口或源极端口中的其中一个电连接第三电导线；所述并联双栅场效应晶体管的第二栅极端口电连接第四电导线；所述开关场效应晶体管的栅极端口电连接第五电导线。
2.根据权利要求1所述电子单元阵列，其特征在于，所述开关场效应晶体管及所述并联双栅场效应晶体管均为薄膜场效应晶体管。
3.根据权利要求2所述电子单元阵列，其特征在于，所述电子单元阵列中的所述第一电导线与所述第五电导线之间互相垂直；所述第三电导线与所述第四电导线之间互相垂直；
所述电子单元阵列中按照相同的第一排列方向进行排列的电子单元包括的各个所述开关场效应晶体管的漏极端口或源极端口中的其中一个均电连接至同一条第一电导线，所述第一排列方向包括行排列方向或列排列方向；
所述电子单元阵列中按照相同的所述第一排列方向进行排列的电子单元包括的各个所述并联双栅场效应晶体管的第二栅极端口均电连接至同一条第四电导线；
所述电子单元阵列中按照相同的第二排列方向进行排列的电子单元包括的各个所述并联双栅场效应晶体管的漏极端口或源极端口中的其中一个均电连接至同一条第三电导线，所述第二排列方向包括列排列方向或行排列方向；
所述电子单元阵列中按照相同的所述第二排列方向进行排列的电子单元包括的各个所述开关场效应晶体管的栅极端口均电连接至同一条第五电导线；
所述电子单元阵列中的电子单元包括的各个所述电容器的第二端口均电连接至所述第二电导线，以及所述电子单元阵列中的各个所述并联双栅场效应晶体管的源极端口或漏极端口中的其中一个电连接至所述第二电导线；
其中，所述电子单元阵列包括的各个电子单元中的开关场效应晶体管的栅极端口，按照所述第二排列方向依次接收开启信号，以使不同的第二排列方向上的开关场效应晶体管依次导通，以实现阵列扫描。
4.根据权利要求3所述电子单元阵列，其特征在于，所述电导线用于传输电子信号，所述电子信号至少包括输入信号、权重信号、开关信号、输出信号及电气参考信号中的一种或几种。
5.根据权利要求4所述电子单元阵列，其特征在于，所述第一电导线用于传输所述权重信号至与所述第一电导线电连接的开关场效应晶体管，以使在所述开关场效应晶体管导通时，将所述权重信号经过所述开关场效应晶体管存储至与所述开关场效应晶体管电连接的电容器；
所述第二电导线用于传输电气参考信号至与所述第二电导线电连接的所述电容器的第一端口以及所述并联双栅场效应晶体管的源极端口或漏极端口中的其中一个端口；
所述第三电导线用于传输与所述第三电导线电连接的所述并联双栅场效应晶体管的漏极端口或源极端口中的其中一个端口输出的输出信号，所述输出信号基于所述权重信号及输入信号确定；
所述第四电导线用于传输所述输入信号至与所述第四电导线电连接的所述并联双栅场效应晶体管的第二栅极端口；
所述第五电导线用于传输所述开关信号至与所述第五电导线电连接的所述开关场效应晶体管的栅极端口，以使在所述开关信号为开启信号时，导通所述开关场效应晶体管，所述开关信号用于导通或断开所述开关场效应晶体管，所述开关信号包括开启信号或关闭信号。
6.一种电子单元器件，其特征在于，如权利要求1-5中任一项所述电子单元阵列包括所述电子单元器件，所述电子单元器件包括：
衬底；
第一绝缘层，所述第一绝缘层沉积至所述衬底的一面；
第一图案化的导电层，所述第一图案化的导电层沉积至所述第一绝缘层的暴露面，所述第一图案化的导电层形成所述并联双栅场效应晶体管的底栅、所述开关场效应晶体管的底栅及所述电容器的底电极；
第二绝缘层，所述第二绝缘层沉积并覆盖所述第一图案化的导电层的暴露面，以及所述第一绝缘层的的暴露面；
图案化的有源层，所述图案化的有源层沉积至所述第二绝缘层的暴露面，所述图案化的有源层形成所述并联双栅场效应晶体管的沟道及源端/漏端、所述开关场效应晶体管的沟道及源端/漏端和所述电容器的有源层；
第三绝缘层，所述第三绝缘层沉积并覆盖在所述图案化的有源层的暴露面、以及所述第二绝缘层的暴露面；
第二图案化的导电层，所述第二图案化的导电层沉积在所述第三绝缘层的暴露面，所述第二图案化的导电层形成所述并联双栅场效应晶体管的顶栅；
第四绝缘层，所述第四绝缘层沉积并覆盖在所述第二图案化的导电层的暴露面、以及所述第三绝缘层的暴露面，所述第四绝缘层还包括第一通孔，所述第一通孔的开孔深度为暴露所述图案化的有源层，所述第一通孔的孔径为暴露部分所述图案化的有源层；
图案化的金属层，所述图案化的金属层通过所述第一通孔沉积至所述图案化的有源层的暴露面，以及所述图案化的金属层覆盖在所述第四绝缘层的暴露面，形成所述并联双栅场效应晶体管的源端以及漏端、所述开关场效应晶体管的源端以及漏端和所述电容器的顶电极。
7.根据权利要求6所述电子单元器件，其特征在于，所述开关场效应晶体管由第一沟道区、第一漏区和第一源区组成，所述并联双栅场效应晶体管由第二沟道区、第二漏区和第二源区组成；与第一沟道区间隔第一预设距离阈值处放置有栅电极，所述第一漏区连接漏电极，所述第一源区连接源电极；与第二沟道区间隔第二预设距离阈值处放置有两个栅电极，且部分所述第二沟道区夹在所述两个栅电极之间；所述第二漏区连接漏电极，所述第二源区连接源电极。
8.根据权利要求7所述的电子单元器件，其特征在于，所述并联双栅场效应晶体管和开关场效应晶体管的沟道区材料为非晶硅、多晶硅或金属氧化物半导体。
9.根据权利要求8所述的电子单元器件，其特征在于，所述金属氧化物半导体是氧化锌、氧化锡、氧化铟、氧化铟镓锌或氧化铟锡锌中的一种。
10.一种人工神经网络，其特征在于，所述人工神经网络至少包括如权利要求1至5中任一项所述电子单元阵列。
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