CN114582839A - 集成esd多晶硅层的半导体装置 - Google Patents

Abstract

本发明涉及一种集成ESD多晶硅层的半导体装置，包括设置于半导体基底上的ESD多晶硅层、设置于ESD多晶硅层上的层间介质层和设置于层间介质层上的第一金属电极和第二金属电极，第一金属电极和第二金属电极具有第一间隙，从在半导体基底表面的正投影来看，ESD多晶硅层投影的部分边界线围出至少一个凸出部，第一间隙投影从ESD多晶硅层投影跨过所述部分边界线并延伸到ESD多晶硅层投影的外部，该部分边界线围出的凸出部均落在第一间隙投影内，该半导体装置中，在第一间隙内的层间介质层表面不容易残留将第一金属电极和第二金属电极短路的导电材料，有助于避免第一间隙两侧的第一金属电极和第二金属电极导通，提高半导体装置的可靠性。

Description

集成ESD多晶硅层的半导体装置

技术领域

本发明涉及半导体技术领域，尤其涉及一种集成ESD多晶硅层的半导体装置。

背景技术

静电放电（ESD）是在集成电路浮接的情况下，大量电荷灌入集成电路的瞬时过程，静电放电会产生数百至数千伏特的高压，该高压会打穿集成电路中输入级的栅氧化层，对半导体器件产生破坏作用。因此在集成电路的输入及输出端需要设置ESD防护电路。

目前一种ESD防护电路包括在半导体器件的制造工艺中集成的ESD多晶硅层，该ESD多晶硅层中形成有掺杂区以构成静电释放通路。一种半导体器件的制造工艺中，通过在制造半导体器件的基底上沉积多晶硅层并对该多晶硅层进行图形化以及离子注入形成ESD多晶硅层，之后沉积层间介质层，在器件单元区的层间介质层中刻孔并填充导电材料，形成接触插塞（Contact）将基底内的器件电极的电性引出，然后在接触插塞以及层间介质层上形成金属层，并通过刻蚀该金属层以形成连接不同器件电极的金属电极。

上述制造工艺中，由于ESD多晶硅层的边缘在基底上形成有台阶，之后沉积的层间介质层在ESD多晶硅层的边缘处产生高低落差，当在层间介质层上沉积导电材料并刻蚀该导电材料（例如在制作接触插塞时，将孔外的导电材料全部去除）时，层间介质层表面的导电材料不容易去除干净，残留的导电材料会形成细小的导线，容易将在相应区域设计为断开的金属电极连接起来，导致短路，使得半导体器件失效。

为了将覆盖ESD多晶硅层边缘台阶的层间介质层表面形成的导电材料去除干净，避免在该边缘台阶上方形成的金属电极短路，一种现有方法是增加对该导电材料的过刻蚀时间，但是，研究发现，过刻蚀时间增加容易引起其它问题，例如会使得其它区域的该导电材料回刻程度过大，给最后得到的半导体装置带来可靠性风险。

发明内容

为了避免ESD多晶硅层的边缘台阶上方形成的金属电极短路，提高半导体装置的可靠性，本发明提供一种集成ESD多晶硅层的半导体装置。

本发明提供的集成ESD多晶硅层的半导体装置包括：

ESD多晶硅层，设置于一半导体基底上；

层间介质层，设置于所述ESD多晶硅层上且覆盖所述ESD多晶硅层及所述半导体基底；以及，

第一金属电极和第二金属电极，设置于所述层间介质层上，所述第一金属电极和所述第二金属电极之间具有第一间隙；

其中，所述ESD多晶硅层、所述第一金属电极、所述第二金属电极和所述第一间隙对应在所述半导体基底表面的正投影分别为ESD多晶硅层投影、第一金属电极投影、第二金属电极投影和第一间隙投影，所述ESD多晶硅层投影的部分边界线围出至少一个凸出部，所述第一间隙投影从所述ESD多晶硅层投影跨过所述部分边界线并延伸到所述ESD多晶硅层投影的外部，所述凸出部均落在所述第一间隙投影内。

可选的，以所述第一间隙投影的延伸方向为所述凸出部的长度方向，以所述第一间隙投影的宽度方向为所述凸出部的宽度方向，至少一个所述凸出部的长度大于宽度。

可选的，所述凸出部和所述第一间隙投影的同一侧侧边相互平行。

可选的，所述部分边界线具有分别位于所述第一间隙投影的两个侧边的第一边界点和第二边界点。

可选的，至少一个所述凸出部超出所述第一边界点和所述第二边界点的连线；或者，至少一个所述凸出部未超出所述第一边界点和所述第二边界点的连线。

可选的，所述第一边界点和所述第二边界点的连线与所述第一间隙投影的至少一个侧边垂直。

可选的，所述ESD多晶硅层投影的所述部分边界线围出若干个所述凸出部。

可选的，所述第一间隙投影的宽度为4μm~20μm，所述凸出部的侧边与所述第一间隙投影的侧边之间的间距大于或等于0.5μm。

可选的，所述半导体基底中设置有源区和沟槽栅极，所述半导体装置还包括贯穿所述层间介质层且分别与所述源区和所述沟槽栅极电性连接的接触插塞，所述第一金属电极覆盖与所述源区电性连接的接触插塞，所述第二金属电极覆盖与所述沟槽栅极电性连接的接触插塞。

可选的，所述接触插塞的材料包括铜、钨、钴、钌、锰、钛和钽中的至少一种。

本发明提供的集成ESD多晶硅层的半导体装置具有如下技术效果：一方面，由于所述ESD多晶硅层投影的所述部分边界线围出至少一个凸出部，所述部分边界线的长度较大，使得在对应于所述部分边界线的ESD多晶硅层边缘台阶上依次形成层间介质层和导电材料并去除该导电材料时，残留的导电材料连接成整条导线的难度增大，由于导电材料残留而导致后续形成的所述第一金属电极和所述第二金属电极短路的难度增大；另一方面，所述部分边界线围出的所述凸出部均落在第一间隙投影内，使得第一间隙范围的ESD多晶硅层边缘台阶较长，在去除覆盖边缘台阶的层间介质表面形成的导电材料时，反应物质与导电材料的接触面较大，便于将所述导电材料去除干净，在第一间隙内的层间介质层表面不容易残留导电材料，可以在严格控制导电材料刻蚀时间的同时，避免在ESD多晶硅层的边缘台阶上方形成的金属电极短路，提高所述半导体装置的可靠性。

附图说明

图1是一种半导体装置中ESD多晶硅层、源金属电极以及栅金属电极对应在半导体基底表面的正投影形成的平面示意图。

图2是在覆盖ESD多晶硅层边缘台阶的层间介质层表面残留有导电材料的照片。

图3是图1所示的半导体装置中设置在器件单元区的接触插塞的照片。

图4是本发明一实施例的半导体装置中ESD多晶硅层、第一金属电极以及第二金属电极对应在半导体基底表面的正投影形成的平面示意图。

图5是图4中区域A的放大示意图。

图6是本发明另一实施例对应于图4的区域A的局部区域放大示意图。

图7是本发明又一实施例对应于图4的区域A的局部区域放大示意图。

图8是本发明又一实施例对应于图4的区域A的局部区域放大示意图。

附图标记说明：

10-ESD多晶硅层；20-源金属电极；30-栅金属电极；20a-第一间隙；40-层间介质层；100-ESD多晶硅层投影；200-第一金属电极投影；300-第二金属电极投影；200a-第一间隙投影；110-部分边界线；111-凸出部。

具体实施方式

以下结合附图和具体实施例对本发明的集成ESD多晶硅层的半导体装置作进一步详细说明。根据下面的说明，本发明的优点和特征将更清楚。应当理解，说明书的附图均采用了非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的结构被倒置或者以其它不同方式定位（如旋转），示例性术语“在……上”也可以包括“在……下”和其它方位关系。

参照图1，一种半导体装置包括MOSFET器件以及与该MOSFET器件集成设置于同一半导体基底上的ESD多晶硅层10，在ESD多晶硅层10上方设置有源金属电极20和栅金属电极30，并且，在半导体基底的垂向上，设置源金属电极20和栅金属电极30的金属层与ESD多晶硅层10之间还设置有层间介质层（图1未示出），所述层间介质层位于ESD多晶硅层10上并覆盖ESD多晶硅层10和所述半导体基底。

上述源金属电极20和栅金属电极30在制造中通常采用同一次沉积的金属材料层并进行图形化工艺后形成，在源金属电极20和栅金属电极30之间的金属材料被去除后，二者之间具有间隙，该间隙隔离源金属电极20和栅金属电极30。如图1所示，一实施例中，源金属电极20和栅金属电极30在所述半导体基底表面的正投影与ESD多晶硅层10在所述半导体基底表面的正投影交叠，源金属电极20和栅金属电极30之间的两个第一间隙20a在所述半导体基底表面的正投影从ESD多晶硅层10的正投影跨过ESD多晶硅层10的正投影边缘并延伸到ESD多晶硅层10的正投影外部，因而每个第一间隙20a及其两侧的源金属电极20和栅金属电极30及下方的层间介质层均跨过ESD多晶硅层10的边缘台阶。

图2是在覆盖ESD多晶硅层边缘台阶的层间介质层表面残留有导电材料的照片。图2为图1中XY方位上的半导体装置的剖面。参照图2，ESD多晶硅层10存在边缘台阶，在该边缘台阶上沉积层间介质层40后，层间介质层40的坡度较大，具有较陡的侧面，在形成源金属电极20和栅金属电极30之前，当在层间介质层40上沉积导电材料（例如用于形成接触插塞的钨（W））并刻蚀去除位于层间介质层40表面的导电材料时，层间介质层40表面容易残留导电材料，残留的导电材料较多时，可能会连接成细小的导线，在形成源金属电极20和栅金属电极30之后，残留的导电材料容易使第一间隙20a两侧的源金属电极20和栅金属电极30连接而短路，导致半导体器件失效。

虽然可以通过增加过刻蚀时间来尽可能去除残留在层间介质层40表面的导电材料，避免上述第一间隙20a两侧的源金属电极20和栅金属电极30短路，但是，参照图3，研究发现，过刻蚀时间增加容易导致对其它区域的该导电材料的过刻蚀程度过大，例如会使器件单元区的作为接触插塞的导电材料减少，在沉积用于形成上述源金属电极20和栅金属电极30的金属材料（Top metal）后，容易形成填充空洞，给半导体装置增加了可靠性风险。

虽然本发明实施例主要以避免形成接触插塞时采用的导电材料残留在源金属电极和栅金属电极之间的第一间隙内的层间介质层表面来对本发明实施例的集成ESD多晶硅层的半导体装置的优点进行说明，但是，在具体应用中，在层间介质层的位于第一间隙内的表面形成并去除导电材料的工艺根据所述半导体装置的具体结构不同可具有不同的用途。

本发明实施例的集成ESD多晶硅层的半导体装置中，在ESD多晶硅层的边缘台阶上，层间介质层表面用于形成电极隔离间隙的范围内残留导电材料并连接成短路导线的难度较大，可以降低由于残留的导电材料造成金属电极短路的风险，因而不需要特别延长过刻蚀时间，有助于提高半导体装置的可靠性。以下作具体说明。

本发明实施例的集成ESD多晶硅层的半导体装置包括ESD多晶硅层、层间介质层以及第一金属电极和第二金属电极；所述ESD多晶硅层设置于一半导体基底上；所述层间介质层设置于所述ESD多晶硅层上且覆盖所述ESD多晶硅层及所述半导体基底；所述第一金属电极和第二金属电极设置于所述层间介质层上，所述第一金属电极和所述第二金属电极具有第一间隙。

所述半导体基底上可制作有半导体器件，此处例如为MOSFET器件，进一步的，所述半导体器件为沟槽型MOSFET功率器件，所述沟槽型MOSFET功率器件可采用公开的设计。示例的，所述半导体基底在厚度方向上包括N型掺杂的衬底以及在衬底正面侧生长的N型掺杂的外延层，N型掺杂的衬底作为沟槽型MOSFET功率器件的漏区。在与厚度方向垂直的横向上，所述半导体基底可包括器件单元区和外围区，在所述器件单元区，所述外延层中开设有多个沟槽，沟槽型MOSFET功率器件的器件单元的栅极位于所述沟槽内，形成沟槽栅极，该沟槽栅极延伸到所述外围区以便引出。所述器件单元的源区位于所述沟槽之间的所述外延层表面。上述ESD多晶硅层、层间介质层以及第一金属电极和第二金属电极例如均设置于所述外延层上方。为了将位于半导体基底中的源区和沟槽栅极从半导体基底正面引出，所述集成ESD多晶硅层的半导体装置还可包括贯穿所述层间介质层且分别与所述源区和所述沟槽栅极电性连接的接触插塞，示例的，上述第一金属电极覆盖与所述源区电性连接的接触插塞从而作为源金属电极，上述第二金属电极覆盖与所述沟槽栅极电性连接的接触插塞从而作为栅金属电极。所述ESD多晶硅层例如设置在外围区，其厚度例如在0.6μm~1μm范围。所述层间介质层的厚度例如在0.6μm~1μm范围，所述层间介质层的材料可包括氧化硅（可通过TEOS（正硅酸乙酯）形成）、氮化硅、氮氧化硅、BPSG（硼磷硅玻璃）、PSG（磷硅玻璃）及BSG（硼硅玻璃）中的至少一种，所述接触插塞的材料可包括Cu（铜）、W（钨）、Co（钴）、Ru（钌）、Mn（锰）、Ti（钛）和Ta（钽）中的至少一种。所述第一金属电极和所述第二金属电极的材料可包括铝或其它适合的材料。

图4是本发明一实施例的半导体装置中ESD多晶硅层、第一金属电极以及第二金属电极对应在半导体基底表面的正投影形成的平面示意图。参照图4，所述ESD多晶硅层、所述第一金属电极、所述第二金属电极以及所述第一间隙（位于所述第一金属电极和所述第二金属电极之间）对应在所述半导体基底表面的正投影分别为ESD多晶硅层投影100、第一金属电极投影200、第二金属电极投影300和第一间隙投影200a。以下实施例主要以所述ESD多晶硅层、所述第一金属电极、所述第二金属电极和所述第一间隙在所述半导体基底表面的正投影对它们的位置关系进行说明。此外，图4中示出了两个第一间隙投影200a（第一间隙投影200a的延伸方向例如为直线），以下主要以其中的一个作示例性说明。

图5是图4的区域A的放大示意图。参照图4和图5，所述第一间隙投影200a从ESD多晶硅层投影100跨过所述ESD多晶硅层投影100的部分边界线110并延伸到所述ESD多晶硅层投影100的外部。所述ESD多晶硅层投影100的该部分边界线110围出了至少一个凸出部111，该部分边界线110围出的凸出部111均落在第一间隙投影200a内。

图6是本发明另一实施例对应于图4的区域A的局部区域放大示意图。图7是本发明又一实施例对应于图4的区域A的局部区域放大示意图。图8是本发明又一实施例对应于图4的区域A的局部区域放大示意图。参照图5至图8，所述ESD多晶硅层投影100的该部分边界线110横跨第一间隙投影200a（即，连接第一间隙投影200a的两个侧边），所述部分边界线110具有分别位于第一间隙投影200a的两个侧边的第一边界点B和第二边界点C，示例的，第一边界点B位于作为第一间隙投影200a的一个侧边的第一金属电极投影200的边界，第二边界点C位于作为第一间隙投影200a的另一个侧边的第二金属电极投影300的边界。由ESD多晶硅层投影100的部分边界线110围出的凸出部111在第一边界点B和第二边界点C之间设置，如图5至图8中点虚线圈出的部分所示，相对于未围出凸出部111的情况，凸出部111的设置可以延长第一间隙投影200a的两个侧边之间ESD多晶硅层投影的边界线，并且，每个凸出部111对应的ESD多晶硅层投影将第一间隙投影200a从纵向分隔为两部分，使得在第一间隙投影200a对应的第一间隙内设置的所述层间介质层具有多个侧面（此处所述层间介质层的侧面通过覆盖ESD多晶硅层边缘台阶形成），可以有效避免所述层间介质层上残留导电材料而将第一间隙两侧的第一金属电极和第二金属电极连接。

可选的，第一边界点B和第二边界点C的连线与第一间隙投影200a的至少一个侧边垂直。此处以第一间隙投影200a的延伸方向为其长度方向，其宽度方向与长度方向垂直，第一间隙投影200a的长度例如大于0且小于或等于70μm，第一间隙投影200a的宽度例如在4μm~20μm范围。

所述凸出部111的形状可包括三角形、矩形、五边形、六边形、圆形及椭圆形等图形中的任意一种或者它们的组合。为了便于说明，以第一间隙投影200a的延伸方向为凸出部111的长度方向，以第一间隙投影200a的宽度方向为凸出部111的宽度方向。凸出部111的长度例如小于或等于第一间隙投影200a的长度。示例的，凸出部111的长度为10μm~70μm。参照图4，凸出部111可在第一间隙投影200a内延伸，从而至少一个凸出部111的长度可大于宽度。

每个凸出部111具有分别与第一间隙投影200a的侧边相对的两个侧边，凸出部111的侧边可以是直线或者曲线。每个凸出部111的任一侧边与第一间隙投影200a的任一侧边之间具有空隙。可选的，每个所述凸出部111和所述第一间隙投影200a的同一侧侧边相互平行，如图5所示，所述凸出部111的左侧边和所述第一间隙投影200a的左侧边相互平行，所述凸出部111的右侧边和所述第一间隙投影200a的右侧边相互平行。进一步的，凸出部111的任一侧边和所述第一间隙投影200a的任一侧边例如相互平行。示例的，每个凸出部111的侧边（如图5所示的凸出部111的左侧边或右侧边）与第一间隙投影200a的侧边（如图5所示的第一间隙投影200a的左侧边或右侧边）的间距（例如为平均值）大于或等于0.5μm。

如图5和图6所示，一些实施例中，ESD多晶硅层投影100的部分边界线110所围出的凸出部111中，至少一个凸出部111超出上述第一边界点B和第二边界点C的连线。但不限于此，至少一个凸出部111也可以未超出上述第一边界点B和第二边界点C的连线。如图7所示，一些实施例中，ESD多晶硅层投影100的部分边界线110所围出的凸出部111中，至少一个凸出部111低于上述第一边界点B和第二边界点C的连线。一实施例中，至少一个凸出部111与上述第一边界点B和第二边界点C的连线等高（即凸出部111的外边缘与第一边界点B和第二边界点C的连线重合）。

如图5所示，凸出部111可以整体位于第一边界点B和第二边界点C的连线的外侧（指相对远离ESD多晶硅层投影100内部的一侧）。本发明不限于此。参照图6，一实施例中，所述凸出部111一部分位于第一边界点B和第二边界点C的连线的外侧，另一部分位于第一边界点B和第二边界点C的连线的里侧（指相对靠近ESD多晶硅层投影100内部的一侧）。参照图7，一实施例中，所述凸出部111整体位于第一边界点B和第二边界点C的连线里侧。

如图4至图6所示，一些实施例中，ESD多晶硅层投影100的部分边界线110设置有一个凸出部111。本发明不限于此，参照图8，另一实施例中，为了增强对第一金属电极和第二金属电极的隔断效果，ESD多晶硅层投影100的部分边界线110围出了若干个（大于等于2，图8示例为三个）凸出部111。在部分边界线110围出两个以上的凸出部111时，相邻两个凸出部111具有间隔，可选的，该若干个凸出部111均在第一间隙投影200a的长度方向延伸。此外，各个凸出部111的侧边与第一间隙投影200a的侧边例如均相互平行。相邻两个凸出部111的间距（例如为平均值）例如大于或等于0.5μm，进一步例如在0.5μm~1μm范围。

对于部分边界线110围出了若干个凸出部111的情况，该若干个凸出部111的形状和/或尺寸可以相同，也可以不同。至少一个凸出部111可以超出第一边界点B和第二边界点C的连线，和/或，至少一个凸出部111也可以未超出第一边界点B和第二边界点C的连线。若干个凸出部111较一个凸出部111，部分边界线110的长度更大，即第一间隙范围的ESD多晶硅层边缘台阶得到进一步延长，使得在对应于所述部分边界线110的ESD多晶硅层边缘台阶上依次形成层间介质层和导电材料并去除该导电材料时，残留的导电材料连接成整条导线的难度进一步增大，使得在严格控制导电材料刻蚀时间的同时，避免在对应的ESD多晶硅层边缘台阶上方形成的金属电极短路。

本发明实施例还包括一种用于制作上述实施例中的集成ESD多晶硅层的半导体装置的方法。该方法包括如下步骤：

首先，提供一半导体基底；

然后，在所述半导体基底上依次形成所述ESD多晶硅层和所述层间介质层；

接着，在所述半导体基底上形成导电材料层，并刻蚀所述导电材料层，其中将位于所述第一间隙位置的所述导电材料层去除；

然后，在所述层间介质层上形成金属材料层并进行图形化处理，形成所述第一金属电极和所述第二金属电极。

上述方法制作的半导体装置例如包括沟槽型MOSFET功率器件，其中所述ESD多晶硅层用于静电防护。所述半导体基底可布置有器件单元区和外围区。在形成所述ESD多晶硅层之前，所述半导体基底在器件单元区可采用公开技术形成有沟槽栅极和源区。

在形成所述ESD多晶硅层和所述层间介质层之后、形成所述导电材料层之前，可以先在所述器件单元区形成多个沟槽，所述沟槽贯穿所述层间介质层并露出所述沟槽栅极和源区，然后再沉积所述导电材料层。所述导电材料层用于形成接触插塞，所述导电材料层的导电材料例如为钨，钨填充在所述沟槽中，并覆盖在所述层间介质层的表面。在刻蚀所述导电材料层时，例如将位于沟槽外的导电材料全部去除，可采用干法或湿法刻蚀，示例的，采用干法刻蚀去除沟槽外的钨，主要反应物质是用来去除钨（W）的气体。

在所述层间介质层上形成的金属材料层在刻蚀前例如连续覆盖所述器件单元区和所述外围区。经过图形化处理后，形成所述第一金属电极和所述第二金属电极，所述第一金属电极例如覆盖与所述源区电性连接的接触插塞从而作为源金属电极，所述第二金属电极覆盖与所述沟槽栅极电性连接的接触插塞从而作为栅金属电极。所述第一金属电极和所述第二金属电极之间具有间隙以便于分别进行控制。

本发明实施例描述的上述集成ESD多晶硅层的半导体装置包括设置于半导体基底上的ESD多晶硅层、设置于所述ESD多晶硅层上且覆盖所述ESD多晶硅层及所述半导体基底的层间介质层以及设置于所述层间介质层上的第一金属电极和第二金属电极，所述第一金属电极和所述第二金属电极之间具有第一间隙，所述ESD多晶硅层、所述第一金属电极、所述第二金属电极和所述第一间隙对应在所述半导体基底表面的正投影分别为ESD多晶硅层投影100、第一金属电极投影200、第二金属电极投影300和第一间隙投影200a，并且，ESD多晶硅层投影100的部分边界线110围出至少一个凸出部111，第一间隙投影200a从ESD多晶硅层投影100跨过该部分边界线110并延伸到ESD多晶硅层投影100外部，该部分边界线110所围出的凸出部111均落在第一间隙投影200a内。一方面，由于ESD多晶硅层投影100的该部分边界线110具有凸出部111，该部分边界线110的长度较大，使得在对应于该部分边界线110的ESD多晶硅层边缘台阶上依次形成层间介质层和导电材料并去除该导电材料时，导电材料残留下来并连接成整条导线的难度增加，由于导电材料残留而导致后续形成的所述第一金属电极和所述第二金属电极短路的难度增大，另一方面，所述部分边界线围出的所述凸出部111均落在第一间隙投影内，使得所述第一间隙范围的ESD多晶硅层边缘台阶较长，在去除该边缘台阶上形成的导电材料时，反应物质与导电材料的接触面较大，不需要特别增加过刻蚀时间也可以将所述导电材料去除干净。

此外，在利用回流法在所述ESD多晶硅层上形成层间介质层（例如为BPSG）时，在所述ESD多晶硅层的边缘台阶附近流动的液体可以沿所述上述凸出部111的长度方向和宽度方向上均形成回流，有助于降低覆盖所述ESD多晶硅层边缘台阶的所述层间介质层的落差，使获得的层间介质层的坡度更平缓，这样在该区域的层间介质层上形成上述导电材料并刻蚀去除该导电材料时，更容易去除干净。

因此，本发明实施例的集成ESD多晶硅层的半导体装置，在所述ESD多晶硅层上形成所述层间介质层、第一金属电极和第二金属电极后，位于所述第一金属电极和所述第二金属电极之间的所述第一间隙内的所述层间介质层表面不容易残留将第一金属电极和第二金属电极短路的导电材料，可以在严格控制导电材料刻蚀时间的同时，避免覆盖ESD多晶硅层边缘台阶的层间介质层表面残留导电材料而造成金属电极短路，有助于提高半导体装置的可靠性。

上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (10)

1.一种集成ESD多晶硅层的半导体装置，其特征在于，包括：

ESD多晶硅层，设置于一半导体基底上；

层间介质层，设置于所述ESD多晶硅层上且覆盖所述ESD多晶硅层及所述半导体基底；以及，

第一金属电极和第二金属电极，设置于所述层间介质层上，所述第一金属电极和所述第二金属电极之间具有第一间隙；

其中，所述ESD多晶硅层、所述第一金属电极、所述第二金属电极和所述第一间隙对应在所述半导体基底表面的正投影分别为ESD多晶硅层投影、第一金属电极投影、第二金属电极投影和第一间隙投影，所述ESD多晶硅层投影的部分边界线围出至少一个凸出部，所述第一间隙投影从所述ESD多晶硅层投影跨过所述部分边界线并延伸到所述ESD多晶硅层投影的外部，所述凸出部均落在所述第一间隙投影内。

2.如权利要求1所述的半导体装置，其特征在于，以所述第一间隙投影的延伸方向为所述凸出部的长度方向，以所述第一间隙投影的宽度方向为所述凸出部的宽度方向，至少一个所述凸出部的长度大于宽度。

3.如权利要求1所述的半导体装置，其特征在于，所述凸出部和所述第一间隙投影的同一侧侧边相互平行。

4.如权利要求1所述的半导体装置，其特征在于，所述部分边界线具有分别位于所述第一间隙投影的两个侧边的第一边界点和第二边界点。

5.如权利要求4所述的半导体装置，其特征在于，至少一个所述凸出部超出所述第一边界点和所述第二边界点的连线；或者，至少一个所述凸出部未超出所述第一边界点和所述第二边界点的连线。

6.如权利要求4所述的半导体装置，其特征在于，所述第一边界点和所述第二边界点的连线与所述第一间隙投影的至少一个侧边垂直。

7.如权利要求1所述的半导体装置，其特征在于，所述ESD多晶硅层投影的所述部分边界线围出若干个所述凸出部。

8.如权利要求1至7任一项所述的半导体装置，其特征在于，所述第一间隙投影的宽度为4μm~20μm，所述凸出部的侧边与所述第一间隙投影的侧边之间的间距大于或等于0.5μm。

9.如权利要求1至7任一项所述的半导体装置，其特征在于，所述半导体基底中设置有源区和沟槽栅极，所述半导体装置还包括贯穿所述层间介质层且分别与所述源区和所述沟槽栅极电性连接的接触插塞，所述第一金属电极覆盖与所述源区电性连接的接触插塞，所述第二金属电极覆盖与所述沟槽栅极电性连接的接触插塞。

10.如权利要求9所述的半导体装置，其特征在于，所述接触插塞的材料包括铜、钨、钴、钌、锰、钛和钽中的至少一种。

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