CN103151349A

CN103151349A - 半导体器件及其制造方法

Info

Publication number: CN103151349A
Application number: CN2012105533164A
Authority: CN
Inventors: 马荣耀; 李铁生
Original assignee: Chengdu Monolithic Power Systems Co Ltd
Current assignee: Chengdu Monolithic Power Systems Co Ltd
Priority date: 2012-12-19
Filing date: 2012-12-19
Publication date: 2013-06-12
Anticipated expiration: 2032-12-19
Also published as: CN103151349B

Abstract

提出了一种具有静电放电(ESD)保护模块的半导体器件及其制造方法。根据本公开的实施例，所述ESD保护模块制作于半导体器件的源极金属和栅极金属之间，整体具有靠近所述源极金属一侧的第一部分和靠近所述栅极金属一侧的第二部分以及位于所述第一部分和所述第二部分之间的中间部分，所述ESD保护模块整体的厚度从所述中间部分分别向所述第一部分和所述第二部分降低，使所述ESD保护模块整体呈凸字状。该ESD保护模块的厚度在靠近栅极金属和源极金属侧降阶，有利于金属层到半导体器件的衬底以及到ESD保护模块之间的层间通孔在同一工艺步骤中形成。

Description

半导体器件及其制造方法

技术领域

本公开的实施例涉及半导体器件，尤其涉及具有静电保护模块的半导体器件及其制造方法。

背景技术

金属氧化物半导体场效应晶体管(MOSFET)、结型场效应晶体管(JFET)以及双扩散金属氧化物半导体场效应晶体管(DMOS)等半导体器件在电子产业中已得到了广泛的应用。通常，为了防止静电放电(ESD)对诸如MOSFET、JFET、DMOS等半导体器件的栅氧化层造成损害，可以在这些半导体器件的栅极和源极之间耦接静电放电(ESD)保护模块，以在因静电放电(ESD)产生的电压高于一定值(例如，该值可以设定为低于这些半导体器件的栅氧化层的击穿电压值)时使该ESD保护模块导通，从而为ESD的能量释放提供通路。为了降低产品尺寸及生产成本，一般将ESD保护模块集成于半导体器件中。

图1A示出了一种典型的将半导体功率器件例如MOSFET 11与ESD保护模块12集成的半导体器件10的纵向剖面示意图。图1B示出了对应于图1A所示半导体器件10的平面俯视图。图1B示意出了半导体器件10的整个晶片的平面俯视图(主要示意出了晶片的金属层和ESD模块的多晶硅层)，图1A仅为整个晶片中器件单元的部分剖面示意图，例如图1A所示的纵向剖面示意图可以对应于图1B中AA’剖面线所示的部分。

如图1A所示，该半导体器件10具有衬底13，该衬底13可以划分为有效单元区域和边缘区域(参见图1B的示意)。MOSFET 11形成于半导体衬底13的有效单元区域中，具有栅区15、源区16和漏区 (衬底13靠近下表面的部分可以作为MOSFET 11的漏区)。MOSFET11通常还具有靠近衬底13的上表面形成于衬底13中的体区14。栅区15包括沟槽型栅15₁和栅氧化层15₂。沟槽型栅15₁位于栅沟槽15₃中，其中栅沟槽15₃从衬底103的表面纵向穿过体区104延伸至衬底13中。栅氧化层15₂布满栅沟槽15₃的侧壁和底面，将沟槽型栅15₁与衬底13和体区14隔离开。栅区15可以通过栅接触沟槽15_T与栅极金属17耦接。与栅沟槽15₃类似，栅接触沟槽15_T中填充有导电材料15_C，栅接触沟槽15_T的侧壁和底面覆盖有隔离层15_D，将导电材料15_C与周围的衬底13和体区14隔离开。栅接触沟槽15_T与栅沟槽15₃是相互连接的，例如通过横向的连接沟槽(图1中未示出)相互连接。

ESD保护模块12形成于淀积在半导体衬底13上的多晶硅层19中，通过对该多晶硅层19进行P型和N型掺杂而形成串联PN二极管组。该串联的PN二极管组耦接于MOSFET 11的源极金属18和栅极金属17之间以为MOSFET 11的栅氧化层15₂提供ESD保护。ESD保护模块12通常位于半导体衬底13的边缘区域上方，厚隔离层21将ESD保护模块12的多晶硅层19与半导体衬底13隔离开。

下面参考图1B，栅极金属17通常环源极金属18的外围形成，位于半导体衬底13的边缘区域上方，具有栅极金属焊盘部分17₁和栅极金属走线部分17₂。再参考图1A，层间介电层20将金属层(栅极金属17和源极金属18)与MOSFET 11的衬底13和ESD保护模块12的多晶硅层19隔开。ESD保护模块12一般布满整个栅极金属焊盘部分17₁的下方(参考图1A和1B)。MOSFET 11的位于有效单元区域中的栅区15(或者，其连接到的栅接触沟槽15_T)通常可以通过填充有导电材料的层间通孔耦接至栅极金属17。例如，参考图1A的示意，栅区15由其连接到的栅接触沟槽15_T通过层间通孔22₁耦接至栅极金属走线部分17₂。然而，在图1A示意的半导体器件10中，层间通孔22₁一般仅制作于栅极金属走线部分17₂下方。这是因为，栅极金属焊盘部分17₁下方存在ESD保护模块12(包括多晶硅层19和厚隔离层21，尤其是厚隔离层21的存在)，使得在栅极金属焊盘部分17₁下方制作从焊盘部分17₁到半导体衬底13的层间通孔非常困难，因而栅极金属焊盘部分17₁基本不可能通过类似层间通孔22₁及栅接触沟槽15_T那样的结构耦接至栅区15。所以，栅极金属焊盘部分17₁与栅区15之间的连接受到ESD保护模块12的影响，从而影响了栅区15与栅极金属17之间的导电性能。

另外，由于ESD保护模块12(多晶硅层19和厚隔离层21)的厚度(垂直于衬底13的底面S方向上的尺寸)较大，从MOSFET 11上表面到ESD保护模块12上表面有较大的过渡台阶23。这会影响金属层(例如，栅极金属17和源极金属18)到半导体衬底13以及到ESD保护模块12的多晶硅层19之间层间通孔(例如，通孔22₁、22₂、22₃和22₄)的形成。这些层间通孔一般在同一工艺步骤中形成，对于将源极金属18和栅极金属17分别耦接至ESD保护模块12的多晶硅层19的层间通孔22₃和22₄，由于其所处的高度(台阶23上)与将源极金属18和栅极金属17分别耦接至MOSFET 11的源区16和栅区15的层间通孔22₂、22₁所处的高度(台阶23下)有较大的差异，因而制作时会有困难。例如，若通过构图后的光刻胶作遮蔽刻蚀形成这些层间通孔(22₁、22₂、22₃和22₄)，则对光刻胶构图时的对焦深度(focal depth)一定的情况下，台阶23较大的高度会对位于台阶23上的光刻胶构图产生较大的影响，使得位于台阶23上的通孔22₃和22₄很难精确形成甚至无法打开，尤其是在要求通孔22₃和22₄的开孔关键尺寸(critical dimension)较小的情况下。

发明内容

针对现有技术中的一个或多个问题，本公开的实施例提供一种包含有ESD保护模块的半导体器件及其制造方法。

在本发明的一个方面，提出了一种半导体器件，该半导体器件可以包括：衬底；晶体管，形成于该衬底中，具有漏区、栅区和源区；栅极金属，耦接所述栅区；源极金属，耦接所述源区，与所述栅极金属之间具有隔离间隙；以及静电放电(ESD)保护模块，形成于所述衬底的表面上方，位于所述栅极金属与所述源极金属之间，包括第一隔离层和覆盖所述第一隔离层的ESD保护层，其中所述第一隔离层将所述ESD保护层与所述晶体管隔离，ESD保护模块整体具有靠近所述源极金属一侧的第一部分和靠近所述栅极金属一侧的第二部分以及位于所述第一部分和所述第二部分之间的中间部分，所述ESD保护模块整体的厚度从所述中间部分分别向所述第一部分和所述第二部分降低，使所述ESD保护模块整体呈凸字状。

根据本发明的实施例，ESD保护模块的第一隔离层具有靠近所述源极金属一侧的第一薄部、靠近所述栅极金属一侧的第二薄部和连接所述第一薄部和第二薄部并位于所述第一薄部和第二薄部之间的中间厚部，所述中间厚部的厚度大于所述第一薄部和第二薄部的厚度，使所述静电放电保护模块整体呈凸字状。

根据本发明的实施例，ESD保护模块的ESD保护层包括交替排布的第一导电类型掺杂区和第二导电类型掺杂区，所述第二导电类型与所述第一导电类型相反。

根据本发明的实施例，ESD保护模块的ESD保护层包括第一导电类型的中间掺杂区和由该中间掺杂区开始向该中间掺杂区的两侧对称交替排布的多个第二导电类型掺杂区和第一导电类型掺杂区，其中所述中间掺杂区位于该ESD保护模块的中间部分的中部。

根据本发明的实施例，ESD保护模块中各第一导电类型掺杂区和第二导电类型掺杂区之间形成的结位于该ESD保护模块的中间部分。

根据本发明的实施例，ESD保护模块的ESD保护层进一步包括：第一悬浮掺杂区，位于所述第一部分的靠近所述源极金属一侧的边缘，该第一悬浮掺杂区电悬浮；和第二悬浮掺杂区，位于所述第二部分的靠近所述栅极金属一侧的边缘，该第二悬浮掺杂区电悬浮。

根据本发明的实施例，所述源极金属通过位于所述第一部分上方的第一通孔耦接所述ESD保护层，所述栅极金属通过位于所述第二部分上方的第二通孔耦接所述ESD保护层。

根据本发明的实施例，所述栅极金属具有焊盘部分和走线部分，所述第一隔离层和所述ESD保护层环绕所述焊盘部分构成闭合环状。

根据本发明的实施例，所述栅极金属具有焊盘部分和走线部分；所述栅区为槽型栅区，所述槽型栅区穿越所述衬底中位于所述ESD保护模块下方的区域到达所述焊盘部分下方；以及所述半导体器件进一步包括在衬底的位于所述焊盘部分下方的区域中形成的槽型栅连接部，与所述槽型栅区连接，用于将所述槽型栅区耦接至所述焊盘部分。

在本发明的另一方面，提出了一种制造半导体器件的方法，包括：提供衬底；在该衬底中形成晶体管，包括形成晶体管的漏区、栅区和源区；在该衬底上表面形成静电放电(ESD)保护模块；以及在所述衬底和所述ESD保护模块上方形成源极金属和栅极金属，该源极金属和该栅极金属之间具有隔离间隙；其中，形成所述ESD保护模块的步骤包括：在所述衬底上表面形成构图的第一隔离层，该第一隔离层被构图为包括中间厚部以及分别位于中间厚部两侧的第一薄部和第二薄部；以及在所述构图的第一隔离层上形成ESD保护层，从而第一隔离层和ESD保护层整体呈凸字状。

根据本发明的实施例，形成所述构图的第一隔离层包括：在所述衬底上表面形成薄氧化层；在所述薄氧化层上形成厚度相对较大的未构图的第一隔离层；对该未构图的第一隔离层进行构图形成构图的第一隔离层中间厚部；使位于该中间厚部第一侧的所述薄氧化层构成所述构图的第一隔离层的第一薄部；以及使位于该中间厚部第二侧的所述薄氧化层构成所述构图的第一隔离层的第二薄部。

根据本发明的实施例，形成所述ESD保护层包括：在所述衬底和所述构图的第一隔离层上淀积ESD多晶硅层；对该ESD多晶硅层进行具有第二导电类型的离子注入形成第二导电类型的离子掺杂区；对该ESD多晶硅层进行构图，保留该ESD多晶硅层位于所述构图的第一隔离层上的部分；以及对该构图的ESD多晶硅层进行具有第一导电类型的离子注入，使该构图的ESD多晶硅层具有交替排布的第一导电类型掺杂区和第二导电类型掺杂区，其中所述第一导电类型与所述第二导电类型相反。

根据本发明的实施例，所述交替排布的第一导电类型掺杂区和第二导电类型掺杂区包括：第一导电类型的中间掺杂区；和由该中间掺杂区开始向该中间掺杂区的两侧对称交替排布的多个第二导电类型掺杂区和第一导电类型掺杂区，其中所述中间掺杂区位于所述中间厚部上方的所述ESD保护层的中部。

根据本发明的实施例，所述交替排布的第一导电类型掺杂区和第二导电类型掺杂区之间形成的结位于所述中间厚部的上方。

根据本发明的实施例，对所述ESD多晶硅层进行具有第一导电类型的离子注入还包括：使该ESD多晶硅层具有第一悬浮掺杂区和第二悬浮掺杂区；其中所述第一悬浮掺杂区，位于所述第一薄部上方的所述ESD多晶硅层的边缘，该第一悬浮掺杂区电悬浮；所述第二悬浮掺杂区，位于所述第二薄部上方的所述ESD多晶硅层的边缘，该第二悬浮掺杂区电悬浮。

根据本发明的实施例，所述构图的第一隔离层和ESD保护层在平行于所述衬底上表面的平面上呈闭合环状。

根据本发明的实施例，该制造半导体器件的方法还包括：形成第二隔离层，将所述衬底和ESD保护模块与所述源极金属和栅极金属隔离；在所述第二隔离层中形成第一通孔和第二通孔，其中，所述第一通孔位于所述第一薄部上方，将所述ESD多晶硅层耦接至所述源极金属；所述第二通孔位于所述第二薄部上方，将所述ESD保护层耦接至所述栅极金属。

根据本发明的实施例，该制造半导体器件的方法形成的栅极金属具有焊盘部分和走线部分，该制造半导体器件的方法中形成晶体管的栅区包括：在衬底中形成针对晶体管的槽型栅区，使该槽型栅区穿越所述衬底中位于所述ESD保护模块下方的区域到达所述焊盘部分下方；以及在衬底的位于所述焊盘部分下方的区域中形成槽型栅连接部，与所述槽型栅区连接，用于将所述槽型栅区耦接至所述焊盘部分。

在本发明的再一方面，提出了一种制造半导体器件的方法，包括：

提供半导体衬底，所述半导体衬底具有第一导电类型，包括有效单元区域和边缘区域；

在所述有效单元区域中形成栅区，并在所述边缘区域中形成栅连接部；

在所述半导体衬底上形成第一隔离层并对该第一隔离层构图，使构图的第一隔离层具有第一薄部、第二厚部和中间厚部，其中该第一薄部位于该中间厚部的第一侧，该第二薄部位于该中间厚部的第二侧，该中间厚部的厚度大于所述第一薄部和第二薄部的厚度；

在所述半导体衬底和所述构图的第一隔离层上形成多晶硅层；

对所述多晶硅层进行具有第二导电类型的离子注入形成第二导电类型的掺杂区；

对该多晶硅层进行构图，使构图的多晶硅层位于所述构图的第一隔离层上，并使所述构图的第一隔离层和所述构图的多晶硅层整体呈“凸”字状；

对所述半导体衬底和所述构图的多晶硅层进行具有第一导电类型的离子注入，在所述半导体衬底中的栅区周围形成源区，并且在该构图的多晶硅层中形成交替排布的第一导电类型掺杂区和第二导电类型掺杂区，其中所述第一导电类型与所述第二导电类型相反；及

形成栅极金属和源极金属，使所述栅极金属位于所述边缘区域上方，所述源极金属位于所述有效单元区域上方，所述源极金属和所述栅极金属之间具有隔离间隙，所述栅极金属具有焊盘部分和走线部分，其中，所述源极金属位于所述构图的第一隔离层和所述构图的多晶硅层整体的邻近所述第一薄部的一侧，所述焊盘部分位于所述构图的第一隔离层和所述构图的多晶硅层整体的邻近所述第二薄部的一侧。

根据本发明的实施例，对所述半导体衬底和所述构图的多晶硅层进行具有第一导电类型的离子注入后，使所述交替排布的第一导电类型掺杂区和第二导电类型掺杂区之间形成的结位于所述中间厚部的上方。

根据本发明的实施例，对所述第一隔离层构图和对所述多晶硅层构图后，使所述构图的第一隔离层和构图的ESD多晶硅层在平行于所述衬底上表面的平面上呈闭合环状。

根据本发明的实施例，形成栅区包括形成槽型栅区，使该槽型栅区穿越所述构图的第一隔离层下方的衬底区域到达所述焊盘部分下方的边缘区域；以及形成栅连接部包括在位于所述焊盘部分下方的边缘区域中形成槽型栅连接部，使该槽型栅连接部与所述槽型栅区连接，用于将所述槽型栅区耦接至所述焊盘部分。

附图说明

下面的附图有助于更好地理解接下来对本公开不同实施例的描述。这些附图并非按照实际的特征、尺寸及比例绘制，而是示意性地示出了本公开一些实施方式的主要特征。这些附图和实施方式以非限制性、非穷举性的方式提供了本公开的一些实施例。为简明起见，不同附图中相同或类似的组件或结构采用相同或相似的附图标记示意。

图1A示出了一种典型的将半导体功率器件与ESD保护模块集成的半导体器件10的纵向剖面示意图；

图1B示出了对应于图1A所示半导体器件10的平面俯视图；

图2示出了根据本公开一个实施例的半导体器件100的纵向剖面示意图；

图3示出了根据本公开一个实施例的对应于图2中所示半导体器件100的平面俯视示意图；

图4示出了根据本公开一个实施例的ESD保护层110的平面排布示意图；

图5示出了根据本公开一个实施例的半导体器件100的部分三维透视图；

图6A-6H示出了根据本公开一个实施例的制造半导体器件100的方法中部分阶段的纵向剖面示意图。

具体实施方式

下面将参照附图详细说明本公开的一些实施例。但是应该理解，这些描述只是示例性的，并非要限制本公开的范围。此外，在以下说明中省略了对公知结构和技术的描述，以避免不必要的混淆本公开的概念。

在接下来的说明中，一些具体的细节，例如实施例中的具体电路结构、器件结构、工艺步骤以及这些电路、器件和工艺的具体参数，都用于对本公开的实施例提供更好的理解。本技术领域的技术人员可以理解，即使在缺少一些细节或者与其他方法、元件、材料等结合的情况下，本公开的实施例也可以被实现。

在本公开的说明书及权利要求书中，若采用了诸如“左、右、内、外、前、后、上、下、顶、之上、底、之下”等一类的词，均只是为了便于描述，而不表示组件/结构的必然或永久的相对位置。本领域的技术人员应该理解这类词在合适的情况下是可以互换的，例如，以使得本公开的实施例可以在不同于本说明书描绘的方向下仍可以运作。在本公开的上下文中，将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。此外，“耦接”一词意味着以直接或者间接的电气的或者非电气的方式连接。“一个/这个/那个”并不用于特指单数，而可能涵盖复数形式。“在……内”可能涵盖“在……内/上”。在本公开的说明书中，若采用了诸如“根据本公开的一个实施例”、“在一个实施例中”等用语并不用于特指在同一个实施例中，当然也可能是同一个实施例中。若采用了诸如“在另外的实施例中”、“根据本公开的不同实施例”、“根据本公开另外的实施例”等用语，也并不用于特指提及的特征只能包含在特定的不同的实施例中。本领域的技术人员应该理解，在本公开说明书的一个或者多个实施例中公开的各具体特征、结构或者参数、步骤等可以以任何合适的方式组合。除非特别指出，“或”可以涵盖“和/或”的意思。若“晶体管”的实施例可以包括“场效应晶体管”或者“双极结型晶体管”，则“栅极/栅区”、“源极/源区”、“漏极/漏区”分别可以包括“基极/基区”、“发射极/发射区”、“集电极/集电区”，反之亦然。本领域技术人员应该理解以上对各用词的说明仅仅提供一些示例性的用法，并不用于限定这些词。

在本说明书中，用“+”和“-”来描述掺杂区的相对浓度，但这并不用于限制掺杂区的浓度范围，也不对掺杂区进行其他方面的限定。例如，下文中描述为N⁺或N^-的掺杂区，亦可以称为N型掺杂区，描述为P⁺或P-的掺杂区，亦可以称为P型掺杂区。

图2示出了根据本公开一个实施例的半导体器件100的纵向剖面示意图。图3示出了根据本公开一个实施例的对应于图2中所示半导体器件100的平面俯视示意图。需要说明的是，图3示意出了半导体器件100的整个晶片的平面俯视图(主要示意出了晶片的金属层和 ESD模块的多晶硅层)，图2仅为整个晶片中器件单元的部分剖面示意图，例如可以认为图2中的纵向剖面示意图对应于图3中AA’剖面线所示的部分。下面结合图2和图3对根据本公开实施例的半导体器件100进行说明。

根据本公开的一个实施例，半导体器件100包括晶体管101(例如，图2中示意为MOSFET 101)和静电放电(ESD)保护模块102(例如，图2中示意为按N⁺PN⁺PN⁺排布的掺杂区构成的多个二极管)。在如图2的示例性实施例中，该半导体器件100具有衬底103，该衬底103具有第一导电类型(例如，图2中示意为N型)，并可能包括具有较重掺杂浓度(例如，图2中示意为N⁺掺杂)的基底部分103₁和具有较轻掺杂浓度(例如，图2中示意为N^-掺杂)的外延层部分103₂。然而，本公开不限于此。衬底103可以包括硅(Si)等半导体材料，锗硅(SiGe)等化合物半导体材料，或者绝缘体上硅(SOI)等其他形式的衬底。

根据本公开的一个实施例，衬底103可以划分为有效单元区域和边缘区域(参见图2、图3的示意)。然而，本公开不限于此。晶体管101(例如MOSFET 101)形成于衬底103中，位于所述有效单元区域内，ESD保护模块102形成于衬底103的上表面S1上，位于所述边缘区域上方。这里需要注意的是，图2、图3中对于有效单元区域和边缘区域的划分仅仅是示意性的，并不表示它们的确切边界。

根据本公开的一个实施例，晶体管101(图2中示意为MOSFET)可以包括漏区(103)、栅区105和源区106。在图2示出的示例性实施例中，晶体管101被配置为垂直型晶体管，衬底103的基底部分103₁可以用作晶体管101(例如MOSFET)的漏区，源区106与栅区105横向相邻地形成于栅区105的两侧，具有所述第一导电类型，并且具有相对较重的掺杂浓度(例如，图2中示意为N⁺掺杂)。

根据本公开的一个实施例，晶体管101(例如MOSFET)还可以进一步包括形成于衬底103中的体区104，具有与所述第一导电类型相反的第二导电类型(例如：图2中示意为P型)。本领域的普通技术人员应该可以理解，体区104可以通过在衬底103(衬底103的外延层部分103₂)中注入具有所述第二导电类型的离子形成，体区104通常具有相对较轻的掺杂浓度。

在图2示出的示例性实施例中，栅区105可以为槽型栅区，可以包括在栅沟槽105₃中形成的栅导体层105₁和栅介质层105₂，所述栅介质层布满栅沟槽105₃的侧壁和底面，将栅导体层105₁与衬底103和体区104隔离开。在本公开图2的示例中，槽型栅区105纵向从衬底103的上表面S1穿过体区104延伸至外延层103₂中。纵向可以认为是垂直于衬底103的上表面S1的方向上。

根据本公开实施例的半导体器件100进一步包括耦接所述栅区105的栅极金属107和耦接所述源区106的源极金属108分别作为半导体器件100的栅电极和源电极。在图2和图3示意的实施例中，源极金属108位于所述衬底103的有效单元区域上方，栅极金属107位于所述衬底103的边缘区域上方。源极金属108和栅极金属107之间具有隔离间隙，其中栅极金属107具有焊盘部分107₁和走线部分107₂(参见图3示意的俯视平面图)。在图2示意的示例性实施例中，栅极金属107环绕该源极金属108形成，将源极金属108包围。在另外的实施例中，栅极金属107并不一定完全将源极金属108包围。在图3示意的实施例中，源极金属108具有相对较大的面积，以便为半导体器件100提供良好的源电极处理漏源电流能力(晶体管101导通时)和良好的散热性。

根据本公开的一个示例性实施例，静电放电(ESD)保护模块102形成于所述衬底103的边缘区域对应的上表面S1上方，位于所述栅极金属107和源极金属108之间(参见图2示意的纵向剖面图)，例如，在与衬底103的上表面S1平行的平面上(方向上)，ESD保护模块102环绕所述焊盘部分107₁形成，呈闭合环状(参见图3示意的俯视平面图)。

根据本公开的一个示例性实施例，ESD保护模块102可以包括第一隔离层109和覆盖该第一隔离层109的ESD保护层110。第一隔离层109将所述ESD保护层110与衬底103隔开，从而将ESD保护层110与晶体管101隔离。继续参照图2的示意，ESD保护模块102整体(第一隔离层109和ESD保护层110整体)具有靠近所述源极金属108一侧的第一部分102₁和靠近所述栅极金属107一侧(例如，图2和图3中示意为靠近栅极金属107的焊盘部分107₁一侧)的第二部分102₂以及位于所述第一部分102₁和所述第二部分102₂之间的中间部分102₃，ESD保护模块102整体的厚度从所述中间部分102₃分别向所述第一部分102₁和所述第二部分102₂降低，使所述ESD保护模块102整体呈凸字状(从ESD保护模块102的纵向截面观察)。ESD保护模块102整体的中间部分102₃的厚度大于其第一部分102₁和第二部分102₂的厚度，因而从所述中间部分102₃左侧边缘至所述第一部分102₁具有向下的台阶31(第一台阶)，从所述中间部分102₃右侧边缘至所述第二部分102₂也具有向下的台阶32(第二台阶)，台阶31(第一台阶)和台阶32(第二台阶)的阶高实质上大致相等。图2所示的实施例中，ESD保护模块102整体的厚度在靠近所述源极金属108一侧的第一部分102₁和靠近所述焊盘部分107₁一侧的第二部分102₂均减小/变薄(即，对ESD保护模块102整体的厚度在靠近源极金属108一侧和靠近焊盘部分107₁一侧进行了降阶)，从而使晶体管101上表面S1到ESD保护模块102上表面S2(呈中间高两侧低的台阶状曲面)的过渡台阶33高度降低，缩小了晶体管101上表面S1至ESD保护模块102上表面S2之间的纵向差距。这样有利于金属层(例如，栅极金属107和源极金属108)到衬底103(或晶体管101)以及到ESD保护模块102的ESD保护层110之间层间通孔(例如，通孔112₁、112₂、112₃和112₄)在同一工艺步骤中的形成。例如，可以将用于耦接源极金属108至ESD保护层110的层间通孔112₃制作于ESD保护模块102的第一部分102₁上方，将用于耦接栅极金属107的焊盘部分107₁至ESD保护层110的层间通孔112₄制作于ESD保护模块102的第二部分102₂上方。这样层间通孔112₃和112₄所处的高度(台阶33上)与将源极金属108和栅极金属107分别耦接至晶体管101的源区106和栅区105的层间通孔112₁、112₂所处的高度(台阶33下)差异减小(因对ESD保护模块102整体厚度由中间部分102₃向第一部分102₁和第二部分102₂的降阶使台阶33的高度降低了)，因而使层间通孔112₃和112₄ 更容易采用与制作层间通孔112₁和112₂的相同工艺步骤制作。例如，若通过构图后的掩膜层(例如光刻胶层)作遮蔽刻蚀形成这些层间通孔(22₁、22₂、22₃和22₄)，则由于台阶33的高度减小，那么其对掩膜层构图时的对焦深度(focal depth)的影响减小，使得位于台阶33上的通孔112₃和112₄能够更准确地按照设计的尺寸形成。因此，对ESD保护模块102整体厚度由中间部分102₃向第一部分102₁和第二部分102₂的降阶，降低了由于台阶33较大高度的影响使制作于台阶33上的通孔112₃和112₄不能完全打开的可能性，并且使通孔112₃和112₄的尺寸更容易被准确控制。

根据本公开的一个示例性实施例，所述第一隔离层109具有靠近所述源极金属108一侧(即位于所述第一部分102₁)的第一薄部109₁、靠近所述栅极金属107一侧(例如，图2和图3中示意为靠近栅极金属107的焊盘部分107₁一侧，即位于所述第二部分102₂)的第二薄部109₂和连接所述第一薄部109₁和第二薄部109₂并位于所述第一薄部109₁和第二薄部109₂之间的中间厚部109₃，所述中间厚部109₃的厚度大于所述第一薄部109₁和第二薄部109₂的厚度，从而使所述静电放电保护模块102整体呈凸字状。

根据本公开的一个示例性实施例，ESD保护层110包括多晶硅层，其厚度在位于所述第一部分102₁、第二部分102₂和中间部分102₃处大致相同，具有交替排布的第一导电类型掺杂区110₁(图2、图3中示意为N⁺掺杂区)和第二导电类型掺杂区110₂(图2、图3中示意为P掺杂区)，从而形成多个串联耦接的PN二极管。根据本公开的不同实施例，ESD保护层110也可以包括与器件制造工艺相兼容的其它半导体材料层。因此，这里的“多晶硅”意味着涵盖了硅及除硅以外的其它类似硅的半导体材料及其组合物。

根据本公开的一个示例性实施例，ESD保护层110中交替排布的第一导电类型掺杂区110₁和第二导电类型掺杂区110₂包括第一导电类型的中间掺杂区110₁(图2、图3中示意为N⁺型掺杂区)和由该中间掺杂区110₁开始向该中间掺杂区110₁的两侧对称交替排布的多个第二导电类型掺杂区110₂和第一导电类型掺杂区110₁(图2、图3中示意为从110₁开始向两侧对称交替排布的多个P掺杂区110₂和N⁺掺杂区110₁)，其中所述中间掺杂区110₁位于ESD保护模块102中间部分102₃的中部。在与衬底103的上表面S1平行的平面上观察，ESD保护层110及其所覆盖的第一隔离层109可以认为大致环绕所述焊盘部分107₁形成，呈闭合环状，交替排布的第一导电类型掺杂区110₁和第二导电类型掺杂区110₂也各自呈闭合环状(参见图3示意的俯视平面图，其中第一隔离层109未示出)。为了便于理解，图4示出了ESD保护层110在与S1平行的平面上的平面排布示意图。虽然图4中将ESD保护层110示意为圆滑的矩形状，然而本领域的普通技术人员应该理解，在其它的实施例中，ESD保护层110并不一定是矩形饼状，而可以是任何其它封闭形状的“环”，比如圆环、椭圆环、具有圆滑角的多边形环，曲边环等等。因此，“环状”只是描述性的，并不明示或暗示ESD保护层110一定具有圆环形状。

根据本公开的一个示例性实施例，仍参考图2，ESD保护层110的各第一导电类型掺杂区110₁和第二导电类型掺杂区110₂之间形成的结(PN结)位于所述中间部分102₃。根据实际应用情况，ESD保护层110在所述第一部分102₁和第二部分102₂处可以只有一种类型(第一导电类型或第二导电类型)的掺杂区，以便不形成PN结。当然，本公开并不限于此，ESD保护层110在所述第一部分102₁和第二部分102₂处也可以第一导电类型和第二导电类型的掺杂区均有。不过在某些应用场合，希望ESD保护层110中在所述第一部分102₁和第二部分102₂处的PN结尽量少或者没有。当ESD保护模块102被耦接电势后，即由ESD保护层110中的第一导电类型掺杂区110₁和第二导电类型掺杂区110₂构成的PN二极管两极被耦接电势后，各第一导电类型掺杂区110₁和第二导电类型掺杂区110₂之间形成的PN结处电场强度相对较大。ESD保护模块中第一隔离层109的位于中间部分102₃的中间厚部109₃的厚度相对较大，因而相对于第一薄部109₁和第二薄部109₂具有更好的耐压和隔离性能。因此，可以选择使各第一导电类型掺杂区110₁和第二导电类型掺杂区110₂之间形成的绝大多数PN结位于第一隔离层109的中间厚部109₃上方(即大致位于ESD保护模块102整体的所述中间部分102₃)。

根据本公开的一个示例性实施例，ESD保护层110还可以进一步包括第一悬浮掺杂区110₃和第二悬浮掺杂区110₄。该第一悬浮掺杂区110₃位于所述第一部分102₁的靠近所述源极金属108一侧的边缘，该第二悬浮掺杂区110₄位于所述第二部分102₂的靠近所述焊盘部分107₁一侧的边缘(参考图2的示意)。在与衬底103的上表面S1平行的平面上观察，该第一悬浮掺杂区110₃形成于ESD保护层110的最外环，即位于所述交替排布的第一导电类型掺杂区110₁和第二导电类型掺杂区110₂的外围(参见图3和图4示意的俯视平面图)；该第二悬浮掺杂区110₄形成于ESD保护层110的最内环，即位于所述交替排布的第一导电类型掺杂区110₁和第二导电类型掺杂区110₂的内围(参见图3和图4示意的俯视平面图)。该第一悬浮掺杂区110₃和第二悬浮掺杂区110₄不有意耦接任何电势(例如：该悬浮掺杂区110₃和110₄不与晶体管101的源电极、栅电极及漏电极等耦接)，即其具有悬浮电势，处于电悬浮状态。该第一悬浮掺杂区110₃和第二悬浮掺杂区110₄用于在静电放电保护模块102的内围和外围形成保护势垒，从而有助于阻隔来源于ESD保护模块102外部的载流子进入该ESD保护模块102，以保护该ESD保护模块102不受外部载流子侵入的损害，改善其性能。在一个实施例中，如图2和图4所示，所述第一悬浮掺杂区110₃和第二悬浮掺杂区110₄可以具有所述第二导电类型(例如示意为P型)，并且具有相对较轻的掺杂浓度(例如可以具有与所述第二导电类型的掺杂区110₂相同的掺杂浓度，也可以比掺杂区110₂的掺杂浓度更小，图2和图4中示意为P^-掺杂区)，这样悬浮的P^-掺杂区110₃和110₄为ESD保护模块102提供了保护势垒。

根据本公开的一个示例性实施例，仍参考图2，所述栅极金属107的焊盘部分107₁可以通过层间通孔112₄耦接所述ESD保护层110最内环的第一导电类型掺杂区110₁(即：所述多个第二导电类型掺杂区110₂和第一导电类型掺杂区110₁中距离所述焊盘部分107₁最近的第一导电类型掺杂区110₁)，所述源极金属108可以通过层间通孔112₃耦接所述ESD保护层110中最外环的第一导电类型掺杂区110₁(即：所述多个第二导电类型掺杂区110₂和第一导电类型掺杂区110₁中距离所述焊盘部分107₁最远的第一导电类型掺杂区110₁)。这样ESD保护模块102耦接于晶体管(例如MOSFET)101的栅极金属107(或栅区105)和源极金属108(或源区106)之间，由于ESD保护模块102包括形成于ESD保护层110中的多个串联耦接的PN二极管(由交替排布的掺杂区110₁和110₂组成)，因而可以在因静电放电(ESD)产生的电压高于ESD保护阈值时，使该多个串联耦接的PN二极管导通(即ESD保护模块102导通)，从而保护晶体管(例如MOSFET)101的栅介质层105₂不受损害。根据本公开的一个示例性实施例，所述ESD保护阈值可以设定为低于晶体管(例如MOSFET)101的栅介质层105₂的击穿电压值。根据本公开的实施例，可以通过改变ESD保护层110中交替排布的多个第一导电类型掺杂区109₁和第二导电类型掺杂区109₂的数目对所述ESD保护阈值进行设置。因此，这里的“多个”并不用于特指多于一个，而是可以包括一个。

根据本公开的一个示例性实施例，所述第一导电类型的掺杂区110₁可以具有相对较重的掺杂浓度(例如图2、图4中示意为N⁺掺杂)，这样可以降低ESD保护模块102的串联电阻(即形成于ESD保护层110中的多个串联耦接的PN二极管的串联电阻)。

根据本公开的一个示例性实施例，半导体器件100还可以进一步包括层间介电层(ILD)111，位于金属层(例如源极金属108和栅极金属107)和衬底103及ESD保护模块102之间，覆盖ESD保护层110以及半导体衬底103，用于防止源极金属108与栅区105之间的短接以及栅极金属107与源区106之间的短接。根据本公开的一个实施例，ESD保护层110中最外环的第一导电类型掺杂区110₁可以通过形成于层间介电层111中的第一通孔112₃耦接所述源极金属108，该第一通孔112₃位于ESD保护模块102的第一部分102₁上方；ESD保护层110中最内环的第一导电类型掺杂区110₁可以通过形成于层间介电层111中的第二通孔112₄耦接所述焊盘部分107₁，该第二通孔112₄位于ESD保护模块102的第二部分102₂上方。类似地，晶体管101的栅区105可以通过形成于层间介电层111中的第三通孔112₁耦接至栅极金属107，源区106可以通过形成于层间介电层111中的第四通孔112₂耦接至源极金属108。本领域的普通技术人员应该理解，这里所提及的第一通孔112₃、第二通孔112₄、第三通孔112₁和第四通孔112₂并不用于特指只有“一个”，而是可以涵盖“多个”的意思。这里所提及的“第一”、“第二”、“第三”、“第四”也仅表示对不同通孔的区分，并不用于表示先后顺序，也不用作其他限定。

根据本公开的一个示例性实施例，参见图3，栅极金属107的焊盘部分107₁凹陷入源极金属108中，被源极金属108环包，在栅极金属焊盘部分107₁和栅极金属走线部分107₂之间形成栅极金属颈107₃，将被源极金属108环包的焊盘部分107₁与栅极金属走线部分107₂相连接。相应地，源极金属108则具有源极金属指108₁，延伸至栅极金属颈107₃的两侧附近，以环包栅极金属焊盘部分107₁。这样源极金属指108₁的部分也可以耦接至所述ESD保护层110中最外围的第一导电类型掺杂区109₁，增大了源极金属108与ESD保护层110之间的可接触面积，从而有助于进一步降低ESD保护模块102的串联电阻和ESD保护模块102与源极金属108之间的金属/半导体接触电阻，改善ESD保护模块102的电流均衡性。

根据以上各示例性实施例，ESD保护模块102大致位于栅极金属107的焊盘部分107₁与源极金属108之间(ESD保护模块102与栅极金属107的相邻边缘以及ESD保护模块102与源极金属108的相邻边缘之间可以交迭，从而可以通过位于交迭区的通孔如112₃、112₄而彼此电耦接在一起)，环绕焊盘部分107₁大致呈闭合环状，因而在焊盘部分107₁下方可以制作焊盘部分107₁至衬底103的层间通孔(图2中示意为通孔112₁)用于将晶体管101的栅区105耦接至焊盘部分107₁。这样，晶体管101的栅区105不仅可以通过层间通孔耦接至栅极金属的走线部分107₂，还可以通过层间通孔耦接至栅极金属的焊盘部分107₁，从而提供栅区105和栅极金属107之间更好的电接触，改善了晶体管101的栅区105的电流处理能力。

根据本公开的一个实施例，晶体管101的栅区105可以通过槽型栅连接部205与所述栅极金属107耦接。与槽型栅区105类似，槽型栅连接部205可以包括在连接沟槽205₃中形成的导体层205₁和介质层205₂，介质层205₂布满连接沟槽205₃的侧壁和底面，将导体层205₁与周围的衬底103和体区104隔离开。槽型栅连接部205与槽型栅区105在衬底103中相互连接，槽型栅连接部205一般比槽型栅区105宽，以易于通过层间通孔(例如，图2中示意的通孔112₁)与栅极金属107接触。连接沟槽205₃中填充的导体层205₁可以与栅沟槽105₃中填充的栅导体层105₁材料相同，例如均为掺杂的多晶硅，也可以为与栅导体层105₁不同的其它导体的材料。连接沟槽205₃中填充的介电层205₂可以与栅沟槽105₃中填充的栅介电层105₂材料相同，例如均为硅氧化物，也可以为栅介电层105₂不同的介电材料。本领域的普通技术人员应该理解，图2中对于栅区105以及栅连接部205等有关栅结构的表示均是示意性的，图1和图2的剖面和平面对应关系也是示意性的，并不用于对本发明进行精确具体的限定。事实上，槽型栅区105以及槽型栅连接部205的结构和排布方式以及它们间的相互连接关系并不限于图2所示以及以上基于图2所描述的。例如，图5示意出了根据本公开一个实施例的半导体器件100的部分三维透视图。可以认为图5示意的三维透视图对应于图3中虚线框51中的部分，大致从箭头52所示的方向观察。如图5所示，槽型栅区105可以穿越衬底103中位于ESD保护模块102下方的区域到达所述焊盘部分107₁下方；在衬底103的位于所述焊盘部分107₁下方的区域中形成槽型栅连接部205(可以认为槽型栅连接部205是槽型栅区105的尺寸在焊盘部分107₁下方的区域中变宽形成，“宽度”可以认为在直角坐标系XYZ中Z方向上的尺寸，衬底103的上表面S1平行于XZ平面)，与所述槽型栅区105连接，用于将所述槽型栅区105通过层间通孔112₁耦接至所述焊盘部分107₁。在图5所示的实施例中，ESD保护模块102下方的衬底区域中也可以有栅区105形成，因而更有效地利用了晶片面积，焊盘部分107₁下方也可以制作将栅区105耦接至焊盘部分107₁的槽型栅连接部205，从而改善了栅区105与栅极金属107的电接触性能。

以上基于图2至图5对根据本公开各实施例的半导体器件100进行了说明，虽然在上述说明中，半导体器件100示例性地包括垂直型沟槽栅MOSFET 101，与ESD保护模块102集成。然而上述对本公开各实施例的示例性说明并不用于对本公开进行限定，根据本公开的变形实施例及实施方式，半导体件100还可能包括其它类型的半导体晶体管101，例如双扩散金属氧化物半导体场效应晶体管(DMOS)、双极型结型晶体管(BJT)等代替前述各实施例中的MOSFET 101与所述ESD保护模块102集成。而且，半导体晶体管101不仅仅局限于以上说明的垂直型沟槽栅晶体管，也可以是横向晶体管以及平面栅晶体管。

根据本公开各实施例及其变形实施方式的半导体器件的有益效果不应该被认为仅仅局限于以上对各实施例的描述中所提及的。根据本公开各实施例的提及及其它未提及的有益效果可以通过阅读本公开的详细说明及研究各实施例的附图被更好地理解。

图6A-6H示出了根据本公开一个实施例的制造具有ESD保护模块的半导体器件100的方法中部分阶段的纵向剖面示意图。

首先，如图6A所示，提供具有第一导电类型(例如：图6A中示意为N型)的半导体衬底103。根据本公开的一个示例性实施例，该半导体衬底103可能包括掺杂浓度较重(例如图6A中示意为N⁺掺杂)的基底部分103₁和掺杂浓度相对较轻(例如图6A中示意为N^-掺杂)的外延层部分103₂。该半导体衬底103可以划分为有效单元区域和边缘区域(参见图3的示意)。需要说明的是，可以认为图6A至图6H中示意的剖面对应于图3中沿剖面线AA’所切截面的部分阶段状态变化。

接下来，如图6B所示，在半导体衬底103的有效单元区域中形成晶体管101的栅区105。根据本公开的一个示例性实施例，所述栅区105包括栅导体层105₁和栅介质层105₂。形成该栅区105的步骤可以包括：在半导体衬底103上形成掩膜层601，并以需要形成的栅区105的图案为参考对掩膜层601构图，露出衬底103的用于制造栅区105的部分；以构图后的掩膜层601作掩蔽，对衬底103构图(例如通过刻蚀衬底103)在有效单元区域中形成栅沟槽105₃；在栅沟槽105₃ 的底部和侧壁上形成覆盖其底部和侧壁的栅介质层105₂；以及采用栅导体层105₁填充布满介质层105₂的栅沟槽105₃，然后去除掩膜层601并进行平坦化(例如通过化学机械平坦化Chemical Mechanical Planning)。根据本公开的一个示例性实施例，所述栅介质层105₂可以包括例如硅氧化物，通过热氧化生长形成。根据本公开的另外实施例，栅介质层105₂可以包括其它介电材料，可以通过例如淀积回蚀的方式形成。根据本公开的一个示例性实施例，所述栅导体层105₁可以包括掺杂的多晶硅。根据本公开的另外实施例，栅导体层105₁也可以包括其他导电材料。根据本公开的一个实施例，在形成沟槽型栅区105的同时，可以在半导体衬底103的边缘区域中形成沟槽型栅连接部205。制作槽型栅连接部205可以与制作栅区105共享掩膜层601，只需对掩膜层601构图时增加需形成的槽型栅连接部205的图案。然后以构图后的掩膜层601为掩蔽，在衬底103(例如通过刻蚀衬底103)的边缘区域中形成连接沟槽205₃(与有效单元区域中的栅沟槽105₃同时形成)。接下来在沟槽205₃中依次填充介质层205₂和导体层205₁，其中介质层205₂布满所述连接沟槽205₃的底部和侧壁。根据本公开的实施例，介质层205₂和导体层205₁的形成步骤可以与栅介质层105₂和栅导体层105₁的形成步骤相同。在图6B的示例中，槽型栅连接部205除宽度比槽型栅区105宽外，配置与槽型栅区105的配置相同，从而它们可以在相同的工艺步骤中形成，简化了工艺。

下一步，如图6C所示，在半导体衬底103中进行第二导电类型(例如，P型)的体区离子注入，以形成体区104(图6C中示意为P型掺杂区)，所述第二导电类型与所述第一导电类型相反。本领域的普通技术人员应该理解，图6C所示的体区离子注入对栅导体层105₁的影响很小，可以忽略。可选地，可以在图6B所示的形成栅区105及栅连接部205的步骤之前进行图6C所示的体区离子注入步骤。本领域的技术人员应该理解，在体区离子注入后可以进行离子推进扩散以形成体区104，也可以在后续步骤中对注入的离子统一进行推进扩散，以节约工艺步骤。本领域的技术人员还应该理解，在进行离子注入、离子扩散等工艺步骤的过程中，栅导体层105₁及导体层205₁通常会被氧化而在其表面形成薄氧化物层将栅导体层105₁和导体层205₁封闭于沟槽105₃和205₃中(如图6C示意)。事实上，半导体衬底103的表面通常也会被氧化而生长出薄的氧化层602。

接着，如图6D所示，在所述半导体衬底103上形成第一隔离层109，并采用另一掩膜层(图6D中未示出)作掩蔽对第一隔离层109进行构图，从而在需要制造ESD保护模块102的边缘区域的中间部分102₃形成构图后的第一隔离层109的中间厚部109₃。该中间厚部109₃具有相对较大的厚度，可以与位于其两侧的薄氧化层602的部分一起构成用于将ESD保护模块102与晶体管101隔离的经构图的第一隔离层109。例如，中间厚部109₃左侧的薄氧化层602可以用作构图的第一隔离层109的第一薄部109₁，其右侧的薄氧化层602可以用作构图的第一隔离层109的第二薄部109₂。当然本公开并不限于此，还可以根据实际应用需求单独通过热氧化或淀积形成所述第一薄部109₁和第二薄部109₂。构图的第一隔离层109在平行于衬底103上表面的平面上成闭合环状。

然后，如图6E所示，在衬底103及第一隔离层109上淀积ESD多晶硅层110，之后在ESD多晶硅层110中进行具有所述第二导电类型的ESD离子注入，形成第二导电类型的ESD离子掺杂区110₂。

接下来，如图6F所示，采用ESD掩膜层(未示出)对具有第二导电类型掺杂的多晶硅层110进行构图，使构图后的多晶层110覆盖所述构图的第一隔离层。例如，具体可以采用该ESD掩膜层掩蔽多晶硅层110的用于形成ESD模块102的部分(即位于构图的第一隔离层109上方的部分)，并将其余未掩蔽部分刻蚀掉，然后去掉ESD掩膜层，从而在衬底103的边缘区域上方形成ESD保护模块102的雏形(包括构图后的第一隔离层109和多晶硅层110)，使其在衬底103的表面上呈封闭环状(可以参考图3及图4示意)。由于第一隔离层109的中间厚部109₃的厚度大于其两侧第一薄部109₁和第二薄部109₂的厚度，淀积多晶硅层110并刻蚀后形成的ESD保护模块102的雏形(即构图的第一隔离层109和构图的多晶硅层110整体)截面呈“凸”字状，从ESD保护模块102的中间部分102₃左侧边缘至位于该中间部分102₃ 左侧的第一部分102₁具有向下的台阶31(第一台阶)，从该中间部分102₃右侧边缘至位于该中间部分102₃右侧的第二部分102₂也具有向下的台阶32(第二台阶)，台阶31(第一台阶)和台阶32(第二台阶)的阶高实质上大致相等。

接下来，如图6G所示，采用构图后的源区离子注入掩膜层(未示出)作掩蔽，在所述半导体衬底103和所述多晶硅层110中进行具有第一导电类型的离子注入，以在半导体衬底103的有效单元区域的体区104中形成晶体管101的源区106，并且使所述多晶硅层110具有交替排布的第一导电类型掺杂区109₁和第二导电类型掺杂区109₂。图6G的示例中，晶体管101的源区106和ESD保护模块102的第一导电类型掺杂区110₁在同一工艺步骤中形成，简化了工艺。根据本公开的一个示例性实施例，参考图6G的示意，ESD保护层110中交替排布的第一导电类型掺杂区110₁和第二导电类型掺杂区110₂包括第一导电类型的中间掺杂区110₁(示意为N⁺型掺杂区)和由该中间掺杂区110₁开始向该中间掺杂区110₁的两侧对称交替排布的多个第二导电类型掺杂区110₂和第一导电类型掺杂区110₁(示意为从110₁开始向两侧对称交替排布的多个P掺杂区110₂和N⁺掺杂区110₁)，其中所述中间掺杂区110₁位于ESD保护模块102中间部分102₃的中部(亦即所述中间掺杂区110₁位于第一隔离层109的中间厚部109₃上方的多晶硅层110的中部)。根据本公开的一个示例性实施例，可以通过图6G所示的第一导电类型离子注入步骤，使ESD保护层110的各第一导电类型掺杂区110₁和第二导电类型掺杂区110₂之间形成的结(PN结)位于所述中间部分102₃。本领域的普通技术人员应该理解，图6G的离子注入步骤后还包括去掉源区离子注入掩膜层并进行离子扩散的步骤。

根据本公开的一个实施例，在图6G所示的步骤中，进行了具有第一导电类型的离子注入后，还使所述多晶硅层110具有所述第二导电类型的第一悬浮掺杂区110₃和具有所述第二导电类型的第二悬浮掺杂区110₄。第一悬浮掺杂区110₃位于多晶硅层110左侧边缘，第二悬浮掺杂区110₄位于多晶硅层110右侧边缘，该第一悬浮掺杂区110₃和第二悬浮掺杂区110₄不有意耦接任何电势。从平行于衬底103的上表面的平面上观察，第一悬浮掺杂区110₃位于多晶硅层110的最外环，第二悬浮掺杂区110₄位于多晶硅层110的最内环。

接下来，如图6H所示，在多晶硅层110和衬底103上形成第二隔离层111，并在该第二隔离层111中形成针对ESD保护模块102的第一通孔112₃和第二通孔112₄，以及针对晶体管101的第三通孔112₁和第四通孔112₂。所述第一通孔112₃位于ESD保护模块102的左侧第一部分102₁上方(例如，位于多晶硅层110的最外围第一导电类型掺杂区110₁上方)，所述第二通孔112₄位于ESD保护模块102的右侧第二部分102₂上方(例如，位于多晶硅层110的最内围第一导电类型掺杂区110₁上方)。所述第三通孔112₁位于栅连接部205上方，所述第四通孔112₂位于源区106上方。由于行程ESD保护模块102的过程中对ESD保护模块102整体的厚度进行了降阶(从中间部分102₃分别至两侧的第一部分102₁和102₂设置有向下的台阶31和32)，从而使制作于ESD保护模块102的第一部分102₁和第二部分102₂上方的第一通孔112₃和第二通孔112₄所处的高度与制作于衬底103上方的第三通孔112₁和112₂所处的高度差异缩小，便于它们在同一工艺步骤中形成，简化工艺。接着，在第二隔离层111上形成栅极金属107和源极金属108，使所述栅极金属107位于边缘区域上方，所述源极金属108位于有效单元区域上方，所述栅极金属107和所述源极金属108之间具有隔离间隙，其中栅极金属107具有焊盘部分107₁和走线部分107₂(参见图2)。根据本公开的一个实施例，源极金属108位于ESD保护模块102(即，构图的第一隔离层109和构图的多晶硅层整体)的邻近所述第一薄部109₁的一侧，焊盘部分107₁位于ESD保护模块102的邻近所述第二薄部109₂的一侧。从平行于衬底103上表面的平面上观察，该焊盘部分107₁大致位于环状ESD保护模块102包围的区域上方，并部分覆盖ESD保护模块102的最内环第一导电类型掺杂区110₁，通过所述第二通孔112₄耦接所述最内环第一导电类型掺杂区110₁。源极金属108通过所述第一通孔112₃耦接ESD保护模块102的最外环第一导电类型掺杂区110₁。栅极金属的走线部分107₂及焊盘部分107₁通过所述第三通孔112₁耦接栅连接部205，从而耦接至晶体管 101的栅区105。源极金属108通过所述第四通孔112₂耦接晶体管101的源区106。

根据本公开的一个实施例，在步骤6H中，形成栅极金属107和源极金属108时，还包括使所述栅极金属107的焊盘部分107₁凹陷入所述源极金属108中，在所述栅极金属的焊盘部分107₁和所述栅极金属的走线部分107₂之间形成连接该栅极金属焊盘部分107₁与栅极金属走线部分107₂的栅极金属颈107₃；以及在所述栅极金属颈107₃的两侧形成源极金属指108₁，以使所述源极金属108环包所述栅极金属焊盘部分107₁(参见图3)。

以上基于图6A-6H对根据本公开实施例的制造集成有晶体管101和ESD保护模块102的半导体器件100的制造过程的说明，并不用于将本公开限制在如上所描述的各具体实施方式中。对基于图6A-6H描述的制造过程进行变化和修改都是可能的。另外，一些公知的制造步骤、工艺、材料及所用杂质等并未给出或者并未详细描述，以使本公开清楚、简明且便于理解。发明所属技术领域的技术人员应该理解，以上各实施例中描述的方法及步骤可能可以采用不同的顺序实现，并不仅仅局限于所描述的实施例。

虽然本说明书中以集成有N沟道垂直型沟槽栅MOSFET和ESD保护模块的半导体器件为例对根据本公开各实施例的集成有半导体晶体管和ESD保护模块的半导体器件及其制造方法进行了示意与描述，但这并不意味着对本公开的限定，本领域的普通技术人员应该理解这里给出的结构及原理同样适用于该半导体器件中集成的半导体晶体管为P沟道MOSFET、N沟道/P沟道DMOS、BJT等晶体管器件及其它类型的半导体材料及半导体器件的情形。

因此，上述本公开的说明书和实施方式仅仅以示例性的方式对本公开实施例的半导体器件及其制造方法进行了说明，并不用于限定本公开的范围。对于公开的实施例进行变化和修改都是可能的，其他可行的选择性实施例和对实施例中元件的等同变化可以被本技术领域的普通技术人员所了解。本公开所公开的实施例的其他变化和修改并不超出本公开的精神和保护范围。

Claims

1.一种半导体器件，包括：

衬底；

晶体管，形成于衬底中，具有漏区、栅区和源区；

栅极金属，耦接所述栅区；

源极金属，耦接所述源区，与所述栅极金属之间具有隔离间隙；和

静电放电(ESD)保护模块，形成于所述衬底的表面上方，位于所述栅极金属与所述源极金属之间，包括第一隔离层和覆盖所述第一隔离层的ESD保护层，其中所述第一隔离层将所述ESD保护层与所述晶体管隔离，ESD保护模块整体具有靠近所述源极金属一侧的第一部分和靠近所述栅极金属一侧的第二部分以及位于所述第一部分和所述第二部分之间的中间部分，所述ESD保护模块整体的厚度从所述中间部分分别向所述第一部分和所述第二部分降低，使所述ESD保护模块整体呈凸字状。

2.如权利要求1所述的半导体器件，其中所述第一隔离层具有靠近所述源极金属一侧的第一薄部、靠近所述栅极金属一侧的第二薄部和连接所述第一薄部和第二薄部并位于所述第一薄部和第二薄部之间的中间厚部，所述中间厚部的厚度大于所述第一薄部和第二薄部的厚度，使所述静电放电保护模块整体呈凸字状。

3.如权利要求1所述的半导体器件，其中所述ESD保护层包括交替排布的第一导电类型掺杂区和第二导电类型掺杂区，所述第二导电类型与所述第一导电类型相反。

4.如权利要求1所述的半导体器件，其中所述ESD保护层包括第一导电类型的中间掺杂区和由该中间掺杂区开始向该中间掺杂区的两侧对称交替排布的多个第二导电类型掺杂区和第一导电类型掺杂区，其中所述中间掺杂区位于所述中间部分的中部。

5.如权利要求3或4所述的半导体器件，其中各第一导电类型掺杂区和第二导电类型掺杂区之间形成的结位于所述中间部分。

6.如权利要求1所述的半导体器件，其中所述ESD保护层进一步包括：

第一悬浮掺杂区，位于所述第一部分的靠近所述源极金属一侧的边缘，该第一悬浮掺杂区电悬浮；和

第二悬浮掺杂区，位于所述第二部分的靠近所述栅极金属一侧的边缘，该第二悬浮掺杂区电悬浮。

7.如权利要求1所述的半导体器件，其中所述源极金属通过位于所述第一部分上方的第一通孔耦接所述ESD保护层，所述栅极金属通过位于所述第二部分上方的第二通孔耦接所述ESD保护层。

8.如权利要求1所述的半导体器件，其中：所述栅极金属具有焊盘部分和走线部分，所述第一隔离层和所述ESD保护层环绕所述焊盘部分构成闭合环状。

9.如权利要求1所述的半导体器件，其中：

所述栅极金属具有焊盘部分和走线部分；

所述栅区为槽型栅区，所述槽型栅区穿越所述衬底中位于所述ESD保护模块下方的区域到达所述焊盘部分下方；以及

所述半导体器件进一步包括在衬底的位于所述焊盘部分下方的区域中形成的槽型栅连接部，与所述槽型栅区连接，用于将所述槽型栅区耦接至所述焊盘部分。

10.一种制造半导体器件的方法，包括：

提供衬底；

在衬底中形成晶体管，包括形成晶体管的漏区、栅区和源区；

在衬底上表面形成静电放电(ESD)保护模块；以及

在所述衬底和所述ESD保护模块上方形成源极金属和栅极金属，该源极金属和该栅极金属之间具有隔离间隙；其中，

形成所述ESD保护模块的步骤包括：在所述衬底上表面形成构图的第一隔离层，该第一隔离层被构图为包括中间厚部以及分别位于中间厚部两侧的第一薄部和第二薄部；以及在所述构图的第一隔离层上形成ESD保护层，从而第一隔离层和ESD保护层整体呈凸字状。

11.如权利要求10所述的方法，其中，形成所述构图的第一隔离层包括：

在所述衬底上表面形成薄氧化层；

在所述薄氧化层上形成厚度相对较大的未构图的第一隔离层；

对该未构图的第一隔离层进行构图形成构图的第一隔离层中间厚部；

使位于该中间厚部第一侧的所述薄氧化层构成所述构图的第一隔离层的第一薄部；以及

使位于该中间厚部第二侧的所述薄氧化层构成所述构图的第一隔离层的第二薄部。

12.如权利要求10所述的方法，其中，形成所述ESD保护层包括：

在所述衬底和所述构图的第一隔离层上淀积ESD多晶硅层；

对该ESD多晶硅层进行具有第二导电类型的离子注入形成第二导电类型的离子掺杂区；

对该ESD多晶硅层进行构图，保留该ESD多晶硅层位于所述构图的第一隔离层上的部分；以及

对该构图的ESD多晶硅层进行具有第一导电类型的离子注入，使该构图的ESD多晶硅层具有交替排布的第一导电类型掺杂区和第二导电类型掺杂区，其中所述第一导电类型与所述第二导电类型相反。

13.如权利要求12所述的方法，其中，所述交替排布的第一导电类型掺杂区和第二导电类型掺杂区包括：

第一导电类型的中间掺杂区；和

由该中间掺杂区开始向该中间掺杂区的两侧对称交替排布的多个第二导电类型掺杂区和第一导电类型掺杂区，其中所述中间掺杂区位于所述中间厚部上方的所述ESD保护层的中部。

14.如权利要求12所述的方法，其中，所述交替排布的第一导电类型掺杂区和第二导电类型掺杂区之间形成的结位于所述中间厚部的上方。

15.如权利要求12所述的方法，其中，对所述ESD多晶硅层进行具有第一导电类型的离子注入还包括：

使该ESD多晶硅层具有第一悬浮掺杂区和第二悬浮掺杂区；其中

所述第一悬浮掺杂区，位于所述第一薄部上方的所述ESD多晶硅层的边缘，该第一悬浮掺杂区电悬浮；

所述第二悬浮掺杂区，位于所述第二薄部上方的所述ESD多晶硅层的边缘，该第二悬浮掺杂区电悬浮。

16.如权利要求10所述的方法，其中，所述构图的第一隔离层和ESD保护层在平行于所述衬底上表面的平面上呈闭合环状。

17.如权利要求10所述的方法，进一步包括：

形成第二隔离层，将所述衬底和ESD保护模块与所述源极金属和栅极金属隔离；

在所述第二隔离层中形成第一通孔和第二通孔，其中，所述第一通孔位于所述第一薄部上方，将所述ESD多晶硅层耦接至所述源极金属；所述第二通孔位于所述第二薄部上方，将所述ESD保护层耦接至所述栅极金属。

18.如权利要求10所述的方法，其中，所述栅极金属具有焊盘部分和走线部分，以及形成晶体管的栅区包括：

在衬底中形成针对晶体管的槽型栅区，使该槽型栅区穿越所述衬底中位于所述ESD保护模块下方的区域到达所述焊盘部分下方；以及

在衬底的位于所述焊盘部分下方的区域中形成槽型栅连接部，与所述槽型栅区连接，用于将所述槽型栅区耦接至所述焊盘部分。

19.一种形成半导体器件的方法，包括：

20.如权利要求19所述的方法，其中，所述交替排布的第一导电类型掺杂区和第二导电类型掺杂区之间形成的结位于所述中间厚部的上方。

21.如权利要求19所述的方法，其中，所述构图的第一隔离层和构图的ESD多晶硅层在平行于所述衬底上表面的平面上呈闭合环状。

22.如权利要求19所述的方法，其中，形成栅区包括形成槽型栅区，使该槽型栅区穿越所述构图的第一隔离层下方的衬底区域到达所述焊盘部分下方的边缘区域；以及

形成栅连接部包括在位于所述焊盘部分下方的边缘区域中形成槽型栅连接部，使该槽型栅连接部与所述槽型栅区连接，用于将所述槽型栅区耦接至所述焊盘部分。