CN114582286A - 像素驱动电路及显示装置 - Google Patents

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Abstract

本申请提出了一种像素驱动电路及显示装置；该像素驱动电路包括发光单元、发光控制单元、数据传输单元和存储单元，数据传输单元设置于数据信号输入端与发光控制单元之间，存储单元与发光控制单元连接于第一节点，在一帧画面周期内，数据信号输入端的数据信号至少包括在三个连续时段内的第一电平、第二电平和第三电平，第三电平小于第二电平且大于第一电平，且第三电平为恒压电平；本申请通过使数据信号在两帧画面之间的消隐区内保持恒定的第三电平，消除了跳变区与非跳变区在消隐区内的电压差异，进而消除串扰等显示异常现象。

Description

像素驱动电路及显示装置
技术领域
本申请涉及显示技术的领域，具体涉及像素驱动电路及显示装置。
背景技术
在现阶段AMOLED产品的7T1C像素驱动电路中，可以根据像素对应的数据线上的数据信号状态将显示区划分为跳变区与非跳变区。当某一数据线上的信号发生跳变(从高电平跳变至低电平或者从低电平跳变至高电平)时，该数据线对应的子像素处于跳变区内，而与该数据线相邻的数据线上的数据信号不变，其余子像素则处于非跳变区内。
因数据线与驱动薄膜晶体管的栅极之间容易形成耦合电容，当某一数据线上的电压信号出现跳变时，跳变区内像素的存储电容与驱动薄膜晶体管的耦合点的电平会因所述耦合电容而电平抬高，导致跳变区与非跳变区之间产生串扰等显示不良现象。
发明内容
本申请提供一种像素驱动电路及显示装置，以改善当前像素驱动电路中数据线上的电压信号出现跳变时产生的串扰等不良现象的技术问题。
为解决上述技术问题，本申请提供的技术方案如下：
本申请提供一种像素驱动电路，包括：
发光单元；
发光控制单元，设置在第一电源电压端与发光单元之间并与发光控制信号输入端电性连接；
数据传输单元，设置于数据信号输入端与所述发光控制单元之间并与第一扫描信号输入端电性连接；以及
存储单元，设置于所述第一电源电压端与所述发光控制单元之间，所述存储单元与所述发光控制单元连接于第一节点；
其中，在一帧画面周期内，所述数据信号输入端的数据信号至少包括在第一时段内的第一电平、在第二时段内的第二电平和在第三时段内的第三电平，所述第一时段、第二时段、第三时段连续；
其中，所述第三电平小于所述第二电平且大于所述第一电平，且所述第三电平为恒压电平。
在本申请的像素驱动电路中，在一帧画面周期内，所述第三时段的占空比为1％至99％。
在本申请的像素驱动电路中，在一帧画面周期内，所述第三时段的占空比为1.5％至50.6％。
在本申请的像素驱动电路中，所述发光控制单元包括第一控制单元、第二控制单元和设置于所述第一控制单元与所述第二控制单元之间的驱动薄膜晶体管；
所述第一控制单元与所述第一电源电压端电连接，所述第二控制单元与所述发光单元电连接，所述驱动薄膜晶体的栅极电性连接于所述第一节点。
在本申请的像素驱动电路中，所述像素驱动电路还包括补偿单元，所述补偿单元与所述第一扫描信号输入端电连接；
其中，所述补偿单元设置于所述驱动薄膜晶体管的栅极与所述驱动薄膜晶体管的源极或漏极之间。
在本申请的像素驱动电路中，所述像素驱动电路还包括初始化单元，所述初始化单元与第二扫描信号输入端电性连接；
其中，所述初始化单元设置于所述驱动薄膜晶体管的栅极与复位信号输入端之间。
在本申请的像素驱动电路中，所述补偿单元、所述初始化单元中的至少一个包括两个串联设置的防漏电薄膜晶体管；
其中，至少一个所述防漏电薄膜晶体管的有源层包括氧化物半导体材料。
在本申请的像素驱动电路中，所述像素驱动电路还包括复位单元，所述复位单元与所述第一扫描信号输入端电连接；
其中，所述复位单元设置于所述复位信号输入端与所述发光单元之间。
在本申请的像素驱动电路中，所述像素驱动电路还包括复位单元，所述复位单元与所述发光控制信号输入端电性连接；
其中，所述复位单元设置于所述复位信号输入端与所述发光单元之间。
本申请还提出了一种显示装置，包括上述像素驱动电路。
有益效果
本申请通过将数据信号输入端的数据信号在三个连续的时段内分别设置为第一电平、第二电平和第三电平，使像素驱动电路的数据信号除了可以通过切换第一电平(低电平)、第二电平(高电平)状态完成数据传输，还能在两帧画面之间的消隐区内保持恒定的第三电平，从而消除跳变区A与非跳变区B在消隐区内的电压差异，进而消除串扰等显示异常现象。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请所述像素驱动电路的第一种等效电路示意图；
图2是本申请背景技术中跳变区与非跳变区内的数据信号与第一节点电位时序图；
图3是本申请中跳变区与非跳变区内的数据信号与第一节点电位时序图；
图4是本申请所述像素驱动电路的第二种等效电路示意图；
图5是本申请所述第一扫描信号、第二扫描信号与发光控制信号的时序图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。此外，应当理解的是，此处所描述的具体实施方式仅用于说明和解释本申请，并不用于限制本申请。在本申请中，在未作相反说明的情况下，使用的方位词如“上”和“下”通常是指装置实际使用或工作状态下的上和下，具体为附图中的图面方向；而“内”和“外”则是针对装置的轮廓而言的。
如图1和图2所示，在现阶段AMOLED产品的7T1C像素驱动电路中，可以根据像素对应的数据线上的数据信号状态将显示区划分为跳变区A与非跳变区B。假设某一数据线上的信号发生跳变(从高电平跳变至低电平)时，该数据线对应的子像素处于跳变区A内，而与该数据线相邻的数据线上的数据信号不变，其余子像素则处于非跳变区B内。
因数据线与驱动薄膜晶体管的栅极之间容易形成耦合电容Cp，当某一数据线上的电压信号出现跳变时，该耦合电容Cp会导致像素的存储电容与驱动薄膜晶体管的耦合点电平抬高，产生串扰等显示不良现象。本申请基于上述技术问题提出了以下方案。
请参阅图1至图5，本申请提供一种像素驱动电路，所述像素驱动电路可以包括发光单元、发光控制单元、数据传输单元和存储单元。所述发光控制单元设置在第一电源电压端VDD与发光单元之间，并与发光控制信号输入端EM电性连接。所述数据传输单元设置于数据信号输入端Data与所述发光控制单元之间，并与第一扫描信号Scan(n)电性连接。所述存储单元设置于所述第一电源电压端VDD与所述发光控制单元之间，所述存储单元与所述发光控制单元连接于第一节点Q1。在一帧画面周期内，所述数据信号输入端Data的数据信号至少包括在第一时段x1内的第一电平V1、在第二时段x2内的第二电平V2和在第三时段x3内的第三电平V3，所述第一时段x1、第二时段x2、第三时段x3连续。所述第三电平V3小于所述第二电平V2且大于所述第一电平V1，且所述第三电平V3为恒压电平。
本申请通过将数据信号输入端的数据信号在三个连续的时段内分别设置为第一电平V1、第二电平V2和第三电平V3，使像素驱动电路的数据信号除了可以通过切换第一电平V1(低电平)、第二电平V2(高电平)状态完成数据传输，还能在两帧画面之间的消隐区内保持恒定的第三电平V3，即跳变区A与非跳变区B在消隐区内的电压始终保持一致，从而消除跳变区A与非跳变区B在消隐区内的电压差异，进而消除串扰等显示异常现象。
现结合具体实施例对本申请的技术方案进行描述。需说明的是，以下实施例的描述顺序不作为对实施例优选顺序的限定。
请参阅图1和图3，图1是本申请所述像素驱动电路的第一种等效电路示意图，图3是本申请中跳变区A与非跳变区B内的数据信号与第一节点Q1电位时序图，在本申请的像素驱动电路中，所述第一电平V1可以在0.2V至4.5V之间、所述第二电平V2可以在4.5V至7.7V之间、第三电平V3的电压值只要处于所述第一电平V1与所述第二电平V2之间即可。
本实施例通过将所述第一电平V1设置在0.2V至4.5V之间、将第二电平V2设置在4.5V至7.7V、并使第三电平V3介于第一电平V1与第二电平V2之间，使所述第三电平V3可以在0.2V至7.7V区间内进行调整，此范围内的第三电平V3可以更好地补偿所述跳变区A内数据线与驱动薄膜晶体管的栅极的耦合电容Cp所引起的耦合点电平抬高，也不会影响数据信号正常传输。
在本申请的像素驱动电路中，在一帧画面周期内，所述第三时段的占空比可以为1％至99％。本实施例通过将所述第三时段x3的占空比设置为1％至99％，可实现对一帧画面周期内的消隐区的电压补偿与基本控制，提高跳变区A与非跳变区B内的电压一致性，减少串扰。
在本实施例中，作为优选地，在一帧画面周期内，所述第三时段的占空比可以为1.5％至50.6％，以使所述第三时段内的恒压电位(即所述第三电平V3)可以对消隐区内的电压补偿与控制更加精确，进一步改善跳变区A与非跳变区B内的电压一致性，减少串扰。
请参阅图1，在本申请的像素驱动电路中，所述发光单元可以为OLED发光器件。
请参阅图1，在本申请的像素驱动电路中，所述发光控制单元可以通过控制所述第一电源电压端VDD与所述发光单元之间的电性导通状态，以实现对所述发光单元OELD的发光时间的控制。例如，当所述发光控制单元为开启状态时，电流可由所述第一电源电压端流向所述发光单元，所述发光单元发光；反之，则所述发光单元不发光。
在本实施例中，所述发光控制单元可以在所述发光控制信号输入端EM输出的信号作用下，实现其在开启和关闭两种状态之间的切换。
请参阅图1，在本实施例中，所述发光控制单元可以包括第一控制单元(T5)、第二控制单元和设置于所述第一控制单元与所述第二控制单元(T6)之间的驱动薄膜晶体管。所述第一控制单元可以与所述第一电源电压端VDD电连接，所述第二控制单元与所述发光单元电连接，所述驱动薄膜晶体的栅极电性连接于所述第一节点Q1。
请参阅图1，在本实施例中，所述第一控制单元可以包括第五薄膜晶体管T5，所述第二控制单元可以包括第六薄膜晶体管T6，所述第五薄膜晶体管T5与所述驱动薄膜晶体管T1、所述第六薄膜晶体管T6串联，且所述第五薄膜晶体管T5的栅极控制端与所述第六薄膜晶体管T6的栅极控制端均可以与所述发光控制信号输入端EM电性连接。
在本实施例中，所述第一薄膜晶体管T1可以设置于所述第一控制单元和所述第二控制单元之间，用于控制所述第一控制单元和所述第二控制单元之间的电性导通状态。
请参阅图1，在本申请的像素驱动电路中，所述数据传输单元可以包括第二薄膜晶体管T2，所述第二薄膜晶体管T2用于控制所述数据信号输入端Data与所述发光控制单元之间的电性导通状态。所述第二薄膜晶体管T2可以设置于所述数据信号输入端Data与所述第一控制单元之间，所述第二薄膜晶体管T2可以与所述发光控制单元电性连接于第二节点Q2。所述第二薄膜晶体管T2的栅极控制端可以与所述第一扫描信号输入端Scan(n)电性连接，所述第一扫描信号输入端Scan(n)输出扫描信号以控制所述第二薄膜晶体管T2的开启或关闭。
请参阅图1，在本申请的像素驱动电路中，所述存储单元可以包括存储电容Cst，所述存储电容Cst可以设置于所述第一电源信号输入端VDD与所述驱动薄膜晶体管T1之间，所述存储电容Cst可以分别与所述第一控制单元电性连接于第三节点Q3、与所述驱动薄膜晶体管T1的栅极电性连接于所述第一节点Q1。所述存储电容Cst用于存储所述驱动薄膜晶体管T1的栅极控制端的电压状态。
请参阅图1，在本申请的像素驱动电路中，所述像素驱动电路还可以包括补偿单元，所述补偿单元可以包括第三薄膜晶体管T3，所述第三薄膜晶体管T3设置于所述驱动薄膜晶体管的栅极与所述驱动薄膜晶体管的源极或漏极之间，所述第三薄膜晶体管T3的源极/漏极电性连接于所述第一节点Q1，所述第三薄膜晶体管T3的漏极/源极电性连接于第四节点Q4。
在本实施例中，所述第三薄膜晶体管T3的栅极控制端可以与所述第一扫描信号输入端Scan(n)电连接。具体地，所述第三薄膜晶体管T3的源极/漏极与所述驱动薄膜晶体管T1的栅极电性连接于所述第一节点Q1，所述第三薄膜晶体管的漏极/源极与所述驱动薄膜晶体管T1的源极/漏极电性连接于所述第四节点Q4，此时，所述驱动薄膜晶体管T1的源极/漏极与所述第六薄膜晶体管T6电连接。
请参阅图1，在本申请的像素驱动电路中，所述像素驱动电路还可以包括初始化单元，所述初始化单元可以包括第四薄膜晶体管T4，所述第四薄膜晶体管T4设置于所述驱动薄膜晶体管的栅极与复位信号输入端VI之间。
在本实施例中，所述第四薄膜晶体管T4的源极/漏极可以与所述复位信号输入端VI电性连接，所述第四薄膜晶体管T4的漏极/源极可以与所述驱动薄膜晶体管T1的栅极电性连接。在本实施例中，所述第四薄膜晶体管T4的栅极控制端与第二扫描信号输入端Scan(n-1)电性连接。
在本实施例中，所述驱动薄膜晶体管T1的栅极可以与所述第三薄膜晶体管T3的源极/漏极、所述第四薄膜晶体管T4的源极/漏极共同连接于所述第一节点Q1。
请参阅图1，在本申请的像素驱动电路中，所述补偿单元中的第三薄膜晶体管T3的数量与所述初始化单元中的所述第四薄膜晶体管T4的数量可以包括至少两个。两个及以上的所述第三薄膜晶体管T3串联设置，或两个及以上的第四薄膜晶体管T4串联设置。
在本实施例中，所述一个所述第三薄膜晶体管T3或至少一个所述第四薄膜晶体管T4可以包括金属氧化物半导体材料的有源层。所述金属氧化物可以是氧化锌(ZnO)、氧化锌锡(ZTO)、氧化锌铟(ZIO)、氧化铟(InO)、氧化钛(TiO)、氧化铟镓锌(IGZO)、氧化铟锌锡(IZTO)等半导体材料。此时，所述第三薄膜晶体管T3或所述第四薄膜晶体管T4具有低漏电的特性，因而也可称之为防漏电薄膜晶体管。本实施例中的防漏电薄膜晶体管可以改善所述像素驱动电路中的漏电流问题，进而改善因漏电流过大而导致的闪屏问题。
请参阅图1和图4，在本申请的像素驱动电路中，所述像素驱动电路还可以包括复位单元，所述复位单元可以包括第七薄膜晶体管T7，所述第七薄膜晶体管T7可以设置于所述复位信号输入端VI与所述发光单元之间。具体地，所述第七薄膜晶体管T7的源极/漏极可以与复位信号输入端VI电性连接，所述第七薄膜晶体管T7的漏极/源极可以与所述发光单元的一端电性连接于第五节点Q5，所述发光单元的另一端可以电性连接第二电源电压输入端VSS。
请参阅图1，在本实施例中，所述第七薄膜晶体管T7的栅极控制端可以与所述第一扫描信号Scan(n)电性连接，以控制所述复位信号输入端和所述发光单元之间的电性导通状态。当所述复位单元为开启状态时，所述复位信号输入端与所述发光单元之间电性导通，由所述复位信号输入端发出的复位信号传输至所述发光单元，实现对所述发光单元的复位操作。
请参阅图4，在本实施例中，所述第七薄膜晶体管T7的栅极控制端也可以与所述发光控制信号输入端EM电性连接，从而可以利用发光控制信号输入端EM输出的信号控制所述复位单元开启，以增加发光单元的复位时间，改善显示装置的暗态画质。
在本申请的像素驱动电路中，所述驱动晶体管T1、第二薄膜晶体管T2、第三薄膜晶体管T3、第四薄膜晶体管T4、第五薄膜晶体管T5、第六薄膜晶体管T6和第七薄膜晶体管T7可以都是P型薄膜晶体管，即，在低电平作用下导通或开启，在高电平作用下截止或关闭。
请参阅图1和图5，现结合所述像素驱动电路的时序图对本申请所述方案进行说明。
在本申请的像素驱动电路中，第n帧画面周期可以包括初始化阶段t1、补偿阶段t2及发光阶段t3。
在所述初始化阶段t1：所述第二扫描信号Scan(n-1)为低电平，所述发光控制信号EM为高电平，所述第四薄膜晶体管T4响应所述第二扫描信号Scan(n-1)导通，所述存储电容Cst两端的电压差变大，所述存储电容Cst充电。所述复位信号VI经所述第四薄膜晶体管T4传输至所述驱动薄膜晶体管T1的栅极，初始化所述驱动薄膜晶体管T1的栅极电压。
在所述补偿阶段t2：所述第一扫描信号Scan(n)为低电平，所述发光控制信号EM为高电平，所述第三薄膜晶体管T3响应所述第一扫描信号Scan(n)导通，所述第七薄膜晶体管T7响应所述第一扫描信号Scan(n)导通，所述驱动薄膜晶体管T1呈二极管式连接，所述驱动薄膜晶体管T1导通。
所述数据信号Data经所述第二薄膜晶体管T2、所述驱动薄膜晶体管T1和所述第三薄膜晶体管T3传输至所述驱动薄膜晶体管T1的栅极，所述存储电容Cst的存在使得所述驱动薄膜晶体管的栅极电压逐渐抬升至Vdata+Vth，其中，所述Vdata指所述数据信号Data的工作电位，从而实现对所述驱动薄膜晶体管T1阈值电压Vth的补偿。所述复位信号VI经所述第七薄膜晶体管T7传输至所述发光单元的阳极，对所述发光单元的阳极电压进行复位。
在所述发光阶段t3：所述发光控制信号EM相对于所述第一电源电压VDD处于低电平，所述第五薄膜晶体管T5和所述第六薄膜晶体管T6响应所述发光控制信号EM导通，所述驱动薄膜晶体管T1产生驱动所述发光单元发光的驱动电流，所述发光单元发光。
在本实施例中，在所述发光阶段t3，所述像素驱动电路可以利用处于截止状态的所述第四薄膜晶体管T4降低所述复位信号VI对所述驱动薄膜晶体管T1的栅极电压的影响，利用处于截止状态的所述第三薄膜晶体管T3降低所述驱动薄膜晶体管T1的源极或漏极中的一者对所述驱动薄膜晶体管T1栅极电压的影响，以使所述驱动薄膜晶体管T1的栅极电压保持稳定，保证所述发光单元的稳定发光。
需要说明的是，在所述发光阶段t3内，由于所述数据信号Data在完成数据写入后跳变为低电位，所述驱动薄膜晶体管T1的栅极驱动电压由所述存储电容Cst释放，而存储电容受到数据线与所述驱动薄膜晶体管T1的栅极的耦合电容Cp的影响，导致驱动薄膜晶体管T1的栅极驱动电压抬高，产生串扰问题。本实施例通过在所述发光阶段t3内，在所述数据信号Data完成数据写入后保持所述数据信号维持在一个恒定的电位(第三电平V3)，使所述驱动薄膜晶体管T1的栅极电压也稳定在一个定值，从而消除跳变区A与非跳变区B的驱动薄膜晶体管上的栅极电压差异，达到改善串扰问题的效果。
本申请实施例还提供一种显示装置，所述显示装置可以包括以上实施例所述的像素驱动电路。在本实施例中，所述显示装置可以是手机、电脑、电视等智能显示设备。
本申请实施例通过将数据信号输入端的数据信号在三个连续的时段内分别设置为第一电平V1、第二电平V2和第三电平V3，使像素驱动电路的数据信号除了可以通过切换第一电平V1(低电平)、第二电平V2(高电平)状态完成数据传输，还能在两帧画面之间的消隐区内保持恒定的第三电平V3，从而消除跳变区A与非跳变区B的驱动薄膜晶体管在消隐区内的栅极驱动电压差异，进而消除串扰等显示异常现象。
以上对本申请实施例所提供的一种像素驱动电路及显示装置进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (10)

1.一种像素驱动电路，其特征在于，包括：
发光单元；
发光控制单元，设置在第一电源电压端与发光单元之间并与发光控制信号输入端电性连接；
数据传输单元，设置于数据信号输入端与所述发光控制单元之间并与第一扫描信号输入端电性连接；以及
存储单元，设置于所述第一电源电压端与所述发光控制单元之间，所述存储单元与所述发光控制单元连接于第一节点；
其中，在一帧画面周期内，所述数据信号输入端的数据信号至少包括在第一时段内的第一电平、在第二时段内的第二电平和在第三时段内的第三电平，所述第一时段、第二时段、第三时段连续；
其中，所述第三电平小于所述第二电平且大于所述第一电平，且所述第三电平为恒压电平。
2.根据权利要求1所述的像素驱动电路，其特征在于，在一帧画面周期内，所述第三时段的占空比为1％至99％。
3.根据权利要求1所述的像素驱动电路，其特征在于，在一帧画面周期内，所述第三时段的占空比为1.5％至50.6％。
4.根据权利要求1所述的像素驱动电路，其特征在于，所述发光控制单元包括第一控制单元、第二控制单元和设置于所述第一控制单元与所述第二控制单元之间的驱动薄膜晶体管；
所述第一控制单元与所述第一电源电压端电连接，所述第二控制单元与所述发光单元电连接，所述驱动薄膜晶体的栅极电性连接于所述第一节点。
5.根据权利要求4所述的像素驱动电路，其特征在于，所述像素驱动电路还包括补偿单元，所述补偿单元与所述第一扫描信号输入端电连接；
其中，所述补偿单元设置于所述驱动薄膜晶体管的栅极与所述驱动薄膜晶体管的源极或漏极之间。
6.根据权利要求5所述的像素驱动电路，其特征在于，所述像素驱动电路还包括初始化单元，所述初始化单元与第二扫描信号输入端电性连接；
其中，所述初始化单元设置于所述驱动薄膜晶体管的栅极与复位信号输入端之间。
7.根据权利要求6所述的像素驱动电路，其特征在于，所述补偿单元、所述初始化单元中的至少一个包括两个串联设置的防漏电薄膜晶体管；
其中，至少一个所述防漏电薄膜晶体管的有源层包括氧化物半导体材料。
8.根据权利要求7所述的像素驱动电路，其特征在于，所述像素驱动电路还包括复位单元，所述复位单元与所述第一扫描信号输入端电连接；
其中，所述复位单元设置于所述复位信号输入端与所述发光单元之间。
9.根据权利要求7所述的像素驱动电路，其特征在于，所述像素驱动电路还包括复位单元，所述复位单元与所述发光控制信号输入端电性连接；
其中，所述复位单元设置于所述复位信号输入端与所述发光单元之间。
10.一种显示装置，其特征在于，包括如权利于要求1至9任一项所述的像素驱动电路。
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