CN114567325A - 一种逐次逼近型模数转换器和数据采集系统 - Google Patents

Abstract

本申请公开了一种逐次逼近型模数转换器和数据采集系统，包括：异步时钟生成电路，检测单元、控制单元；检测单元与时钟源和控制单元均连接，用于检测异步时钟生成电路的第一延迟单元的延迟状态，并将延迟状态发送至控制单元，以便于确定第一延迟单元由于工艺问题导致的延迟。控制单元与第一延迟单元连接，用于根据延迟状态确定工艺问题导致的延迟，根据延迟计算预设延迟时间，并根据预设延迟时间控制第一延迟单元的延时，以保证预设延迟时间内转换器能够完成比较工作。由此可见，本申请所提供的逐次逼近型模数转换器能够根据模数转换器的延迟状态确定模数转换器中比较器的工作状态，并设置合适的延时，提供转换电路的工作效率并降低设计成本。

Description

一种逐次逼近型模数转换器和数据采集系统

技术领域

本申请涉及电子电路领域，特别是涉及一种逐次逼近型模数转换器和数据采集系统。

背景技术

逐次逼近型模数转换器(Successive Approximation Analog-To-DigitalConverter，SAR ADC)采用逐次逼近算法，将输入的电压信号转换为数字信号并输出，凭借其多数字模块少模拟模块和功耗低、尺寸小的优点，广泛应用于通讯、传感器、多媒体等领域。

图1为一种常见的异步时钟生成电路的结构图，如图1所示，SAR ADC包括延时单元和比较单元，每个比较周期包括采样阶段和比较阶段，在比较阶段中，比较单元用于比较输入信号与各标准信号的大小关系并将比较结果发送至控制单元，延时单元用于控制比较过程中比较过程所需时间。当比较工作结束或比较时间大于延时单元设置的预设延迟时间时，将会在时钟信号CLKS的控制下进入下一个采样周期。

但SAR ADC受工艺误差(Precess Voltage Temperature，PVT)(例如工艺波动、工作环境变化、供电电压变化等干扰因素)的影响较大，导致不同SAR ADC完成采样工作和比较工作速度不同。为了保证电路的可靠性，通常设计采样电路时需要为预设延迟时间预留出极大的裕度，会造成设计成本的升高和降低转换电路的工作效率。

由此可见，如何提供一种新的模数转换器，以降低设计成本和提高转换电路工作效率，是本领域技术人员亟需解决的问题

发明内容

本申请的目的是提供一种逐次逼近型模数转换器和数据采集系统，以降低设计成本和提高转换电路工作效率。

为解决上述技术问题，本申请提供一种逐次逼近型模数转换器，包括：

异步时钟生成电路1，检测单元2、控制单元3；

所述异步时钟生成电路1包括第一延迟单元5；

所述检测单元2和所述控制单元3均连接，用于检测所述第一延迟单元5的延迟状态，并将所述延迟状态发送至所述控制单元3；

所述控制单元3与所述第一延迟单元5连接，用于根据所述延迟状态计算预设延迟时间，并根据所述预设延迟时间控制所述第一延迟单元5的延时。

优选的，所述第一延迟单元5具体为：具有至少七个延迟电路的可控延时单元和译码器；

各所述延迟电路包括：第一开关管、第二开关管、第三开关管、第四开关管、第五开关管、第六开关管、第七开关管、第八开关管、反相器；

各所述延迟电路的所述第一开关管的第二端和所述第四开关管的第二端均与电源连接；

各所述延迟电路的所述第七开关管的第二端和所述第八开关管的第二端均接地；

所述第一开关管的控制端、所述第二开关管的控制端、所述第三开关管的控制端、所述第五开关管的控制端、所述第六开关管的控制端、所述第七开关管的控制端均连接；

所述第一开关管的第一端与所述第二开关管的第二端连接；

所述第二开关管的第一端与所述第三开关管的第二端、所述第四开关管的第一端均连接；

所述第三开关管的第一端与所述第五开关管的第一端连接，二者连接点与下一个所述延迟电路的所述第一开关管的控制端连接；

所述第五开关管的第二端与所述第六开关管的第一端、所述第八开关管的第一端均连接；

所述第六开关管的第二端与所述第七开关管的第一端连接；

所述第四开关管的控制端与所述译码器和所述反相器的输入端均连接；

所述第八开关管的控制端与所述反相器的输入端连接。

优选的，所述检测单元2具体包括：

第二延迟单元6和信号转换单元，其中，所述第二延迟单元6与所述第一延迟单元5位于同一芯片上，且工艺相同；

所述第二延迟单元6的第一端与时钟源8连接，用于获取第一时钟信号，并输出第二时钟信号；

所述信号转换单元根据所述第一时钟信号和所述第二时钟信号输出检测信号。

优选的，所述信号转换单元包括：电荷泵7和门电路；

所述第一时钟信号和所述第二时钟信号经与门电路输入所述电荷泵7；

所述电荷泵7将所述第一时钟信号和所述第二时钟信号转换为电压信号。

优选的，所述控制单元3具体为模数转换器；

所述模数转换器与所述电荷泵7连接，用于获取所述检测信号，并将所述检测信号转换为二进制信号以控制所述第一延迟单元5。

优选的，所述第一延迟单元5中各开关管均为MOS管。

优选的，所述第一开关管、所述第二开关管、所述第三开关管、所述第四开关管均为PMOS管；所述第五开关管、所述第六开关管、所述第七开关管、所述第八开关管均为NMOS管。

优选的，所述时钟源8为低速时钟源。

优选的，所述异步时钟生成电路1包括：动态比较器4、高速时钟信号源；

所述动态比较器4的正负输出端经过与非门与所述第一延迟单元5的输入端连接，所述第一延迟单元5的输出信号与所述高速时钟信号源所输出的高速时钟信号共同控制所述动态比较器4的工作时序。

为解决上述技术问题，本申请还提供一种数据采集系统，包括所述的逐次逼近型模数转换器。

本申请提供了一种逐次逼近型模数转换器，包括：异步时钟生成电路，检测单元、控制单元；检测单元与时钟源和控制单元均连接，用于检测异步时钟生成电路的第一延迟单元的延迟状态，并将延迟状态发送至控制单元，以便于确定第一延迟单元由于工艺问题导致的延迟。控制单元与第一延迟单元连接，用于根据延迟状态确定工艺问题导致的延迟，根据延迟计算预设延迟时间，并根据预设延迟时间控制第一延迟单元的延时，以保证预设延迟时间内转换器能够完成比较工作。由此可见，本申请所提供的逐次逼近型模数转换器能够根据模数转换器的延迟状态确定模数转换器中比较器的工作状态，并为比较器设置合适的延时，防止预设延迟时间裕度过大，提高转换电路的工作效率并降低设计成本。

此外，本申请还提供了一种数据采集系统，包括上述逐次逼近型模数转换器，效果同上。

附图说明

为了更清楚地说明本申请实施例，下面将对实施例中所需要使用的附图做简单的介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为一种常见的异步时钟生成电路的结构图；

图2为本申请实施例所提供的一种逐次逼近型模数转换器的结构图；

图3为本申请实施例所提供的一种延迟单元的结构图；

附图标记如下：1为异步时钟生成电路，2为检测单元，3为控制单元，4为动态比较器，5为第一延迟单元，6为第二延迟单元，7为电荷泵，8为时钟源。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本申请保护范围。

本申请的核心是提供一种逐次逼近型模数转换器和数据采集系统。

为了使本技术领域的人员更好地理解本申请方案，下面结合附图和具体实施方式对本申请作进一步的详细说明。

在逐次逼近型模数转换器应用场景中，为了使SAR ADC能够完成数据比较工作，需要为SAR ADC设置足够的预设延迟时间。通常可以根据SAR ADC的数据手册确定预设延迟时间，但由于SAR ADC受PVT涨落(工艺波动、工作环境变化、供电电压变化等干扰因素)的影响较大，导致不同SAR ADC完成采样工作和比较工作速度不同。在设计SAR ADC采样电路时，需要为预设延迟时间预留较大的余地，影响SAR ADC的工作效率。

为了解决以上技术问题，本申请提供一种新的逐次逼近型模数转换器，该逐次逼近型模数转换器包括：异步时钟生成电路1，检测单元2、控制单元3。在具体实施中，通过检测单元2检测PVT涨落对异步时钟生成电路1的延迟单元的影响，并通过控制单元3控制延迟的延迟时间，使SAR ADC能够在设计电路时所选择的预设延迟时间内完成比较工作，提高采样电路的工作效率。

图2为本申请实施例所提供的一种逐次逼近型模数转换器的结构图，如图2所示，该模数转换器包括：

异步时钟生成电路1，检测单元2、控制单元3；

检测单元2与时钟源8和控制单元3均连接，用于检测异步时钟生成电路1的第一延迟单元5的延迟状态，并将延迟状态发送至控制单元3；

控制单元3与第一延迟单元5连接，用于根据延迟状态计算预设延迟时间，并根据预设延迟时间控制第一延迟单元5的延时。

如图1所示，异步时钟生成电路1包括动态比较器4、第一延迟单元5、高速时钟信号源。其中，动态比较器4的正负输出端经过与非门与第一延迟单元5的输入端连接，第一延迟单元5的输出信号与高速时钟信号源所输出的高速时钟信号共同控制动态比较器4的工作时序。

在具体实施中，异步逻辑时钟的每个工作周期包括采样阶段和比较阶段，在采样阶段，高速时钟信号源输出的时钟源8信号CLKS为高电平，动态比较器4处于不工作状态，其正负输出端均为高电平，并经与非门将低电平信号发送至第一延迟单元5；采样阶段结束后，进入转换阶段，时钟源8信号CLKS变为低电平，经或非门输出高电平信号CLKC，控制比较器执行比较工作，此时，比较器的输出为一高一低，经与非门后输出Compout信号为高电平，经过第一延迟单元5的延迟，通过与非门将CLKC信号拉低，动态比较器4复位，Compout信号为低电平，经第一延迟单元5延迟后将CLKC信号拉高。在完成所有比较后，控制CLKS上升沿提前到来将CLKC信号拉低以进入下一个工作周期的采样阶段；或者在预设转换时间内没有完成所有的比较，当时钟源8信号CLKS上升沿到来时会强制拉低CLKC，以进入下一个工作周期的采样阶段。

需要注意的是，本申请所提供的第一延迟单元5为可控延时单元，其延时可以根据需求调节，以保证SAR ADC在设计电路时所设定的预设比较时间内能够完成比较工作。

在具体实施中，第一延迟单元5可以为具有控制单元3的延时装置，例如：单片机时钟；也可以为由开关管等电子元件构成的延时装置，通过利用不同电子元件间的导通速度不同实现延时的目的。

检测单元2与时钟源8和控制单元3均连接，用于检测异步时钟生成电路1的第一延迟单元5的延迟状态，并将延迟状态发送至控制单元3。在具体实施中，将从时钟源8处获得的第一时钟信号发送至延时单元并获取流经延时单元后的第二时钟信号，其中，延时单元由于制造过程中的工艺波动和工作环境的影响，导致延时单元的实际延时与数据手册中给出的延迟存在误差。检测单元2通过比较第一时钟信号和第二时钟信号的相位差，即可确定延迟单元的实际延时。

需要注意的是，为了方便计算和分析第一时钟信号与第二时钟信号的相位差，与检测单元2连接的信号源为低速时钟源8。

控制单元3接收到延迟状态后，根据延迟状态计算预设延迟时间，可以理解的是，延迟状态可以为检测单元2计算出的延迟时间，也可以为根据第一时钟信号和第二时钟信号生成的电流信号。

在具体实施中，检测单元2和控制单元3可以为单片机等具有控制系统的装置，也可以为由电子元件构成的装置，此处不做限定。

需要注意的是，检测单元2可以直接检测第一延迟单元5的延迟状态，也可以检测与第一延迟单元5相同(制作工艺相同，且位于同一芯片上，工作环境相同)的其他延时单元的延迟状态，前者更为可靠，但向第一延迟单元5输入第一时钟信号，可能会影响第一延迟单元5的正常工作。

可以理解的是，当控制单元获取到延迟状态后，可以通过查表的方式，确定与延迟状态对应芯片工艺级别，再根据芯片工艺级别确定由于芯片工艺问题导致的延迟时间。

本实施例中提供了一种逐次逼近型模数转换器，该模数转换器包括：异步时钟生成电路，检测单元、控制单元。检测单元与时钟源和控制单元均连接，用于检测异步时钟生成电路的第一延迟单元的延迟状态，并将延迟状态发送至控制单元，以便于确定第一延迟单元由于工艺问题导致的延迟。控制单元与第一延迟单元连接，用于根据延迟状态确定工艺问题导致的延迟，根据延迟计算预设延迟时间，并根据预设延迟时间控制第一延迟单元的延时，以保证预设延迟时间内转换器能够完成比较工作。由此可见，本实施例所提供的逐次逼近型模数转换器能够根据模数转换器的延迟状态确定模数转换器中比较器的工作状态，并为比较器设置合适的延时，防止预设延迟时间裕度过大，提高转换电路的工作效率并降低设计成本。

由于SAR ADC为高速模数转换器，对第一延迟单元的响应速度要求较高，而单片机等器件需要通过控制系统调节，响应速度较慢且成本较高，因此，本实施例中选用由电子器件构成的可控延时单元作为第一延迟单元5。

在上述实施例的基础上，第一延迟单元5具体为：具有至少七个延迟电路的可控延时单元和译码器；

各延迟电路包括：第一开关管、第二开关管、第三开关管、第四开关管、第五开关管、第六开关管、第七开关管、第八开关管、反相器；

各延迟电路的第一开关管的第二端和第四开关管的第二端均与电源连接；

各延迟电路的第七开关管的第二端和第八开关管的第二端均接地；

第一开关管的控制端、第二开关管的控制端、第三开关管的控制端、第五开关管的控制端、第六开关管的控制端、第七开关管的控制端均连接；

第一开关管的第一端与第二开关管的第二端连接；

第二开关管的第一端与第三开关管的第二端、第四开关管的第一端均连接；

第三开关管的第一端与第五开关管的第一端连接，二者连接点与下一延迟电路的第一开关管的控制端连接；

第五开关管的第二端与第六开关管的第一端、第八开关管的第一端均连接；

第六开关管的第二端与第七开关管的第一端连接；

第四开关管的控制端与译码器和反相器的输入端均连接；

第八开关管的控制端与反相器的输入端连接。

本实施例以具有七个延迟级的电路为例对延迟单元进行说明，图3为本申请实施例所提供的一种延迟单元的结构图。

表1

检测信号值	二进制控制信号	译码器输出值
			0	000	0000000
1	001	0000001
			2	010	0000011
3	011	0000111
			4	100	0001111
5	101	0011111
			6	110	0111111
7	111	1111111

表1为本申请实施例所提供的一种第一延迟单元5的真值表，如表1所示，译码器输出值的每一位译码器对应一级延迟电路的开启和关断，当某一位数字为1时，与该位数字对应的延迟电路开启；当某一位数字为0时，与该位数字对应的延迟电路关断。

在具体实施中，译码器根据接收到的二进制控制信号，将二进制控制信号转换成温度计码从而控制不同延迟级的延迟电路的导通和关断，以实现不同的延迟效果。

如图3所示，第一延迟单元5具有7个串联的延迟电路，每一级延迟电路都具有高延迟和低延迟两种状态，以延迟电路301为例，当译码器输出中与延迟电路301对应的数字为1时，译码器向延迟电路301的第四开关管输出高电平，此时，第四开关管和第八开关管关闭，流经第一延迟单元5的信号需要通过第一开关管、第二开关管、第三开关管、第五开关管、第六开关管、第七开关管，速度较慢，信号延迟较大；当译码器输出中与延迟电路301对应的数字为0时，译码器向延迟电路301的第四开关管输出低电平，此时，第四开关管和第八开关管导通，流经第一延迟单元5的信号需要通过第三开关管、第四开关管、第七开关管、第八开关管，速度较快，信号延迟较小。需要注意的是，设计时可以按照实际需求调节各开关管的型号，以获得需要的延迟差。

在本实施例中，选用由开关管构成的可控延时单元作为第一延迟单元，从而提高延迟单元的响应速度，降低电路成本。

在具体实施中，检测单元2可以为单片机等具有控制系统的装置，也可以为逻辑电路。在检测延迟状态时，可以直接检测第一延迟单元5的延迟状态，也可以检测与第一延迟单元5情况相同的其他延迟单元的延迟状态。

在上述实施例的基础上，检测单元2具体包括：

第二延迟单元6和信号转换单元，其中，第二延迟单元6与第一延迟单元5位于同一芯片上，且工艺相同；

第二延迟单元6的第一端与时钟源8连接，用于获取第一时钟信号，并输出第二时钟信号；

信号转换单元根据第一时钟信号和第二时钟信号输出检测信号。

由于向第一延迟单元5中输入检测时钟信号可能影响第一延迟单元5的正常工作，本实施例中选择检测与第二延迟单元6的延迟状态；第二延迟单元6与第一延迟单元5位于同一芯片上，二者的工作环境相同，且二者制造工艺相同，即二者由于PVT涨落导致的延迟误差相同，因此，可以测量第二延迟单元6的延迟状态并将测量结果作为第一延迟单元5的延迟状态。

可以理解的是，为了便于分析第一时钟信号和第二时钟信号的误差，降低电路成本，本实施例中所使用的时钟源8为低速时钟源8。

作为优选的实施例，信号转换单元包括：电荷泵7和门电路；

第一时钟信号和第二时钟信号经与门电路输入电荷泵7；

电荷泵7将第一时钟信号和第二时钟信号转换为电压信号。

检测电路包括第二延迟单元6、电荷泵7和门电路，在具体实施中，时钟源8将固定频率的第一时钟信号发送至第二延迟单元6，第一时钟信号经过第二延迟单元6被转换为第二时钟信号，第二时钟信号相较于第一时钟信号的延迟即为第二延迟单元6由于PVT涨落造成的延时。将第二时钟信号与第一时钟信号做与运算，产生新的时钟信号并将新的时钟信号输入电荷泵7，电荷泵7根据输入信号进行充放电，不同占空比的时钟信号所对应的充放电时间不同，电荷泵7输出的电压信号也不同，因此，根据电荷泵7输出电压信号的值和电压信号与延迟单元延时的对应关系，即可判断第二延迟单元6和第一延迟单元5由于PVT涨落造成的延时。

获取电荷泵7输出的电压信号后，需要根据电压信号调节第一延迟单元5的延时，可以通过单片机等设备调节第一延迟单元5的延时，也可以通过电子器件调节第一延迟单元5的延时，后者的成本更低。

作为优选的实施例，控制单元3具体为模数转换器；

模数转换器与电荷泵7连接，用于获取检测信号，并将检测信号转换为二进制信号以控制第一延迟单元5。

在具体实施中，控制单元3为轻量级模数转换器，用于将检测信号的值转换为二级制信号，并将二进制信号发送至第一延迟单元5的译码器，以调节第一延迟单元5的延时。

在本实施例中，选用轻量级模数转换器、电荷泵和逻辑电路构成检测单元和控制单元，降低电路的硬件成本，提高电路的响应速度。

作为优选的实施例，第一延迟单元5中所采用的各开关管均为MOS管。其中，第一开关管、第二开关管、第三开关管、第四开关管均为PMOS管；第五开关管、第六开关管、第七开关管、第八开关管均为NMOS管。在设计电路过程中，只需调节各开关管的种类和型号，即可改变第一延迟单元5的延迟。

此外，本申请还提供了一种数据采集系统，包括上述逐次逼近型模数转换器，还包括时序控制单元、采样电路等，逐次逼近型模数转换器的各部分在上述实施例中已详细说明，此处不再赘述。

本实施例中提供了一种数据采集系统，包括逐次逼近型模数转换器，该模数转换器包括：异步时钟生成电路，检测单元、控制单元。检测单元与时钟源和控制单元均连接，用于检测异步时钟生成电路的第一延迟单元的延迟状态，并将延迟状态发送至控制单元，以便于确定第一延迟单元由于工艺问题导致的延迟。控制单元与第一延迟单元连接，用于根据延迟状态确定工艺问题导致的延迟，根据延迟计算预设延迟时间，并根据预设延迟时间控制第一延迟单元的延时，以保证预设延迟时间内转换器能够完成比较工作。由此可见，本实施例所提供的数据采集系统能够根据模数转换器的延迟状态确定模数转换器中比较器的工作状态，并为比较器设置合适的延时，防止预设延迟时间裕度过大，提供转换电路的工作效率并降低设计成本。

以上对本申请所提供的一种逐次逼近型模数转换器和数据采集系统进行了详细介绍。说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以对本申请进行若干改进和修饰，这些改进和修饰也落入本申请权利要求的保护范围内。

还需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

Claims (10)

1.一种逐次逼近型模数转换器，其特征在于，包括：

异步时钟生成电路(1)，检测单元(2)、控制单元(3)；

所述异步时钟生成电路(1)包括第一延迟单元(5)；

所述检测单元(2)和所述控制单元(3)均连接，用于检测所述第一延迟单元(5)的延迟状态，并将所述延迟状态发送至所述控制单元(3)；

所述控制单元(3)与所述第一延迟单元(5)连接，用于根据所述延迟状态计算预设延迟时间，并根据所述预设延迟时间控制所述第一延迟单元(5)的延时。

2.根据权利要求1所述的逐次逼近型模数转换器，其特征在于，所述第一延迟单元(5)具体为：具有至少七个延迟电路的可控延时单元和译码器；

各所述延迟电路包括：第一开关管、第二开关管、第三开关管、第四开关管、第五开关管、第六开关管、第七开关管、第八开关管、反相器；

各所述延迟电路的所述第一开关管的第二端和所述第四开关管的第二端均与电源连接；

各所述延迟电路的所述第七开关管的第二端和所述第八开关管的第二端均接地；

所述第一开关管的控制端、所述第二开关管的控制端、所述第三开关管的控制端、所述第五开关管的控制端、所述第六开关管的控制端、所述第七开关管的控制端均连接；

所述第一开关管的第一端与所述第二开关管的第二端连接；

所述第二开关管的第一端与所述第三开关管的第二端、所述第四开关管的第一端均连接；

所述第三开关管的第一端与所述第五开关管的第一端连接，二者连接点与下一个所述延迟电路的所述第一开关管的控制端连接；

所述第五开关管的第二端与所述第六开关管的第一端、所述第八开关管的第一端均连接；

所述第六开关管的第二端与所述第七开关管的第一端连接；

所述第四开关管的控制端与所述译码器和所述反相器的输入端均连接；

所述第八开关管的控制端与所述反相器的输入端连接。

3.根据权利要求1所述的逐次逼近型模数转换器，其特征在于，所述检测单元(2)具体包括：

第二延迟单元(6)和信号转换单元，其中，所述第二延迟单元(6)与所述第一延迟单元(5)位于同一芯片上，且工艺相同；

所述第二延迟单元(6)的第一端与时钟源(8)连接，用于获取第一时钟信号，并输出第二时钟信号；

所述信号转换单元根据所述第一时钟信号和所述第二时钟信号输出检测信号。

4.根据权利要求3所述的逐次逼近型模数转换器，其特征在于，所述信号转换单元包括：电荷泵(7)和门电路；

所述第一时钟信号和所述第二时钟信号经与门电路输入所述电荷泵(7)；

所述电荷泵(7)将所述第一时钟信号和所述第二时钟信号转换为电压信号。

5.根据权利要求4所述的逐次逼近型模数转换器，其特征在于，所述控制单元(3)具体为模数转换器；

所述模数转换器与所述电荷泵(7)连接，用于获取所述检测信号，并将所述检测信号转换为二进制信号以控制所述第一延迟单元(5)。

6.根据权利要求2所述的逐次逼近型模数转换器，其特征在于，所述第一延迟单元(5)中各开关管均为MOS管。

7.根据权利要求2所述的逐次逼近型模数转换器，其特征在于，所述第一开关管、所述第二开关管、所述第三开关管、所述第四开关管均为PMOS管；所述第五开关管、所述第六开关管、所述第七开关管、所述第八开关管均为NMOS管。

8.根据权利要求3所述的逐次逼近型模数转换器，其特征在于，所述时钟源(8)为低速时钟源。

9.根据权利要求1所述的逐次逼近型模数转换器，其特征在于，所述异步时钟生成电路(1)包括：动态比较器(4)、高速时钟信号源；

所述动态比较器(4)的正负输出端经过与非门与所述第一延迟单元(5)的输入端连接，所述第一延迟单元(5)的输出信号与所述高速时钟信号源所输出的高速时钟信号共同控制所述动态比较器(4)的工作时序。

10.一种数据采集系统，其特征在于，包括权利要求1至9任意一项所述的逐次逼近型模数转换器。

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