CN114547705A - 除错系统 - Google Patents

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Abstract

除错系统包括待测芯片及除错控制器。待测芯片包括待测电路、除错存取电路及除错保护电路。除错存取电路耦接于待测电路、除错保护电路及除错控制器。在保护功能未被启动时，除错保护电路开通除错存取电路及待测电路之间的通信，而除错控制器通过除错存取电路存取待测电路的数据以对待测电路进行除错。在保护功能被启动时，除错保护电路阻断除错存取电路及待测电路之间的通信，除错控制器通过除错存取电路将写入信息传送至除错保护电路，而除错保护电路根据写入信息判断是否停止保护功能。

Description

除错系统
技术领域
本发明涉及一种除错系统，特别是涉及一种具有除错保护电路的除错系统。
背景技术
在开发芯片的过程中，为能够有效掌握芯片的操作以进行除错(debug)，常会在芯片中预留除错用的信道，例如序列除错(Serial Wire Debug，SWD)接口或联合测试工作组(Joint Test Action Group，JTAG)所规范的信道。如此一来，程序开发者就可以通过这些除错信道存取芯片中内存的内容以追踪芯片的操作过程，并定位出程序异常的位置以进行除错。然而，在完成开发之后，芯片中的除错信道就可能会造成信息安全的隐患。举例来说，黑客可能会通过除错信道取得芯片内部的机密信息，甚至对芯片进行窜改，造成产品损坏或利用产品执行未授权的功能。
发明内容
本发明的一实施例涉及一种除错系统。除错系统包括待测芯片除错控制器。待测芯片包括待测电路、除错接口、除错存取电路及除错保护电路。
待测电路执行特定功能。除错存取电路耦接于待测电路及除错接口。除错保护电路耦接于第一待测电路及除错存取电路。在保护功能未被启动时，除错保护电路开通除错存取电路及第一待测电路之间的通信，而在保护功能被启动时，除错保护电路阻断除错存取电路及第一待测电路之间的通信，并根据除错存取电路所传来的写入信息判断是否停止保护功能。
除错控制器选择性地耦接于除错接口。在保护功能被启动时，除错控制器通过除错存取电路将写入信息传送至除错保护电路，而在保护功能未被启动时，除错控制器通过除错存取电路存取待测电路的数据以对待测电路进行除错。
本发明的另一实施例涉及一种操作除错系统的方法。操作除错系统包括待测芯片及除错控制器，待测芯片包括除错接口、除错存取电路及除错保护电路。除错接口耦接于除错控制器及除错存取电路，除错存取电路耦接于待测芯片，除错保护电路耦接于待测芯片及除错存取电路。
操作除错系统的方法包括在保护功能未被启动时，除错保护电路开通除错存取电路及待测电路之间的通信，及除错控制器通过除错存取电路存取待测电路的数据以对待测电路进行除错。在保护功能被启动时，除错保护电路阻断除错存取电路及待测电路之间的通信，除错控制器通过除错存取电路将写入信息传送至除错保护电路，及除错保护电路根据除错存取电路所传来的写入信息判断是否停止保护功能。
附图说明
图1是本发明一实施例的除错系统的示意图。
图2是本发明另一实施例的除错系统的示意图。
图3是本发明一实施例的图1的除错系统的操作方法流程图。
具体实施方式
图1是本发明一实施例的除错系统100的示意图。除错系统100可包括待测芯片110及除错控制器120。待测芯片110可包括待测电路112、除错接口114、除错存取电路116及除错保护电路118。在一些实施例中，待测芯片110可以是开发中的芯片，而待测电路112则可以是用来执行开发中功能的区块。除错控制器120可选择性的耦接至除错接口114，例如(但不限于)通过探针(probe)耦接至除错接口114，以对待测芯片110中的待测电路112进行除错。
在图1中，除错存取电路116可耦接于待测电路112、除错接口114及除错保护电路118。在一些实施例中，除错存取电路116可包括控制接口B1及高速接口B2。控制接口B1可耦接至除错保护电路118，而高速接口B2可耦接至待测电路112，且高速接口B2的传输速度可大于控制接口B1的传输速度。举例来说，控制接口B1可以(但不限于)是进阶周边总线(Advanced Peripheral Bus，APB)的接口，而高速接口B2则可以(但不限于)是进阶高性能总线(Advanced High performance Bus，AHB)的接口。
除错控制器120可以通过除错存取电路116存取到待测电路112中的数据，以对待测电路112进行除错。然而，为避免在待测芯片110完成测试或出货之后，遭到未授权者通过除错接口114任意存取或窜改待测电路112中的数据，而造成信息安全的漏洞，除错保护电路118可以执行保护功能来阻断除错存取电路116及待测电路112之间的通信。如此一来，未授权者就无法继续利用除错接口114来存取待测电路112中的信息，使得待测芯片110的信息安全能够受到保护。
举例来说，当保护功能未被启动时，除错保护电路118可以开通除错存取电路116及待测电路112之间的通信，此时除错控制器120可以通过除错存取电路116存取待测电路112的数据以对待测电路112进行除错。在一些实施例中，当除错控制器120完成除错的程序后，除错保护电路118便可启动保护功能。当保护功能被启动时，除错保护电路118会阻断除错存取电路116及待测电路112之间的通信。此时若除错控制器120欲对待测电路112进行除错，就需要先通过除错存取电路116向除错保护电路118传送写入信息WM1，而除错保护电路118则会根据写入信息WM1的内容判断是否停止保护功能。
在一些实施例中，除错控制器120可以发送写入信息WM1以将的除错密钥DK1写入除错保护电路118中的缓存器REG1，而除错保护电路118可以利用比较器CMP1来比较除错密钥DK1与其事先储存的保护密钥PK1，并根据比较结果判断是否要停止保护功能。
举例来说，待测电路112可以产生保护密钥PK1，并将保护密钥PK1传送至除错保护电路118，使得除错保护电路118可以在执行保护功能之前，事先储存保护密钥PK1。然而，在一些实施例中，保护密钥PK1也可由除错保护电路118自行产生。
此外，为避免保护密钥PK1遭到窜改，待测芯片110还可包括一次性写入(One TimeProgrammable，OTP)内存M1，而除错保护电路118便可将保护密钥PK1储存在一次性写入内存M1。如此一来，就可以避免保护密钥PK1被改写。
在保护功能被启动时，除错保护电路118会比较除错密钥DK1及保护密钥PK1，而当除错密钥DK1及保护密钥PK1吻合时，表示除错控制器120应属于被授权的状态，此时除错保护电路118便会开通除错存取电路116及待测电路112之间的通信以停止保护功能。反之，若除错密钥DK1与保护密钥PK1相异，则表示除错控制器120应未被授权，此时除错保护电路118仍会维持保护功能，而持续阻断除错存取电路116及待测电路112之间的通信，以免未被授权的电路存取待测电路112中的数据。
在一些实施例中，为避免未被授权的装置尝试连续以不同的除错密钥来破解除错保护电路118的保护功能，除错保护电路118还可以在除错控制器120连续传送预定数量的写入信息至除错保护电路118，例如(但不限于)五个写入信息，且这些写入信息中的密钥均与保护密钥PK1相异时，停止根据写入信息判断是否停止保护功能，并维持启动保护功能，以确保待测芯片110的信息安全。
在图1中，待测电路112可包括除错管理单元DU1，除错管理单元DU1可耦接于除错存取电路116及除错保护电路118。在一些实施例中，除错管理单元DU1可以利用开关组件来实际制作，并且可以用来控制除错存取电路116及待测电路112之间的电性连接。如此一来，除错保护电路118就可以通过控制除错管理单元DU1来阻断或开通除错存取电路116及待测电路112之间的通信。
然而，在有些实施中，除错管理单元DU1也可以利用待测电路112中执行对应程序的控制器或处理器来实际制作。举例来说，除错程序可以支持不同类型的除错模式，例如对于待测电路112中的安全区及非安全区分别提供侵入及非侵入式的除错模式。在此情况下，除错保护电路118可以在执行保护功能时，使除错管理单元DU1关闭全部的除错模式，此时待测电路112将忽略来自除错存取电路116所传来的信号，使得除错控制器120无法通过除错存取电路116与待测电路112进行通信。然而，当除错保护电路118欲停止执行保护功能时，除错保护电路118则可使除错管理单元DU1开通全部或部分的除错模式，此时除错控制器120则可通过除错存取电路116与待测电路112通信。
图2是本发明另一实施例的除错系统200的示意图。除错系统200与除错系统100具有相似的结构并可根据相同的原理操作。然而，除错系统200的待测芯片210可包多个待测电路，例如第一待测电路212A及第二待测电路212B。第一待测电路212A及第二待测电路212B可各自耦接于除错存取电路216及除错保护电路218，并且可以分别执行不同的功能。
在一些实施例中，除错保护电路218可以执行第一保护功能及第二保护功能。在第一保护功能未被启动时，除错控制器220可以通过除错存取电路216存取第一待测电路212A的数据以对第一待测电路212A进行除错。当第一保护功能被启动时，除错保护电路218可阻断除错存取电路216及第一待测电路212A之间的通信。除错控制器220可以通过除错存取电路216将第一写入信息WM1传送至除错保护电路218，而除错保护电路218则可根据第一写入信息WM1判断是否停止第一保护功能。
相似地，在第二保护功能未被启动时，除错控制器220可以通过除错存取电路216存取第二待测电路212B的数据以对第二待测电路212B进行除错。当第二保护功能被启动时，除错保护电路218可阻断除错存取电路216及第二待测电路212B之间的通信。除错控制器220可以通过除错存取电路216将第二写入信息WM2传送至除错保护电路218，而除错保护电路218则可根据第二写入信息WM2判断是否停止第二保护功能。
在一些实施例中，第一保护功能及第二保护功能可以同步启动及结束，也就是说，当除错保护电路218执行第一保护功能及第二保护功能中的一个时，也会同时执行两者中的另一个。当除错保护电路218停止执行第一保护功能及第二保护功能中的一个时，也会同时停止两者中的另一个。然而本发明并不限定须同步执行第一保护功能及第二保护功能。在一些实施例中，第一保护功能及第二保护功能可以是独立控制的。
举例来说，除错保护电路218中可以储存第一保护密钥PK1及第二保护密钥PK2，第一写入信息WM1中可包括第一除错密钥DK1，而第二写入信息WM2中可包括第二除错密钥DK2。在此情况下，在第一保护功能被启动时，除错保护电路218可比较第一除错密钥DK1及第一保护密钥PK1，并在第一除错密钥DK1及第一保护密钥PK1吻合时，开通除错存取电路216及第一待测电路212A之间的通信以停止第一保护功能。相似地，当第二保护功能被启动时，除错保护电路218会比较第二除错密钥DK2及第二保护密钥PK2，而当第二除错密钥DK2及第二保护密钥PK2吻合时，除错保护电路218便会开通除错存取电路216及第二待测电路212B之间的通信以停止第二保护功能。也就是说，除错保护电路218可以分开控制对于第一待测电路212A及第二待测电路212B的保护功能。
图3是本发明一实施例的除错系统100的操作方法300的流程图。方法300包括步骤S310至S360，但不限于图3的顺序。
S310：除错保护电路118储存保护密钥PK1；
S320：除错保护电路118开通除错存取电路116及待测电路112之间的通信；
S330：除错控制器120通过除错存取电路116存取待测电路112的数据以对待测电路112进行除错；
S340：除错保护电路118执行保护功能；
S342：除错保护电路118阻断除错存取电路116及待测电路112之间的通信；
S344：除错控制器120通过除错存取电路116将写入信息WM1传送至除错保护电路118；
S346：当写入信息WM1中的除错密钥DK1与保护密钥PK1吻合时，进入步骤S320，否则进入步骤S350；
S350：除错控制器120传送预定数量的写入信息，且包括的除错密钥DK1均与保护密钥PK1不吻合时，进入步骤S360，否则进入步骤S340；
S360：锁定保护功能。
通过方法300，除错系统100就可以在步骤S320中利用除错保护电路118开通除错存取电路116及待测电路112之间的通信，使得除错控制器120能够在步骤S330中通过除错存取电路116来存取待测电路112的数据并进行除错。在除错程序完成后，除错保护电路118可在步骤S340及S342中执行保护功能并阻断除错存取电路116及待测电路112之间的通信。而当除错控制器120欲进行除错程序时，则可传送包括除错密钥DK1的写入信息WM1至除错保护电路118，而除错保护电路118则可在步骤S346中比较除错密钥DK1与保护密钥PK1以判断是否可停止执行保护功能。
此外，为防止未授权者尝试连续传送不同的密钥来破解保护功能，方法300还可包括步骤S350，而在除错控制器120传送预定数量的错误密钥后，除错保护电路118将不再进行密钥的比对，并锁定保护功能，以确保待测电路112中的信息安全。
在一些实施例中，方法300也可应用在除错系统200中。在此情况下，方法300可以执行第一保护功能及第二保护功能来对第一待测电路212A及第二待测电路212B进行保护。此外，第一保护功能及第二保护功能可以根据系统的需求，而设计成同步启动或是独立控制。
综上所述，本发明实施例所提供的除错系统及操作除错系统的方法可以利用除错保护电路来开通或阻断除错存取电路及待测电路之间的通信，因此可以防止未授权者通过除错接口存取待测电路的数据，并提升待测芯片的安全。
以上所述仅为本发明的较优实施例，凡依本发明申请所做的等同变化与修改，均应属本发明的保护范围。
附图标记说明
100、200：除错系统
110、210：待测芯片
120、220：除错控制器
112、212A、212B：待测电路
114：除错接口
116、216：除错存取电路
118、218：除错保护电路
M1：一次性写入内存
DU1：除错管理单元
B1：控制接口
B2：高速接口
WM1、WM2：写入信息
PK1、PK2：保护密钥
DK1、DK2：除错密钥
CMP1：比较器
REG1：缓存器
300：方法
S310至S360：步骤

Claims (10)

1.一种除错系统，包括：
一待测芯片，包括：
一第一待测电路，用于执行一第一功能；
一除错接口；
一除错存取电路，耦接于所述第一待测电路及所述除错接口；及
一除错保护电路，耦接于所述第一待测电路及所述除错存取电路，用于在一第一保护功能未被启动时，开通所述除错存取电路及所述第一待测电路之间的通信，及在所述第一保护功能被启动时，阻断所述除错存取电路及所述第一待测电路之间的通信，及根据所述除错存取电路所传来的一第一写入信息判断是否停止所述第一保护功能；及
一除错控制器，选择性地耦接于所述除错接口，用于在所述第一保护功能被启动时，通过所述除错存取电路将所述第一写入信息传送至所述除错保护电路，及在所述第一保护功能未被启动时，通过所述除错存取电路存取所述第一待测电路的数据以对所述第一待测电路进行除错。
2.根据权利要求1所述的除错系统，其特征在于：所述除错存取电路包括：
一控制接口，耦接至所述除错保护电路；及
一高速接口，耦接至所述第一待测电路，所述高速接口的一传输速度大于所述控制接口的一传输速度。
3.根据权利要求1所述的除错系统，其特征在于：
所述第一写入信息包括一除错密钥；及
所述除错保护电路还用于储存一保护密钥；及
在所述第一保护功能被启动时，所述除错保护电路比较所述除错密钥及所述保护密钥，及当所述除错密钥及所述保护密钥吻合时，开通所述除错存取电路及所述第一待测电路之间的通信以停止所述第一保护功能。
4.根据权利要求3所述的除错系统，其特征在于：所述待测芯片还包括一一次性写入内存，及所述除错保护电路将所述保护密钥储存在所述一次性写入内存。
5.根据权利要求3所述的除错系统，其特征在于：
所述第一待测电路还用于产生所述保护密钥，及将所述保护密钥传送至使所述除错保护电路以使所述除错保护电路储存所述保护密钥。
6.根据权利要求3所述的除错系统，其特征在于：
在所述第一保护功能被启动时，当所述除错控制器连续传送一预定数量的第一写入信息至所述除错保护电路，且所述预定数量的第一写入信息中的多个除错密钥均与所述保护密钥相异时，所述除错保护电路停止根据所述第一写入信息判断是否停止所述第一保护功能，并维持启动所述第一保护功能。
7.根据权利要求1所述的除错系统，其特征在于：
所述第一待测电路包括一除错管理单元，耦接于所述除错存取电路及所述除错保护电路；及
所述除错保护电路通过控制所述除错管理单元以阻断或开通所述除错存取电路及所述第一待测电路之间的通信。
8.根据权利要求1所述的除错系统，其特征在于，所述除错系统还包括：
一第二待测电路，耦接于所述除错存取电路及所述除错保护电路，用于执行一第二功能；
所述除错控制器还用于在一第二保护功能被启动时，通过所述除错存取电路将一第二写入信息传送至所述除错保护电路，及在所述第二保护功能未被启动时，通过所述除错存取电路存取所述第二待测电路的数据以对所述第二待测电路进行除错。
9.根据权利要求8所述的除错系统，其特征在于：
所述第一保护功能及所述第二保护功能是同步启动及结束；或
所述第一保护功能及所述第二保护功能是独立控制。
10.根据权利要求8所述的除错系统，其特征在于：
所述第一写入信息包括一第一除错密钥，及所述第二写入信息包括一第二除错密钥；
所述除错保护电路还用于储存一第一保护密钥及一第二保护密钥；
在所述第一保护功能被启动时，所述除错保护电路比较所述第一除错密钥及所述第一保护密钥，及当所述第一除错密钥及所述第一保护密钥吻合时，开通所述除错存取电路及所述第一待测电路之间的通信以停止所述第一保护功能；及
在所述第二保护功能被启动时，所述除错保护电路比较所述第二除错密钥及所述第二保护密钥，及当所述第二除错密钥及所述第二保护密钥吻合时，开通所述除错存取电路及所述第二待测电路之间的通信以停止所述第二保护功能。
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