CN111295645B - 一种SoC芯片及总线访问控制方法 - Google Patents

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Abstract

本申请SoC芯片技术领域，提供了一种SoC芯片及总线访问控制方法。SoC芯片包括：总线机构，其包括至少一个MPU；OTP存储器，其用于存储总线访问控制信息；模式配置模块，连接至至少一个MPU及OTP存储器，模式配置模块用于在SoC芯片处于启动模式下，从OTP存储器中读取总线访问控制信息，并利用总线访问控制信息配置MPU，模式配置模块还用于在对MPU配置完成后，使能MPU，并将SoC芯片切换至用户模式。本申请，利用OTP存储器存储总线访问控制信息，使得可根据不同应用场景的需求，往OTP存储器中写入对应的总线访问控制信息，从而适应不同的应用场景，具有高度的灵活性。

Description

一种SoC芯片及总线访问控制方法
技术领域
本申请涉及SoC芯片技术领域，特别涉及一种SoC芯片及总线访问控制方法。
背景技术
SoC(System-on-a-Chip)芯片作为集成电路的芯片，其可有效地降低电子/信息系统产品的开发成本、缩短开发周期、提高产品的竞争力，在当今社会得到了广泛的应用。在SoC芯片中，总线系统是芯片上主设备与从设备传送信息的通道，具有重要的作用。在传统的SoC芯片架构中，采用的是单一总线系统，即所有的主设备共用一条总线，在同一时刻总线上只允许一个主设备具有访问权限。而随着SoC芯片的规模和复杂度日益提高，传统的单一总线系统已经无法满足应用需求，目前的总线结构由单一总线逐渐变为多层总线结构，即在同一时刻多个主设备可以在多层总线上向从设备发出访问请求，这种多层总线的结构提高了系统的性能，使得一个总线主设备的访问请求不会阻塞其他主设备，提高了总线效率。
在多个主设备和从设备相连的总线系统中，需要对总线上的每个主设备定义访问权限，每个主设备只能访问其允许访问的地址空间，例如对于外部通信接口设备，它只能访问系统中用于与外部交换数据的存储区域，不能控制和访问系统中的其他资源。但现有的总线权限的配置方式欠缺灵活性，定义主设备的访问权限信息无法修改，因此这种配置方式通常只能满足一种应用场景，无法满足SoC芯片应用环境多样性的需求。
发明内容
本申请部分实施例的目的在于提供一种SoC芯片及总线访问控制方法，可根据不同的应用场景，设置不同的总线访问控制信息，从而适应不同的应用场景，提高配置方式的灵活性。
本申请实施例提供了一种SoC芯片，包括：总线机构，其包括至少一个MPU；OTP存储器，其用于存储总线访问控制信息；模式配置模块，连接至所述至少一个MPU及所述OTP存储器，所述模式配置模块用于在所述SoC芯片处于启动模式下，从所述OTP存储器中读取所述总线访问控制信息，并利用所述总线访问控制信息配置所述MPU，所述模式配置模块还用于在对所述MPU配置完成后，使能所述MPU，并将所述SoC芯片切换至用户模式。
本申请实施例还提供了一种总线访问控制方法，应用于SoC芯片，所述SoC芯片包括模式配置模块、OTP存储器及总线机构；所述模式配置模块分别连接所述OTP存储器及所述总线机构中的MPU；所述方法包括：所述模式配置模块在所述SoC芯片处于启动模式下，从所述OTP存储器中读取总线访问控制信息；所述模式配置模块利用所述总线访问控制信息配置总线机构中的MPU；所述模式配置模块在对所述MPU配置完成后，使能所述MPU，并将所述SoC芯片切换至用户模式。
本申请实施例相对于现有技术而言，利用OTP存储器存储总线访问控制信息，使得可根据不同应用场景的需求，往OTP存储器中写入对应的总线访问控制信息，从而适应不同的应用场景，具有高度的灵活性。同时，本申请实施例利用通过硬件实现的模式配置模块控制总线访问控制信息的读取和配置过程，使得外部无法控制和篡改该过程，有利于提高总线访问控制信息的安全性。
另外，所述OTP存储器中设有加密模块，所述加密模块用于利用硬件预设的密钥，对写入所述OTP存储器中的所述总线访问控制信息进行加密；所述SoC芯片还包括解密模块，所述解密模块分别连接所述模式配置模块及所述OTP存储器；所述模式配置模块还用于调用所述解密模块利用所述硬件预设的密钥，对读取的所述总线访问控制信息进行解密，并将解密后的所述总线访问控制信息写入所述MPU中。使用硬件预设的密钥进行加密、解密，有利于避免防止总线访问控制信息被非法修改。
另外，所述模式配置模块还用于在所述加密模块对所述总线访问控制信息进行加密后，计算加密后的所述总线访问控制信息对应的校验信息，并将所述校验信息写入所述OTP存储器中；所述模式配置模块还用于从所述OTP存储器中读取所述校验信息，并利在所述校验信息对当前读取的加密后的所述总线访问控制信息进行校验，并在校验成功时，调用所述解密模块对读取的所述总线访问控制信息进行解密。在保存总线访问控制信息的同时，保存其校验信息，有利于避免攻击者非法修改总线访问控制信息。
另外，所述模式配置模块还用于在校验失败时，控制所述SoC芯片整体复位。有利于避免因非法修改而造成的潜在危险。
另外，所述总线机构包括多层总线，每层所述总线上连接一个所述MPU、至少一个主设备及至少一个从设备；所述MPU的一端连接所述主设备，另一端连接所述从设备。提供一种总线机构的具体结构。
另外，在所述SoC芯片处于所述用户模式下，所述主设备用于通过其所在层的总线发送访问请求；所述MPU用于根据所述总线访问控制信息，判断通过其所在层的总线发送的所述访问请求的合法性，并将合法的所述访问请求输出给所述访问请求对应的所述从设备。利用MPU先验证访问请求的合法性，再将合法的访问请求输出给对应的从设备，有利于避免非法访问，提高SoC芯片的安全性。
另外，所述MPU还用于拦截通过其所在层的总线发送的非法的所述访问请求，向非法的所述访问请求对应的所述主设备返回错误信息，并保存非法的所述访问请求。对拦截的非法的访问请求进行保存，使的用户可查看到非法的访问请求。
另外，每层所述总线上还连接一地址译码模块，所述MPU的一端通过所述地址译码模块连接所述主设备；所述地址译码模块用于在接收到所述主设备发送的所述访问请求时，根据所述访问请求中的所述从设备的地址信息，确定所述访问请求对应的所述从设备，并输出对应的所述从设备已确定的所述访问请求至所述述MPU。提供一种确定访问请求对应的从设备的方法。
另外，每层所述总线上还连接一第一仲裁模块；所述地址译码模块通过所述第一仲裁模块连接所述主设备；所述第一仲裁模块用于在同一时间内接收到至少两个所述主设备发送的所述访问请求时，根据第一预设策略，将所述第一仲裁模块所在层的总线的控制权分配给其中一个所述主设备，并输出获得所述第一仲裁模块所在层的总线的控制权的所述主设备的所述访问请求。针对同层总线上多个主设备同时发送访问请求的场景，提供了一种具体的处理方法。
另外，所述总线机构还包括与所述从设备一一对应的第一选通电路；每个所述MPU的另一端通过所述第一选通电路连接至所述从设备；所述第一选通电路用于在同一时间内接收到至少两个所述MPU发送的所述访问请求时，根据第二预设策略，确定所述从设备当前待响应的所述访问请求，并导通所述从设备与确定的所述访问请求对应的所述主设备。针对从设备同时接收到多层总线上的主设备的访问请求的场景，提供了一种具体的处理方法。
另外，所述总线机构还包括与所述MPU一一对应的第二选通电路；每个所述MPU还通过所述第二选通电路连接所述主设备；所述MPU还用于接收所述从设备的发送的响应信息；所述第二选通电路用于根据所述响应信息，确定所述响应信息对应的所述从设备，并导通确定的所述从设备与当前获得所述第二选通电路所在层的总线的控制权的所述主设备。提供一种接收从设备的响应信息的方法。
另外，所述模式配置模块还用于在所述SoC芯片处于启动模式下，且所述OTP存储器的模式控制字为初始值时，将所述SoC芯片切换至测试模式，以供指定的主设备向所述OTP存储器中写入所述总线访问控制信息。提供一种向OTP存储器中写入总线访问控制信息的场景。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，附图中具有相同参考数字标号的元件表示为类似的元件，除非有特别申明，附图中的图不构成比例限制。
图1是根据本申请第一实施例中的SoC芯片的结构示意图；
图2是根据本申请第一实施例中的总线机构的结构示意图；
图3是根据本申请第一实施例中的第二选通电中的结构示意图；
图4是根据本申请第二实施例中的SoC芯片的结构示意图；
图5是根据本申请第四实施例中的总线访问控制方法的具体流程图；
图6是根据本申请第五实施例中的总线访问控制方法的具体流程图；
图7是根据本申请第六实施例中的总线访问控制方法的具体流程图。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请部分实施例进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。
本申请第一实施例涉及一种SoC芯片。如图1所示，该SoC芯片包括模式配置模块1、OTP(One Time Programable，一次性可编程)存储器2及总线机构3；其中，OTP存储器2用于存储总线访问控制信息，总线机构3包括至少一个MPU(Memory Protection Unit，存储器保护单元)31(参见图2)，模式配置模块1分别连接OTP存储器2及该至少一个MPU31。
具体而言，总线机构3可包括多层总线，每层总线可连接一个MPU31、至少一个主设备4及至少一个从设备5；MPU31的一端通过总线连接至主设备4，另一端通过总线连接至从设备5。在实际应用中，MPU31连接的主设备4为所在层的总线上的主设备，MPU31连接的从设备5既包括所在层的总线上的从设备，也可包括其他层的总线上的从设备。主设备4可包括MCU、DMA(Direct Memory Access，直接存储器访问)模块、外部通信接口模块、调试接口模块、加解密模块等；从设备5可包括RAM(random access memory，随机存取存储器)、ROM(Read-Only Memory，只读存储器)、Flash(闪存)、EEPROM(Electrically ErasableProgrammable read only memory，带电可擦可编程只读存储器)以及其他功能模块(功能模块通常通过寄存器接口连接在总线上)。图2是以总线机构3包括三层总线为例进行示意的，其中第一层总线上的主设备4为MCU、JTAG(系统测试接口模块)；第二层总线上的主设备4为USB、SPIM0(串行外设接口M0)、SPIM2(串行外设接口M2)；第三层总线上的主设备4为AES(高级加密标准模块)、SHA(安全散列算法模块)、SPIM1(串行外设接口M1)、DMA(直接存储器访问模块)。从设备5分别为IRAM(Internal Random Access Memory，内部随机存取存储器)、DRAM(Dynamic Random Access Memory，动态随机存取存储器)、BRAM(Block RandomAccess Memory，块随机存取存储器)、APB Regs(外设的寄存器空间)。
值得一提的是，在实际应用中，OTP存储器2可连接在其中一层总线上；模式配置模块1既可连接在其中一层总线上，通过总线实现与OTP存储器2及各层总线上的MPU31的连接，也可不连接在任意一层总线上，而通过其他线路，实现与OTP存储器2及各层总线上的MPU31的连接，本实施例对此不做限制。
本实施例中，OTP存储器2用于存储总线访问控制信息。该总线访问控制信息可包括各层总线上连接的主设备4的信息(如主设备的编号)、从设备5的信息(如从设备的地址信息，其可包括从设备的起始地址、从设备的地址范围等)以及主设备4对从设备5的访问权限。访问权限主要分为四种，即：RW(可以读可以写)、WO(只可写)、RO(只可读)、NA(不可读不可写)，参见表一。
表一：
模式配置模块1用于在SoC芯片处于启动模式(Boot模式)下，从OTP存储器2中读取总线访问控制信息，并利用总线访问控制信息对MPU31进行配置。
具体而言，当SoC芯片复位或上电之后，SoC芯片会进入启动模式，此时，总线机构中的多层总线由模式配置模块1控制，总线上的主设备4不能通过总线发起访问请求。在该模式下，模式配置模块1读取OTP存储器2的模式控制字，若该模式控制字为OTP存储器2的初始值，则表明OTP存储器2中未写入总线访问控制信息，此时，模式配置模块1会将SoC芯片切换至测试模式，以供指定的主设备4(如测试接口设备)向OTP存储器2中写入总线访问控制信息。该指定的主设备4在写入总线访问控制信息后，会将OTP存储器2的模式控制字更新为预设值，此后，SoC芯片会重新上电复位，再次进入启动模式。若模式配置模块1读取的OTP存储器2的模式控制字为预设值，则表明OTP存储器2中已写入总线访问控制信息。此时，模式配置模块1可直接从OTP存储器2中读取总线访问控制信息，并将总线访问控制信息写入MPU31中，以实现对MPU31的配置。
模式配置模块1还用于在对MPU31配置完成后，使能MPU31，并将SoC芯片切换至用户模式。此时，模式配置模块1会将总线的控制权转移给主设备4，以供主设备4通过总线发送访问请求。
在SoC芯片处于用户模式下，主设备4用于通过其所在层的总线发送访问请求，MPU31用于根据总线访问控制信息，判断通过本层总线发送的访问请求的合法性。具体而言，访问请求中会携带对应的主设备4的信息(如主设备的编号)、要访问的从设备5的信息(如从设备的地址信息)等。MPU31在接收到通过其所在层的总线发送的访问请求时，可先确定当前的主设备4要访问哪一个从设备5(即确定访问请求对应的从设备5)，然后根据总线访问控制信息中的访问权限判断该访问是否合法。若合法，MPU31会将该访问请求输出给该访问请求对应的从设备。若不合法，MPU31会拦截该非法的访问请求，向非法的访问请求对应的主设备4返回错误信息，并保存该非法的访问请求，以供用户随时查看。
优选地，本实施例中，每层总线上还连接一个地址译码模块34，MPU31通过该地址译码模块34连接MPU31所在层的总线上的主设备4。地址译码模块34用于在接收到主设备4发送的访问请求时，根据访问请求包含的从设备5的地址信息，确定该访问请求对应的从设备5。确定好从设备5之后，地址译码模块34就可输出对应的从设备已确定的访问请求至MPU31。MPU31在接收到地址译码模块34输出的访问请求时，就可直接从该访问请求中确定出当前的主设备4要访问哪一个从设备5。
优选地，本实施例中，每层总线上还连接一个第一仲裁模块32。地址译码模块34通过该第一仲裁模块32连接MPU31所在层的总线上的主设备4。第一仲裁模块32用于在同一时间内接收到至少两个主设备4发送的访问请求时，根据第一预设策略，将第一仲裁模块32所在层的总线的控制权分配给其中一个主设备4，并输出获得第一仲裁模块32所在层的总线的控制权的主设备4的访问请求。该第一预设策略可以是主设备的优先级，即根据发送访问请求的各主设备的优先级的高低分配总线的控制权。该第一预设策略也可以是轮询策略，本实施例对此不做限制。第一仲裁模块32还会缓存当前未获得其所在层的总线的控制权的主设备的访问请求，待其所在层的总线空闲(总线的控制权被释放)时，第一仲裁模块32可再按照第一预设策略将总线的控制权分配给当前缓存的访问请求对应的主设备。
优选地，总线机构3还包括与从设备5一一对应的第一选通电路33，MPU31通过第一选通电路33连接至从设备5。具体而言，MPU31接收到第一仲裁模块32输出的访问请求，并判定该访问请求为合法的访问请求时，会将该访问请求输出给相应的从设备5对应的第一选通电路33。若第一选通电路33在同一时间内仅接收到一个MPU31发送的访问请求，则会导通对应的从设备5与该访问请求对应的主设备4，以将接收到访问请求发送给从设备5。若第一选通电路33在同一时间内接收到至少两个MPU31发送的访问请求，则可根据第二预设策略，确定从设备当前待响应的访问请求，并导通从设备与确定的访问请求对应的主设备。该第二预设策略可以是主设备的优先级，也可以是轮询策略，本实施例对此不做限制。
该第一选通电路33可包括：输出模块、第一数据选择器(即图2中的MUX1)及第二仲裁模块；其中，输出模块包括多个第一连接端，及一个第二连接端，每个第一连接端可对应连接一个MPU31，第二连接端连接第一数据选择器；第一数据选择器还连接第二仲裁模块及从设备5。其中，输出模块用于接收其所连接的MPU31所发送的访问请求，第二仲裁模块用于在输出模块在同一时间内接收到至少两个MPU31发送的访问请求时，根据第二预设策略，确定从设备当前待响应的访问请求。第一数据选择器则用于导通从设备5与确定的访问请求对应的主设备4，以将确定的访问请求发送给从设备5(剩下的访问请求可缓存在输出模块中)。
值得一提的是，总线机构3还可包括与MPU31一一对应的第二选通电路；MPU31还通过对应的第二选通电路连接本层总线上的主设备4。具体而言，从设备5接收到第一选通电路33发送的访问请求后，会对该访问请求进行响应，并输出响应信息。该响应信息中可携带从设备的信息及主设备的信息。第二选通电路在MPU31接收到从设备5反馈的响应信息时，会根据该响应信息确定对应的从设备5，并导通确定的对应从设备5与当前获得第二选通电路所在层的总线的控制权的主设备，以将该响应信息发送给该获得第二选通电路所在层的总线的控制权的主设备。
如图3所示，该第二选通电路可由第二数据选择器(即图3中的MUX2)35及地址译码模块34组成，其中，第二数据选择器35连接在主设备4与地址译码模块34之间。其中，地址译码模块34用于根据该响应信息确定对应的从设备5，第二数据选择器35用于导通确定的从设备5与当前获得第二数据选择器35所在层的总线的控制权的主设备4。
本实施例相对于现有技术而言，利用OTP存储器存储总线访问控制信息，使得可根据不同应用场景的需求，往OTP存储器中写入对应的总线访问控制信息，从而适应不同的应用场景，具有高度的灵活性。同时，本申请实施例利用通过硬件实现的模式配置模块控制总线访问控制信息的读取和配置过程，使得外部无法控制和篡改该过程，有利于提高总线访问控制信息的安全性。
本申请第二实施例涉及一种SoC芯片。本实施例是在第一实施例的基础上做的进一步改进，主要改进之处在于：本实施例还会对存储在OTP存储器中的总线访问控制信息进行加密，以提高总线访问控制信息的安全性。
本实施例中，OTP存储器2中设有加密模块；加密模块用于对写入OTP存储器2中的总线访问控制信息进行加密。总线访问控制信息经加密模块加密之后，会对密文的形式存储于OTP存储器2中。在实际应用中，加密模块可用外部不可见的硬件预设的密钥(即OTP存储器外部的硬件产生的密钥)对总线访问控制信息进行加密。经加密模块加密之后，在启动模式下，模式配置模块1从OTP存储器2中读取的总线访问控制信息就是加密后的总线访问控制信息。
本实施例中，如4所示，SoC芯片还包括解密模块6，该解密模块6分别连接模式配置模块1及OTP存储器2。模式配置模块1可调用解密模块6对读取的总线访问控制信息进行解密，并将解密后的总线访问控制信息写入MPU31中，以实现对MPU31的配置。解密模块6可采用公开或私有的对称密码算法，使用与加密模块相同的密钥(即该硬件预设的密钥)进行解密。
值得一提的是，本实施例是以加密模块设置于OTP存储器2中为例进行说明的，但在实际应用中，加密模块也可以设置于OTP存储器2外。当加密模块设置于OTP存储器2外时，该加密模块可对OTP存储器2的接口进行检测，当加密模块检测到指定的主设备向OTP存储器2中写入总线访问控制信息时，该加密模块即可对写入OTP存储器2中的总线访问控制信息进行加密。
本实施例相对于第一实施例而言，使用硬件预设的密钥对存储在OTP存储器中的总线访问控制信息进行加密、解密，该硬件预设的密钥为外部不可见的密钥，使得攻击者无法获取，因此无法得到总线访问控制信息的明文，提高了总线访问控制信息的安全性。
本申请第三实施例涉及一种SoC芯片。本实施例是在第二实施例的基础上做的进一步改进，主要改进之处在于：本实施例在对存储于OTP存储器中的总线访问控制信息进行加密的同时，还将加密后的总线访问控制信息对应的校验信息存储于OTP存储器中。
具体而言，本实施例中，模式配置模块1还用于在加密模块对总线访问控制信息进行加密后，计算加密后的总线访问控制信息对应的校验信息，并将该校验信息写入OTP存储器2中。
模式配置模块1在从OTP存储器2中读取加密后的总线访问控制信息时，会同时读取该校验信息，并利用该校验信息对当前读取的加密后的总线访问控制信息进行校验。若校验成功，则表明当前读取的总线访问控制信息未被修改，此时，模式配置模块1可调用解密模块6对读取的总线访问控制信息进行解密；若校验失败，则表明当前读取的总线访问控制信息已被非法修改。此时，模式配置模块1可触发安全报警信号使芯片整体复位。在实际应用中，利用校验信息对当前读取的加密后的总线访问控制信息进行校验，可使用CRC(Cyclic Redundancy Check，循环冗余校验)或奇偶校验等方法。
本实施例相对于第二实施例而言，在对存储于OTP存储器中的总线访问控制信息进行加密的同时，还将加密后的总线访问控制信息对应的校验信息存储于OTP存储器中，有利于进一步防止攻击者无法非法修改总线访问控制信息，提高SoC芯片的安全性。
本申请第四实施例涉及一种总线访问控制方法。该方法应用于第一实施例的SoC芯片，其具体流程如图5所示。
步骤501：模式配置模块在SOC芯片进入启动模式后，读取OTP存储器的模式控制字。
步骤502：模式配置模块判断该模式控制字是否为OTP存储器的初始值。若是，则进入步骤503；若否，则进入步骤504。
步骤503：模式配置模块将SoC芯片切换至测试模式，以供指定的主设备向OTP存储器中写入总线访问控制信息。
在测试模式下，模式配置模块将总线的控制权转移给指定的主设备(测试接口设备)，该指定的主设备就可通过总线向OTP存储器中写入总线访问控制信息。写完总线访问控制信息，该指定的主设备就可将OTP存储器的模式控制字更新为预设值。此后，SoC芯片会重新上电复位。
步骤504：模式配置模块从OTP存储器中读取总线访问控制信息。
步骤505：模式配置模块利用总线访问控制信息配置总线机构中的MPU。
从OTP存储器中读取总线访问控制信息后，模式配置模块可将总线访问控制信息写入各层总线上的MPU中，以实现对MPU的配置。
步骤506：模式配置模块在对MPU配置完成后，使能MPU，并将SOC芯片切换至用户模式。
完成对MPU的配置后，模式配置模块控制SoC芯片进入用户模式，此时，总线的控制权会转移至主设备，主设备可通过总线发送访问请求。
值得一提的是，本实施例中，总线机构是一个多层的总线互联结构，所有的总线主设备按照分层顺序排列，每一层上有一个独立的MPU。主设备通过总线发送访问请求时，MPU可根据总线访问控制信息中的从设备的信息判断当前的主设备要访问哪一个从设备，并根据总线访问控制信息中的访问权限判断该访问是否合法。对于非法的访问请求，MPU会拦截该次访问；针对每次被拦截的访问请求，MPU都会产生对应的中断信号(向非法的访问请求对应的主设备返回错误信息)，并保存该非法的访问请求。
由于第一实施例与本实施例相互对应，因此本实施例可与第一实施例互相配合实施。第一实施例中提到的相关技术细节在本实施例中依然有效，在第一实施例中所能达到的技术效果在本实施例中也同样可以实现，为了减少重复，这里不再赘述。相应地，本实施例中提到的相关技术细节也可应用在第一实施例中。
本实施例相对于现有技术而言，利用OTP存储器存储总线访问控制信息，使得可根据不同应用场景的需求，往OTP存储器中写入对应的总线访问控制信息，从而适应不同的应用场景，具有高度的灵活性。同时，本申请实施例利用通过硬件实现的模式配置模块控制总线访问控制信息的读取和配置过程，使得外部无法控制和篡改该过程，有利于提高总线访问控制信息的安全性。
本申请第五实施例涉及一种总线访问控制方法。本实施例是在第四实施例的基础上做的进一步改进，主要改进之处在于：本实施例还会对存储在OTP存储器中的总线访问控制信息进行加密，其具体流程如图6所示。
其中，步骤601至604、606与步骤501至504、506相同，本实施例不再赘述。
步骤605：模式配置模块调用解密模块对读取的总线访问控制信息进行解密，并利用解密后的总线访问控制信息配置MPU。
本实施例中，OTP存储器中设有加密模块；该加密模块会对写入OTP存储器中的总线访问控制信息进行加密。因此，本实施例中，模式配置模块从OTP存储器中读取的总线访问控制信息为加密的总线访问控制信息。因此，在利用读取的总线访问控制信息配置MPU之后，模式配置模块可调用解密模块对读取的总线访问控制信息进行解密，然后再将解密后的总线访问控制信息写入MPU中，以实现对MPU的配置。
值得一提的是，本实施例中解密模块可采用公开或私有的对称密码算法，使用与加密模块相同的密钥进行解密。该密钥可为外部不可见的硬件预设的密钥。
由于第二实施例与本实施例相互对应，因此本实施例可与第二实施例互相配合实施。第二实施例中提到的相关技术细节在本实施例中依然有效，在第二实施例中所能达到的技术效果在本实施例中也同样可以实现，为了减少重复，这里不再赘述。相应地，本实施例中提到的相关技术细节也可应用在第二实施例中。
本实施例相对于第四实施例而言，使用硬件预设的密钥对存储在OTP存储器中的总线访问控制信息进行加密、解密，使得攻击者无法获得硬件密钥，因此无法得到总线访问控制信息的明文，提高了总线访问控制信息的安全性。
本申请第六实施例涉及一种总线访问控制方法。本实施例是在第五实施例的基础上做的进一步改进，主要改进之处在于：本实施例在对存储于OTP存储器中的总线访问控制信息进行加密的同时，还将加密后的总线访问控制信息对应的校验信息存储于OTP存储器中，其具体流程如图7所示。
其中，步骤701至703、708与步骤601至603、606相同，本实施例不再赘述。
步骤704：模式配置模块从OTP存储器中读取总线访问控制信息，以及校验信息。
本实施例中，模式配置模块还在加密模块对总线访问控制信息进行加密后，计算加密后的总线访问控制信息对应的校验信息，并将该校验信息写入OTP存储器中。
步骤705：模式配置模块利用该校验信息对当前读取的加密后的总线访问控制信息进行校验，并判断是否校验成功。若是，则进入步骤707；若否，则进入步骤706。
在实际应用中，利用校验信息对当前读取的加密后的总线访问控制信息进行校验，可使用CRC或奇偶校验等方法。
步骤706：模式配置模块控制芯片整体复位。
若校验失败，则表明当前的总线访问控制信息已被非法修改。此时，模式配置模块可触发安全报警信号使芯片整体复位。
步骤707：模式配置模块调用解密模块对读取的总线访问控制信息进行解密，并利用解密后的总线访问控制信息配置MPU。
若校验成功，则表明当前的总线访问控制信息未被修改，此时，模式配置模块可调用解密模块对读取的总线访问控制信息进行解密，并将解密后的总线访问控制信息写入MPU中。
由于第三实施例与本实施例相互对应，在对存储于OTP存储器中的总线访问控制信息进行加密的同时，还将加密后的总线访问控制信息对应的校验信息存储于OTP存储器中，有利于进一步防止攻击者无法非法修改总线访问控制信息，提高SoC芯片的安全性。
本领域的普通技术人员可以理解，上述各实施例是实现本申请的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本申请的精神和范围。

Claims (18)

1.一种SoC芯片，其特征在于，包括：
总线机构，其包括至少一个MPU；
OTP存储器，其用于存储总线访问控制信息；
模式配置模块，连接至所述至少一个MPU及所述OTP存储器，
所述模式配置模块用于在所述SoC芯片处于启动模式下，从所述OTP存储器中读取所述总线访问控制信息，并利用所述总线访问控制信息配置所述MPU，所述模式配置模块还用于在对所述MPU配置完成后，使能所述MPU，并将所述SoC芯片切换至用户模式；
其中，所述OTP存储器中设有加密模块，所述加密模块用于利用硬件预设的密钥，对写入所述OTP存储器中的所述总线访问控制信息进行加密；
所述SoC芯片还包括解密模块，所述解密模块分别连接所述模式配置模块及所述OTP存储器；
所述模式配置模块还用于调用所述解密模块利用所述硬件预设的密钥，对读取的所述总线访问控制信息进行解密，并将解密后的所述总线访问控制信息写入所述MPU中。
2.根据权利要求1所述的SoC芯片，其中，
所述模式配置模块还用于在所述加密模块对所述总线访问控制信息进行加密后，计算加密后的所述总线访问控制信息对应的校验信息，并将所述校验信息写入所述OTP存储器中；
所述模式配置模块还用于从所述OTP存储器中读取所述校验信息，并利在所述校验信息对当前读取的加密后的所述总线访问控制信息进行校验，并在校验成功时，调用所述解密模块对读取的所述总线访问控制信息进行解密。
3.根据权利要求2所述的SoC芯片，其中，所述模式配置模块还用于在校验失败时，控制所述SoC芯片整体复位。
4.根据权利要求1所述的SoC芯片，其中，所述总线机构包括多层总线，每层所述总线连接一个所述MPU、至少一个主设备及至少一个从设备；其中，所述MPU的一端连接所述主设备，另一端连接所述从设备。
5.根据权利要求4所述的SoC芯片，其中，
在所述SoC芯片处于所述用户模式下，
所述主设备用于通过其所在层的总线发送访问请求；
所述MPU用于根据所述总线访问控制信息，判断通过其所在层的总线发送的所述访问请求的合法性，并将合法的所述访问请求输出给所述访问请求对应的所述从设备。
6.根据权利要求5所述的SoC芯片，其中，所述MPU还用于拦截通过其所在层的总线发送的非法的所述访问请求，向非法的所述访问请求对应的所述主设备返回错误信息，并保存非法的所述访问请求。
7.根据权利要求4所述的SoC芯片，其中，每层所述总线上还连接一地址译码模块，所述MPU的一端通过所述地址译码模块连接所述主设备；
所述地址译码模块用于在接收到所述主设备发送的访问请求时，根据所述访问请求中的所述从设备的地址信息，确定所述访问请求对应的所述从设备，并输出对应的所述从设备已确定的所述访问请求至所述MPU。
8.根据权利要求7所述的SoC芯片，其中，每层所述总线上还连接一第一仲裁模块；所述地址译码模块通过所述第一仲裁模块连接所述主设备；
所述第一仲裁模块用于在同一时间内接收到至少两个所述主设备发送的所述访问请求时，根据第一预设策略，将所述第一仲裁模块所在层的总线的控制权分配给其中一个所述主设备，并输出获得所述第一仲裁模块所在层的总线的控制权的所述主设备的所述访问请求。
9.根据权利要求4所述的SoC芯片，其中，所述总线机构还包括与所述从设备一一对应的第一选通电路；每个所述MPU的另一端通过所述第一选通电路连接至所述从设备；
所述第一选通电路用于在同一时间内接收到至少两个所述MPU发送的访问请求时，根据第二预设策略，确定所述从设备当前待响应的所述访问请求，并导通所述从设备与确定的所述访问请求对应的所述主设备。
10.根据权利要求4所述的SoC芯片，其中，所述总线机构还包括与所述MPU一一对应的第二选通电路；每个所述MPU还通过所述第二选通电路连接所述主设备；
所述MPU还用于接收所述从设备的发送的响应信息；
所述第二选通电路用于根据所述响应信息，确定所述响应信息对应的所述从设备，并导通确定的所述从设备与当前获得所述第二选通电路所在层的总线的控制权的所述主设备。
11.根据权利要求1所述的SoC芯片，其中，所述模式配置模块还用于在所述SoC芯片处于所述启动模式下，且所述OTP存储器的模式控制字为初始值时，将所述SoC芯片切换至测试模式，以供指定的主设备向所述OTP存储器中写入所述总线访问控制信息。
12.一种总线访问控制方法，其特征在于，应用于SoC芯片，所述SoC芯片包括：
总线机构，其包括至少一个MPU；
OTP存储器，其用于存储总线访问控制信息；
模式配置模块，连接至所述至少一个MPU及所述OTP存储器；
所述方法包括：
所述模式配置模块在所述SoC芯片处于启动模式下，从所述OTP存储器中读取所述总线访问控制信息；
所述模式配置模块利用所述总线访问控制信息配置所述MPU；
所述模式配置模块在对所述MPU配置完成后，使能所述MPU，并将所述SoC芯片切换至用户模式；
其中，所述OTP存储器中设有加密模块；所述加密模块用于利用硬件预设的密钥，对写入所述OTP存储器中的所述总线访问控制信息进行加密；
所述模式配置模块利用所述总线访问控制信息配置所述MPU，具体包括：
所述模式配置模块调用解密模块利用所述硬件预设的密钥，对读取的所述总线访问控制信息进行解密，并将解密后的所述总线访问控制信息写入所述MPU中。
13.根据权利要求12所述的总线访问控制方法，其中，在所述调用解密模块利用所述硬件预设的密钥，对读取的所述总线访问控制信息进行解密之前，所述方法还包括：
从所述OTP存储器中读取校验信息；其中，所述模式配置模块在所述加密模块对所述总线访问控制信息进行加密后，计算加密后的所述总线访问控制信息对应的所述校验信息，并将所述校验信息写入所述OTP存储器；
利用所述校验信息对当前读取的加密后的所述总线访问控制信息进行校验；
在校验成功时，执行所述调用解密模块对读取的所述总线访问控制信息进行解密。
14.根据权利要求13所述的总线访问控制方法，其中，在校验失败时，所述方法还包括：
控制所述SoC芯片整体复位。
15.根据权利要求12所述的总线访问控制方法，其中，在从OTP存储器中读取总线访问控制信息之前，所述方法还包括：
读取当前所述OTP存储器的模式控制字；
判断所述模式控制字是否为所述OTP存储器的初始值；
若是，则将所述SoC芯片切换至测试模式，以供指定的主设备向所述OTP存储器中写入所述总线访问控制信息；
若否，则执行所述读取所述总线访问控制信息。
16.一种SoC芯片，其特征在于，包括：
总线机构，其包括至少一个MPU；
OTP存储器，其用于存储总线访问控制信息；
模式配置模块，连接至所述至少一个MPU及所述OTP存储器，
所述模式配置模块用于在所述SoC芯片处于启动模式下，从所述OTP存储器中读取所述总线访问控制信息，并利用所述总线访问控制信息配置所述MPU，所述模式配置模块还用于在对所述MPU配置完成后，使能所述MPU，并将所述SoC芯片切换至用户模式；
其中，所述总线机构包括多层总线，每层所述总线连接一个所述MPU、至少一个主设备及至少一个从设备；其中，所述MPU的一端连接所述主设备，另一端连接所述从设备；
每层所述总线上还连接一地址译码模块，所述MPU的一端通过所述地址译码模块连接所述主设备；
所述地址译码模块用于在接收到所述主设备发送的访问请求时，根据所述访问请求中的所述从设备的地址信息，确定所述访问请求对应的所述从设备，并输出对应的所述从设备已确定的所述访问请求至所述MPU；
每层所述总线上还连接一第一仲裁模块；所述地址译码模块通过所述第一仲裁模块连接所述主设备；
所述第一仲裁模块用于在同一时间内接收到至少两个所述主设备发送的所述访问请求时，根据第一预设策略，将所述第一仲裁模块所在层的总线的控制权分配给其中一个所述主设备，并输出获得所述第一仲裁模块所在层的总线的控制权的所述主设备的所述访问请求。
17.一种SoC芯片，其特征在于，包括：
总线机构，其包括至少一个MPU；
OTP存储器，其用于存储总线访问控制信息；
模式配置模块，连接至所述至少一个MPU及所述OTP存储器，
所述模式配置模块用于在所述SoC芯片处于启动模式下，从所述OTP存储器中读取所述总线访问控制信息，并利用所述总线访问控制信息配置所述MPU，所述模式配置模块还用于在对所述MPU配置完成后，使能所述MPU，并将所述SoC芯片切换至用户模式；
其中，所述总线机构包括多层总线，每层所述总线连接一个所述MPU、至少一个主设备及至少一个从设备；其中，所述MPU的一端连接所述主设备，另一端连接所述从设备；
所述总线机构还包括与所述从设备一一对应的第一选通电路；每个所述MPU的另一端通过所述第一选通电路连接至所述从设备；
所述第一选通电路用于在同一时间内接收到至少两个所述MPU发送的访问请求时，根据第二预设策略，确定所述从设备当前待响应的所述访问请求，并导通所述从设备与确定的所述访问请求对应的所述主设备。
18.一种SoC芯片，其特征在于，包括：
总线机构，其包括至少一个MPU；
OTP存储器，其用于存储总线访问控制信息；
模式配置模块，连接至所述至少一个MPU及所述OTP存储器，
所述模式配置模块用于在所述SoC芯片处于启动模式下，从所述OTP存储器中读取所述总线访问控制信息，并利用所述总线访问控制信息配置所述MPU，所述模式配置模块还用于在对所述MPU配置完成后，使能所述MPU，并将所述SoC芯片切换至用户模式；
其中，所述总线机构包括多层总线，每层所述总线连接一个所述MPU、至少一个主设备及至少一个从设备；其中，所述MPU的一端连接所述主设备，另一端连接所述从设备；
所述总线机构还包括与所述MPU一一对应的第二选通电路；每个所述MPU还通过所述第二选通电路连接所述主设备；
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114547705A (zh) * 2020-11-27 2022-05-27 瑞昱半导体股份有限公司 除错系统
CN113158260B (zh) * 2021-03-30 2023-03-31 西南电子技术研究所（中国电子科技集团公司第十研究所） SoC芯片内部数据分级防护电路
CN113064709B (zh) * 2021-04-09 2023-04-07 思澈科技(上海)有限公司 一种适用于mcu芯片的任务调度方法及系统
TWI775436B (zh) * 2021-05-17 2022-08-21 新唐科技股份有限公司 匯流排系統
CN114363074B (zh) * 2022-01-07 2024-04-16 杭州安恒信息技术股份有限公司 一种访问控制实现方法、装置、设备及存储介质
GB2621170A (en) * 2022-08-05 2024-02-07 Xmos Ltd Execution of Instructions from Trusted and Untrusted Memories

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102567245A (zh) * 2011-12-27 2012-07-11 深圳国微技术有限公司 用于soc芯片系统的存储控制器及其实现方法
CN105335227A (zh) * 2014-06-19 2016-02-17 华为技术有限公司 一种节点内的数据处理方法、装置和系统
JP2017004293A (ja) * 2015-06-11 2017-01-05 株式会社リコー セキュリティ制御装置、電子機器、セキュリティ制御方法及びセキュリティ制御プログラム

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102129530B (zh) * 2003-05-27 2015-08-19 新思科技有限公司 访问保护的电子系统及访问控制方法
US9652637B2 (en) * 2005-05-23 2017-05-16 Avago Technologies General Ip (Singapore) Pte. Ltd. Method and system for allowing no code download in a code download scheme
US8046571B1 (en) * 2006-12-18 2011-10-25 Marvell International Ltd. System-on-a-chip (SoC) security using one-time programmable memories
US20080294838A1 (en) * 2007-05-25 2008-11-27 Agere Systems Inc. Universal boot loader using programmable on-chip non-volatile memory
US8732806B2 (en) * 2009-09-14 2014-05-20 Broadcom Corporation Method and system for hardware enforced virtualization in an integrated circuit
US8826039B2 (en) * 2010-02-02 2014-09-02 Broadcom Corporation Apparatus and method for providing hardware security
CN102520961B (zh) * 2011-12-22 2014-08-27 福州大学 片外在线可编程的soc系统及其控制方法
US9015437B2 (en) * 2012-02-28 2015-04-21 Smsc Holdings S.A.R.L. Extensible hardware device configuration using memory
US9904802B2 (en) * 2012-11-23 2018-02-27 Nxp Usa, Inc. System on chip
DE102013203365A1 (de) * 2013-02-28 2014-08-28 Siemens Aktiengesellschaft Verfahren und Schaltungsanordnung für kontrollierte Zugriffe auf Slave-Einheiten in einem Ein-Chip-System
US20140250290A1 (en) * 2013-03-01 2014-09-04 St-Ericsson Sa Method for Software Anti-Rollback Recovery
US9395993B2 (en) * 2013-07-29 2016-07-19 Intel Corporation Execution-aware memory protection
US9767044B2 (en) * 2013-09-24 2017-09-19 Intel Corporation Secure memory repartitioning
CN104050061B (zh) * 2014-07-01 2016-01-20 中国航天科工集团第二研究院七〇六所 一种基于PCIe总线多主控板冗余备份系统
US9690719B2 (en) * 2014-09-11 2017-06-27 Nxp Usa, Inc. Mechanism for managing access to at least one shared integrated peripheral of a processing unit and a method of operating thereof
CN104598402B (zh) * 2014-12-30 2017-11-10 北京兆易创新科技股份有限公司 一种闪存控制器和闪存控制器的控制方法
US9710651B2 (en) * 2015-04-10 2017-07-18 Vixs Systems Inc. Secure processor for SoC initialization
US10025600B2 (en) * 2015-10-02 2018-07-17 Google Llc NAND-based verified boot
US10289577B2 (en) * 2016-05-11 2019-05-14 New York University System, method and computer-accessible medium for low-overhead security wrapper for memory access control of embedded systems
US10452287B2 (en) * 2016-06-24 2019-10-22 Futurewei Technologies, Inc. System and method for shared memory ownership using context
CN106990747A (zh) * 2017-02-28 2017-07-28 深圳市麦格米特控制技术有限公司 一种plc指令执行器
US20190370439A1 (en) * 2018-05-29 2019-12-05 Sunasic Technologies, Inc. Secure system on chip for protecting software program from tampering, rehosting and piracy and method for operating the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102567245A (zh) * 2011-12-27 2012-07-11 深圳国微技术有限公司 用于soc芯片系统的存储控制器及其实现方法
CN105335227A (zh) * 2014-06-19 2016-02-17 华为技术有限公司 一种节点内的数据处理方法、装置和系统
JP2017004293A (ja) * 2015-06-11 2017-01-05 株式会社リコー セキュリティ制御装置、電子機器、セキュリティ制御方法及びセキュリティ制御プログラム

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