CN114530534A - 一种led芯片及其制备方法 - Google Patents
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Abstract
本发明提供了一种LED芯片及其制备方法，其隔离层覆盖所述外延叠层并裸露所述凹槽的部分表面，且沿所述台面表面的隔离层具有至少一通孔；通过所述通孔实现对发光面积的控制；同时，所述通孔是对所述隔离层进行刻蚀工艺而形成，且隔离层为绝缘材料，则刻蚀过程容易控制，藉以更好地实现对发光面积的有效控制；再者，本发明提供的LED芯片，使电流扩展金属正下方的电流扩展层与所述第二型半导体层不直接接触，从而，避免了电流聚集在扩展电极正下方的情况，进而提高LED芯片的抗ESD能力。
Description
技术领域
本发明涉及发光二极管领域，尤其涉及一种LED芯片及其制备方法。
背景技术
随着LED技术的快速发展以及LED光效的逐步提高，LED的应用也越来越广泛，人们越来越关注LED在显示屏的发展前景。LED芯片，作为LED灯的核心组件，其功能就是把电能转化为光能，具体的，包括外延片和分别设置在外延片上的N型电极和P型电极。所述外延片包括P型半导体层、N型半导体层以及位于所述N型半导体层和P型半导体层之间的有源层，当有电流通过LED芯片时，P型半导体中的空穴和N型半导体中的电子会向有源层移动，并在所述有源层复合，使得LED芯片发光。
目前市场上主流的Mini LED芯片使用电流小于0.5mA，更有甚者使用电流在10到20μA；随着使用电流的下降，发光效率需要提升。图1列举4mil*8mil尺寸LED芯片发光效率和电流密度关系，可以发现：从发光效率和电流密度考虑，该尺寸的LED芯片的最佳发光效率为4～6A/cm2，假设使用电流为20μA，则计算最佳发光面积为333μm2到500μm2；同时，如图2所示，由于在产品设计中通常需要对电流扩展层6蚀刻形成电极孔15；然而，对于小尺寸LED而言，由于其单位面积过小、厚度薄，受光刻衍射以及蚀刻深度不好把握等原因，导致ITO面积控制困难，进而出现ITO图形异常，可参考图3所示。此外，ITO作为透明导电层，通常需要设计电流扩展电极连接到ITO表面形成电流回路，然而，电流扩展电极的反射率最高只能做到70％左右，对发光区域的发光的反射能力较弱；而且，在电流扩展电极正下方电流聚集，容易出现静电击穿。
有鉴于此，为克服现有技术LED芯片的上述缺陷，本发明人专门设计了一种LED芯片及其制备方法，本案由此产生。
发明内容
本发明的目的在于提供一种LED芯片及其制备方法，以实现发光面积的精准控制并提高LED芯片的抗静电能力。
为了实现上述目的，本发明采用的技术方案如下：
一种LED芯片，包括：
衬底；
设置于所述衬底表面的外延叠层，所述外延叠层至少包括沿第一方向依次堆叠的第一型半导体层、有源区以及第二型半导体层，且所述外延叠层的局部区域蚀刻至部分所述的第一型半导体层形成凹槽及台面；所述第一方向垂直于所述衬底，并由所述衬底指向所述外延叠层；
隔离层，其覆盖所述外延叠层并裸露所述凹槽的部分表面，且沿所述台面表面的隔离层具有至少一通孔；
电流扩展层，其层叠于所述隔离层背离所述台面的一侧表面，且嵌入所述通孔与所述外延叠层形成接触；
反射层，其覆盖所述电流扩展层及隔离层，所述反射层显露所述凹槽的裸露部，且具有电极孔，所述电极孔裸露部分所述电流扩展层；且所述电极孔的中心与所述通孔的中心不在同一水平位置；
第一电极，其层叠于所述凹槽的裸露部并向上延伸至所述反射层的表面；
第二电极，其层叠于所述电极孔并向上延伸至所述反射层的表面。
优选地，所有所述通孔的表面积为S，所述台面的表面积为A，则S≥A/5。
优选地，所述通孔与所述电极孔在所述台面的正投影不重叠。
优选地，沿所述台面表面的所述隔离层具有若干个子通孔及一中心通孔，且各所述子通孔围绕所述中心通孔均匀分布。
优选地，在所述电流扩展层表面设有电流扩展金属，且所述电极孔裸露所述电流扩展金属，使所述第二电极与所述电流扩展金属形成连接；所述电流扩展金属包括铬、镍、铝、钛、铂、金、钯、银、金锡合金的一种或者多种堆叠。
优选地，所述电流扩展层包括ITO、IZO、IGO、ZnO中的一种或多种。
优选地，所述反射层包括DBR反射层。
优选地，所述隔离层包括绝缘材料。
优选地，所述第一电极与所述第二电极分别包括铬、镍、铝、钛、铂、金、钯、银、金锡合金的一种或者多种堆叠。
优选地，所述外延叠层具有至少一衬底裸露部，其中，所述隔离层及反射层均以被保持在所述衬底裸露部的方式层叠于所述衬底。
优选地，所述衬底裸露部环绕所述外延叠层的四周；所述隔离层及反射层均以被保持在所述衬底裸露部的方式层叠于所述衬底，并环绕所述外延叠层的四周。
本发明还提供了一种LED芯片的制备方法，所述制备方法包括如下步骤：
步骤S01、提供一衬底；
步骤S02、层叠一外延叠层于所述衬底表面，所述外延叠层包括沿第一方向依次堆叠的第一型半导体层、有源区以及第二型半导体层，所述第一方向垂直于所述衬底，并由所述衬底指向所述外延叠层；
步骤S03、将所述外延叠层的局部区域蚀刻至部分所述的第一型半导体层，形成凹槽及台面；
步骤S04、对所述外延叠层的边缘进行蚀刻形成衬底裸露部；
步骤S05、生长一隔离层，其覆盖所述外延叠层并裸露所述凹槽的部分表面，且沿所述台面表面的隔离层具有至少一通孔；
步骤S06、沉积电流扩展层，其层叠于所述隔离层背离所述台面的一侧表面，且嵌入所述通孔与所述外延叠层形成接触；
步骤S07、在所述电流扩展层表面沉积电流扩展金属；
步骤S08、沉积反射层，其覆盖所述电流扩展层及隔离层，所述反射层显露所述凹槽的裸露部，且具有电极孔，所述电极孔裸露部分所述电流扩展金属；且所述电极孔的中心与所述通孔的中心不在同一水平位置；
步骤S09、制作第一电极和一第二电极，所述第一电极层叠于所述凹槽的裸露部，所述第二电极层叠于所述电极孔，且第一电极和所述第二电极相互远离设置。
优选地，所有所述通孔的表面积为S，所述台面的表面积为A，则S≥A/5。
经由上述的技术方案可知，本发明提供的LED芯片，通过设置隔离层、电流扩展层、反射层，其中，隔离层覆盖所述外延叠层并裸露所述凹槽的部分表面，且沿所述台面表面的隔离层具有至少一通孔；电流扩展层层叠于所述隔离层背离所述台面的一侧表面，且嵌入所述通孔与所述外延叠层形成接触；反射层覆盖所述电流扩展层及隔离层，所述反射层显露所述凹槽的裸露部，且具有电极孔，所述电极孔裸露部分所述电流扩展层；且所述电极孔的中心与所述通孔的中心不在同一水平位置。从而，通过所述通孔实现对发光面积的控制；同时，所述通孔是对所述隔离层进行刻蚀工艺而形成，且隔离层为绝缘材料，则刻蚀过程容易控制，藉以更好地实现对发光面积的有效控制。
再者，本发明提供的LED芯片，在所述电流扩展层表面设有电流扩展金属，且所述电极孔裸露所述电流扩展金属，使所述第二电极与所述电流扩展金属形成连接，使电流扩展金属正下方的电流扩展层与所述第二型半导体层不直接接触，从而，避免了电流聚集在扩展电极正下方的情况，进而提高LED芯片的抗ESD能力。
经由上述的技术方案可知，本发明提供的LED芯片的制备方法，在实现上述LED芯片的有益效果的同时，其工艺制作简单便捷，便于生产化。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为现有技术中的4mil*8mil尺寸LED芯片发光效率和电流密度的关系示意图；
图2为现有技术中在LED芯片的发光台面制作电流扩展层的结构示意图；
图3为图2所示的电流扩展层制作过程中所出现的异常示意图；
图4为本发明实施例所提供的LED芯片的结构示意图；
图5.1至图5.9为本发明实施例所提供的LED芯片的制备方法步骤所对应的结构示意图；
图中符号说明：1、衬底，2、第一型半导体层，3、有源区，4、第二型半导体层，5、隔离层，6、电流扩展层，7、反射层，8、第一电极，9、第二电极，10、台面，11、凹槽，12、衬底裸露部，13、通孔，14、凹槽裸露部，15、电极孔，L：电流扩展金属。
具体实施方式
为使本发明的内容更加清晰，下面结合附图对本发明的内容作进一步说明。本发明不局限于该具体实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图4所示，一种LED芯片，包括：
衬底1；
设置于衬底1表面的外延叠层，外延叠层至少包括沿第一方向依次堆叠的第一型半导体层2、有源区3以及第二型半导体层4，且外延叠层的局部区域蚀刻至部分的第一型半导体层2形成凹槽11及台面10；第一方向垂直于衬底1，并由衬底1指向外延叠层；
隔离层5，其覆盖外延叠层并裸露凹槽11的部分表面，且沿台面10表面的隔离层5具有至少一通孔13；
电流扩展层6，其层叠于隔离层5背离台面10的一侧表面，且嵌入通孔13与外延叠层形成接触；
反射层7，其覆盖电流扩展层6及隔离层5，反射层7显露凹槽11的裸露部，且具有电极孔15，电极孔15裸露部分电流扩展层6；且电极孔15的中心与通孔13的中心不在同一水平位置；
第一电极8，其层叠于凹槽11的裸露部并向上延伸至反射层7的表面；
第二电极9，其层叠于电极孔15并向上延伸至反射层7的表面。
值得一提的是，衬底1的类型在本实施例的LED芯片不受限制，例如，衬底1可以是但不限于蓝宝石衬底1、硅衬底1等。另外，外延叠层的第一型半导体层2、有源区3以及第二型半导体层4的类型在本实施例的LED芯片也可以不受限制，例如，第一型半导体层2可以是但不限于氮化镓层，相应地，第二型半导体层4可以是但不限于氮化镓层；
值得一提的是，隔离层5的材料可以是但不限于SiO2(二氧化硅)。
本发明实施例中，所有通孔13的表面积为S，台面10的表面积为A，则S≥A/5。
本发明实施例中，通孔13与电极孔15在台面10的正投影不重叠。
本发明实施例中，沿台面10表面的隔离层5具有若干个子通孔13及一中心通孔13，且各子通孔13围绕中心通孔13均匀分布。
本发明实施例中，在所述电流扩展层6表面设有电流扩展金属，且所述电极孔15裸露部分所述电流扩展金属L，使所述第二电极9与所述电流扩展金属L形成连接；所述电流扩展金属包括铬、镍、铝、钛、铂、金、钯、银、金锡合金的一种或者多种堆叠。
同理，在本发明的其他实施例中，进一步地，在所述凹槽11的裸露部设有另一电流扩展金属，且所述第一电极8层叠于所述电流扩展金属表面并向上延伸至所述反射层的表面，本实施例对此不做限制。
本发明实施例中，电流扩展层6包括ITO、IZO、IGO、ZnO中的一种或多种。
本发明实施例中，反射层7包括DBR反射层7。
本发明实施例中，隔离层5包括绝缘材料。
本发明实施例中，第一电极8与第二电极9分别包括铬、镍、铝、钛、铂、金、钯、银、金锡合金的一种或者多种堆叠。
本发明实施例中，外延叠层具有至少一衬底裸露部12，其中，隔离层5及反射层7均以被保持在衬底裸露部12的方式层叠于衬底1。
本发明实施例中，衬底裸露部12环绕外延叠层的四周；隔离层5及反射层7均以被保持在衬底裸露部12的方式层叠于衬底1，并环绕外延叠层的四周。
本发明实施例还提供了一种LED芯片的制备方法，制备方法包括如下步骤：
步骤S01、如图5.1所示，提供一衬底1；
步骤S02、如图5.2所示，层叠一外延叠层于衬底1表面，外延叠层包括沿第一方向依次堆叠的第一型半导体层2、有源区3以及第二型半导体层4，第一方向垂直于衬底1，并由衬底1指向外延叠层；
步骤S03、如图5.3所示，将外延叠层的局部区域蚀刻至部分的第一型半导体层2，形成凹槽11及台面10；
步骤S04、如图5.4所示，对外延叠层的边缘进行蚀刻形成衬底裸露部12；
步骤S05、如图5.5所示，生长一隔离层5，其覆盖外延叠层并裸露凹槽11的部分表面，且沿台面10表面的隔离层5具有至少一通孔13；
步骤S06、如图5.6所示，沉积电流扩展层6，其层叠于隔离层5背离台面10的一侧表面，且嵌入通孔13与外延叠层形成接触；
步骤S07、如图5.7所示，在所述电流扩展层表面沉积电流扩展金属；
步骤S08、如图5.8所示，沉积反射层7，其覆盖电流扩展层6及隔离层5，反射层7显露凹槽裸露部14，且具有电极孔15，电极孔15裸露部分电流扩展层6；且电极孔15的中心与通孔13的中心不在同一水平位置；
步骤S09、如图5.9所示，制作第一电极8和一第二电极9，第一电极8层叠于凹槽裸露部14，第二电极9层叠于电极孔15，且第一电极8和第二电极9相互远离设置。
本发明实施例中，所有通孔13的表面积为S，台面10的表面积为A，则S≥A/5。
经由上述的技术方案可知，本发明提供的LED芯片，通过设置隔离层5、电流扩展层6、反射层7，其中，隔离层5覆盖外延叠层并裸露凹槽11的部分表面，且沿台面10表面的隔离层5具有至少一通孔13；电流扩展层6层叠于隔离层5背离台面10的一侧表面，且嵌入通孔13与外延叠层形成接触；反射层7覆盖电流扩展层6及隔离层5，反射层7显露凹槽11的裸露部，且具有电极孔15，电极孔15裸露部分电流扩展层6；且电极孔15的中心与通孔13的中心不在同一水平位置。从而，通过通孔13实现对发光面积的控制；同时，通孔13是对隔离层5进行刻蚀工艺而形成，且隔离层5为绝缘材料，则刻蚀过程容易控制，藉以更好地实现对发光面积的有效控制。
再者，本发明实施例提供的LED芯片，在所述电流扩展层表面设有电流扩展金属，且所述电极孔裸露所述电流扩展金属，使所述第二电极与所述电流扩展金属形成连接，使电流扩展金属正下方的电流扩展层与所述第二型半导体层不直接接触，从而，避免了电流聚集在扩展电极正下方的情况，进而提高LED芯片的抗ESD能力。
经由上述的技术方案可知，本发明实施例提供的LED芯片的制备方法，在实现上述LED芯片的有益效果的同时，其工艺制作简单便捷，便于生产化。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (12)
1.一种LED芯片，其特征在于，包括：
衬底；
设置于所述衬底表面的外延叠层，所述外延叠层至少包括沿第一方向依次堆叠的第一型半导体层、有源区以及第二型半导体层，且所述外延叠层的局部区域蚀刻至部分所述的第一型半导体层形成凹槽及台面；所述第一方向垂直于所述衬底，并由所述衬底指向所述外延叠层；
隔离层，其覆盖所述外延叠层并裸露所述凹槽的部分表面，且沿所述台面表面的隔离层具有至少一通孔；
电流扩展层，其层叠于所述隔离层背离所述台面的一侧表面，且嵌入所述通孔与所述外延叠层形成接触；
反射层，其覆盖所述电流扩展层及隔离层，所述反射层显露所述凹槽的裸露部，且具有电极孔，所述电极孔裸露部分所述电流扩展层；且所述电极孔的中心与所述通孔的中心不在同一水平位置；
第一电极，其层叠于所述凹槽的裸露部并向上延伸至所述反射层的表面；
第二电极，其层叠于所述电极孔并向上延伸至所述反射层的表面。
2.根据权利要求1所述的LED芯片，其特征在于，所有所述通孔的表面积为S，所述台面的表面积为A，则S≥A/5。
3.根据权利要求1所述的LED芯片，其特征在于，所述通孔与所述电极孔在所述台面的正投影不重叠。
4.根据权利要求1所述的LED芯片，其特征在于，沿所述台面表面的所述隔离层具有若干个子通孔及一中心通孔，且各所述子通孔围绕所述中心通孔均匀分布。
5.根据权利要求1所述的LED芯片，其特征在于，在所述电流扩展层表面设有电流扩展金属，且所述电极孔裸露所述电流扩展金属，使所述第二电极与所述电流扩展金属形成连接；所述电流扩展金属包括铬、镍、铝、钛、铂、金、钯、银、金锡合金的一种或者多种堆叠。
6.根据权利要求1所述的LED芯片，其特征在于，所述电流扩展层包括ITO、IZO、IGO、ZnO中的一种或多种。
7.根据权利要求1所述的LED芯片，其特征在于，所述反射层包括DBR反射层。
8.根据权利要求1所述的LED芯片，其特征在于，所述第一电极与所述第二电极分别包括铬、镍、铝、钛、铂、金、钯、银、金锡合金的一种或者多种堆叠。
9.根据权利要求1所述的LED芯片，其特征在于，所述外延叠层具有至少一衬底裸露部，其中，所述隔离层及反射层均以被保持在所述衬底裸露部的方式层叠于所述衬底。
10.根据权利要求9所述的LED芯片，其特征在于，所述衬底裸露部环绕所述外延叠层的四周；所述隔离层及反射层均以被保持在所述衬底裸露部的方式层叠于所述衬底，并环绕所述外延叠层的四周。
11.一种LED芯片的制备方法，其特征在于，所述制备方法包括如下步骤：
步骤S01、提供一衬底；
步骤S02、层叠一外延叠层于所述衬底表面，所述外延叠层包括沿第一方向依次堆叠的第一型半导体层、有源区以及第二型半导体层，所述第一方向垂直于所述衬底，并由所述衬底指向所述外延叠层；
步骤S03、将所述外延叠层的局部区域蚀刻至部分所述的第一型半导体层，形成凹槽及台面；
步骤S04、对所述外延叠层的边缘进行蚀刻形成衬底裸露部；
步骤S05、生长一隔离层，其覆盖所述外延叠层并裸露所述凹槽的部分表面，且沿所述台面表面的隔离层具有至少一通孔；
步骤S06、沉积电流扩展层，其层叠于所述隔离层背离所述台面的一侧表面，且嵌入所述通孔与所述外延叠层形成接触；
步骤S07、在所述电流扩展层表面沉积电流扩展金属；
步骤S08、沉积反射层，其覆盖所述电流扩展层及隔离层，所述反射层显露所述凹槽的裸露部，且具有电极孔，所述电极孔裸露所述电流扩展金属；且所述电极孔的中心与所述通孔的中心不在同一水平位置；
步骤S09、制作第一电极和一第二电极，所述第一电极层叠于所述凹槽的裸露部，所述第二电极层叠于所述电极孔，且第一电极和所述第二电极相互远离设置。
12.根据权利要求11所述的LED芯片的制备方法，其特征在于，所有所述通孔的表面积为S，所述台面的表面积为A，则S≥A/5。
Priority Applications (2)
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|---|---|---|---|
| CN202210327434.7A CN114530534A (zh) | 2022-03-30 | 2022-03-30 | 一种led芯片及其制备方法 |
| PCT/CN2022/123210 WO2023184916A1 (zh) | 2022-03-30 | 2022-09-30 | 一种led芯片及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210327434.7A CN114530534A (zh) | 2022-03-30 | 2022-03-30 | 一种led芯片及其制备方法 |
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|---|---|
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Family
ID=81626757
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|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023184916A1 (zh) * | 2022-03-30 | 2023-10-05 | 厦门乾照光电股份有限公司 | 一种led芯片及其制备方法 |
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2022
- 2022-03-30 CN CN202210327434.7A patent/CN114530534A/zh active Pending
Cited By (1)
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| WO2023184916A1 (zh) * | 2022-03-30 | 2023-10-05 | 厦门乾照光电股份有限公司 | 一种led芯片及其制备方法 |
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