CN114520115A - 多层电子组件 - Google Patents

Abstract

本公开提供了一种多层电子组件。所述多层电子组件包括：主体，包括介电层；侧边缘部，分别设置在主体的侧表面上；以及外电极，分别设置在主体的端表面上。主体包括电容形成部和覆盖部，电容形成部包括与介电层交替设置的内电极，覆盖部分别设置在电容形成部的上表面和下表面上。Ga2/Ga1大于或等于0.8且小于1.0，并且Ga2/Gc1大于或等于0.8且小于1.0。a1是电容形成部的中央部，a2是电容形成部的与覆盖部中的一个覆盖部相邻的边界部，c1是所述一个覆盖部的与所述电容形成部相邻的边界部。Ga1、Ga2和Gc1分别是a1、a2和c1处的介电晶粒的平均尺寸。

Description

多层电子组件

本申请要求于2020年11月18日在韩国知识产权局提交的第10-2020-0154854号韩国专利申请的优先权的权益，该韩国专利申请的公开内容通过引用全部包含于此。

技术领域

本公开涉及一种多层电子组件。

背景技术

多层陶瓷电容器(MLCC，多层电子组件中的一种)是安装在诸如图像装置(例如，液晶显示器LCD、等离子体显示面板(PDP)等)、计算机、智能电话、移动电话等的若干电子产品的印刷电路板上以用于在其中充电或从其放电的片式电容器。

多层陶瓷电容器可用作各种电子设备的组件，因为它具有小尺寸、实现高电容，并且可容易地安装。近来，随着电子设备的组件的小型化，对多层陶瓷电容器的小型化和电容增大的需求增加。

为了使多层陶瓷电容器小型化并增大多层陶瓷电容器的电容，需要能够以小厚度形成内电极和介电层的技术。

然而，随着内电极和介电层的厚度减小，多层陶瓷电容器的可靠性可能降低。

发明内容

本公开的一方面可提供一种可靠性得到改善的多层电子组件。

本公开的另一方面可提供一种击穿电压特性得到改善的多层电子组件。

本公开的另一方面可提供一种电容散布被抑制的多层电子组件。

本公开的另一方面可提供一种高温寿命特性得到改善的多层电子组件。

本公开的另一方面可提供一种具有高可靠性、小尺寸和高电容的多层电子组件。

根据本公开的一方面，一种多层电子组件可包括：主体，包括多个介电层并且具有在第一方向上彼此相对的第一表面和第二表面、连接到所述第一表面和所述第二表面并且在第二方向上彼此相对的第三表面和第四表面、以及连接到所述第一表面至所述第四表面并且在第三方向上彼此相对的第五表面和第六表面；侧边缘部，分别设置在所述第五表面和所述第六表面上；以及外电极，分别设置在所述第三表面和所述第四表面上。所述主体可包括电容形成部和覆盖部，所述电容形成部包括与所述介电层交替设置的内电极，所述覆盖部分别设置在所述电容形成部的在所述第一方向上的上表面和下表面上。Ga2/Ga1大于或等于0.8且小于1.0，并且Ga2/Gc1大于或等于0.8且小于1.0，其中，a1是所述电容形成部的中央部，a2是所述电容形成部的与所述覆盖部中的一个覆盖部相邻的边界部，c1是所述一个覆盖部的与所述电容形成部相邻的边界部，Ga1是在a1处的介电晶粒的平均尺寸，Ga2是在a2处的介电晶粒的平均尺寸，并且Gc1是在c1处的介电晶粒的平均尺寸。

根据本公开的一方面，一种多层电子组件可包括：主体，包括多个介电层并且具有在第一方向上彼此相对的第一表面和第二表面、连接到所述第一表面和所述第二表面并且在第二方向上彼此相对的第三表面和第四表面、以及连接到所述第一表面至所述第四表面并且在第三方向上彼此相对的第五表面和第六表面；侧边缘部，分别设置在所述第五表面和所述第六表面上；以及外电极，分别设置在所述第三表面和所述第四表面上。所述主体可包括电容形成部和覆盖部，所述电容形成部包括与所述介电层交替设置的内电极，所述覆盖部分别设置在所述电容形成部的在所述第一方向上的上表面和下表面上。[(Gm1+Gc1)/2]/Ga1可大于0.8且小于1.5，其中，a1是所述电容形成部的中央部，c1是所述覆盖部中的一个覆盖部的与所述电容形成部相邻的边界部，m1是在所述侧边缘部中的一个侧边缘部中，所述侧边缘部中的所述一个侧边缘部与所述电容形成部之间的边界部，Ga1是在a1处的介电晶粒的平均尺寸，Gc1是在c1处的介电晶粒的平均尺寸，并且Gm1是在m1处的介电晶粒的平均尺寸。

附图说明

根据以下结合附图的具体实施方式，将更清楚地理解本公开的上述和其他方面、特征和优点，在附图中：

图1是示出根据本公开的示例性实施例的多层电子组件的示意性立体图；

图2是示出在从图1的多层电子组件中排除外电极的状态下的主体的立体图；

图3是示出在从图1的多层电子组件中排除外电极和侧边缘部的状态下的主体的立体图；

图4是沿图1的线I-I'截取的截面图；

图5是沿图1的线II-II'截取的截面图；

图6是示出图5的示意性截面图以便描述根据本公开的多层电子组件中的组件；

图7是示出实验编号5的电容和耗散因数(DF)的曲线图；

图8是示出实验编号1的电容和DF的曲线图；以及

图9是示出实验编号12的电容和DF的曲线图。

具体实施方式

在下文中，将参照附图详细描述本公开的示例性实施例。

在附图中，第一方向可被定义为堆叠方向或厚度(T)方向，第二方向可被定义为长度(L)方向，并且第三方向可被定义为宽度(W)方向。

多层电子组件

图1是示出根据本公开中的示例性实施例的多层电子组件的示意性立体图。

图2是示出在从图1的多层电子组件中排除外电极的状态下的主体的立体图。

图3是示出在从图1的多层电子组件中排除外电极和侧边缘部的状态下的主体的立体图。

图4是沿图1的线I-I'截取的截面图。

图5是沿图1的线II-II'截取的截面图。

图6是示出图5的示意性截面图以便描述根据本公开的多层电子组件中的组件。

在下文中，将参照图1至图6详细描述根据本公开中的示例性实施例的多层电子组件。

根据本公开中的示例性实施例的多层电子组件100可包括：主体110，包括多个介电层111并且具有在第一方向上彼此相对的第一表面1和第二表面2、连接到第一表面1和第二表面2并且在第二方向上彼此相对的第三表面3和第四表面4、以及连接到第一表面1至第四表面4并且在第三方向上彼此相对的第五表面5和第六表面6；侧边缘部114和115，分别设置在第五表面5和第六表面6上；以及外电极131和132，分别设置在第三表面3和第四表面4上。主体110包括：电容形成部A，包括与介电层111交替设置的内电极121和122；以及覆盖部112和113，分别设置在电容形成部A的在第一方向上的上表面和下表面上，并且Ga2/Ga1大于或等于0.8且小于1.0，并且Ga2/Gc1大于或等于0.8且小于1.0，其中，a1是电容形成部的中央部，a2是电容形成部的与覆盖部相邻的边界部，c1是覆盖部的与电容形成部相邻的边界部，Ga1是a1处的介电晶粒的平均尺寸，Ga2是a2处的介电晶粒的平均尺寸，并且Gc1是c1处的介电晶粒的平均尺寸。

主体110可包括交替堆叠在主体110中的介电层111以及内电极121和122。

主体110的形状不受特别限制，并且可以是六面体形状或类似于六面体形状的形状，如图所示。尽管主体110由于在烧结过程中包含在主体110中的陶瓷粉末的收缩而不具有包括完美直线的六面体形状，但是主体110可具有大体上六面体形状。

主体110可具有在第一方向上彼此相对的第一表面1和第二表面2、连接到第一表面1和第二表面2并且在第二方向上彼此相对的第三表面3和第四表面4、以及连接到第一表面1和第二表面2、连接到第三表面3和第四表面4并且在第三方向上彼此相对的第五表面5和第六表面6。

形成主体110的多个介电层111可处于烧结状态，并且相邻的介电层111可彼此成为一体，使得在不使用扫描电子显微镜(SEM)的情况下它们之间的边界不容易区分。

根据本公开中的示例性实施例，介电层111的原材料没有特别限制，只要可获得足够的电容即可。例如，可使用钛酸钡基材料、铅复合钙钛矿基材料、钛酸锶基材料等作为介电层111的原材料。钛酸钡基材料可包括BaTiO₃基陶瓷粉末。BaTiO₃基陶瓷粉末的示例可包括BaTiO₃以及其中钙(Ca)、锆(Zr)等部分固溶于BaTiO₃中的(Ba_1-xCa_x)TiO₃、Ba(Ti_1-yCa_y)O₃、(Ba_1-xCa_x)(Ti_1-yZr_y)O₃、Ba(Ti_1-yZr_y)O₃等。

根据本公开的目的，介电层111的材料还可包括添加到诸如钛酸钡(BaTiO₃)粉末等的粉末中的各种陶瓷添加剂、有机溶剂、粘合剂、分散剂等。

此外，介电层111的厚度td不需要特别限制。

然而，通常，当介电层形成为具有小于0.6μm的小厚度时，特别是当介电层的厚度为0.45μm或更小时，多层电子组件的击穿电压和高温寿命特性可能劣化。

如稍后所述，根据本公开中的示例性实施例，通过控制每个位置的介电晶粒的平均尺寸，可抑制电容散布并且可改善多层电子组件的击穿电压和高温寿命特性，因此即使当介电层的厚度为0.45μm或更小时，也可确保多层电子组件的足够可靠性。

因此，当介电层111的厚度为0.45μm或更小时，根据本公开的多层电子组件的可靠性改善效果可更显著。

介电层111的厚度td可指设置在第一内电极121和第二内电极122之间的介电层111的平均厚度。

介电层111的平均厚度可从通过用扫描电子显微镜(SEM)扫描主体110在长度和厚度(L-T)方向上的截面而获得的图像中测量。

例如，对于从通过用扫描电子显微镜(SEM)扫描在主体110的在第三方向(宽度(W)方向)上的中央部处切割的主体110的在第一方向和第二方向(厚度(T)方向和长度(L)方向)上的截面而获得的图像中提取的任意介电层，可在长度方向上以相等间隔布置的三十个点处测量介电层的厚度，以获得测量厚度的平均值。

可在电容形成部A中测量在以相等间隔布置的三十个点处的介电层的厚度，电容形成部A指的是第一内电极121和第二内电极122彼此叠置的区域。

即使在本公开中没有描述，也可使用本领域普通技术人员理解的其他方法和/或其他工具。

主体110可包括：电容形成部A，设置在主体110中，并且通过包括设置成彼此面对的第一内电极121和第二内电极122且介电层111中的每个介于第一内电极121和第二内电极122之间来形成电容；以及覆盖部112和113，分别形成在电容形成部A的在第一方向上的上表面和下表面上。

另外，对形成多层陶瓷电容器的电容有贡献的电容形成部A可通过重复堆叠多个第一内电极121和多个第二内电极122且介电层111中的每个介于第一内电极121和第二内电极122之间来形成。

上覆盖部112和下覆盖部113可通过分别在电容形成部A的在厚度方向上的上表面和下表面上堆叠单个介电层或者两个或更多个介电层来形成，并且可基本上用于防止由于物理应力或化学应力而损坏内电极。

上覆盖部112和下覆盖部113可不包括内电极，并且可包括与介电层111相同的材料。

也就是说，上覆盖部112和下覆盖部113可包括诸如钛酸钡(BaTiO₃)基陶瓷材料的陶瓷材料。

此外，覆盖部112和113中的每个的厚度不需要特别限制。然而，覆盖部112和113中的每个的厚度Tc可以是20μm或更小，以便更容易地实现多层电子组件的小型化和电容增大。

另外，侧边缘部114和115可设置在电容形成部A的侧表面上。

侧边缘部114和115可包括设置在主体110的第五表面5上的第一侧边缘部114和设置在主体110的第六表面6上的第二侧边缘部115。也就是说，侧边缘部114和115可分别设置在主体110的在第三方向上的相对端表面上。

侧边缘部114和115可基本上用于防止由于物理应力或化学应力而损坏内电极。

侧边缘部114和115可通过以下方式形成：堆叠陶瓷生片以形成层叠体，切割层叠体使得内电极暴露于主体的第五表面5和第六表面6，之后在电容形成部A的在宽度方向上的相对侧表面上堆叠单个介电层或者两个或更多个介电层，以便抑制由于内电极121和122引起的台阶。

在图6中，点CA为电容形成部A的中心点，线L1为穿过点CA并与第一方向平行的虚拟线，线L2为穿过点CA并与第三方向平行的虚拟线。参照图6，Ga2/Ga1可大于或等于0.8且小于1.0，并且Ga2/Gc1可大于或等于0.8且小于1.0，其中，a1是电容形成部A的中央部，Ga1是a1处的介电晶粒的平均尺寸，a2是电容形成部A的与覆盖部相邻的边界部，Ga2是a2处的介电晶粒的平均尺寸，c1是覆盖部112和113中的每个的与电容形成部A相邻的边界部，并且Gc1是c1处的介电晶粒的平均尺寸。

为了确保多层电子组件100的稳定可靠性，需要降低多层电子组件100的整体内应力，并且需要显著降低在多层电子组件100的烧结过程中产生的应力分布。

当满足本公开中建议的每个位置的介电晶粒的平均尺寸的比率时，可减小内应力，并且可显著减小烧结过程中产生的应力分布。因此，可抑制电容散布，可确保微观结构的均匀性，并且可改善击穿电压特性和高温寿命特性。

当Ga2/Ga1小于0.8时，可能存在诸如由于电容形成部A的内部和外部之间的晶粒的不均匀性增加而导致的电特性散布的问题，并且当Ga2/Ga1大于或等于1.0时，由于局部晶界分数的降低，多层电子组件的高温加速可靠性可能降低。

当Ga2/Gc1小于0.8时，烧结开始温度可能由于介电晶粒的平均尺寸的减小而升高，使得可能发生诸如裂纹的缺陷，并且当Ga2/Gc1大于或等于1.0时，覆盖部中的介电晶粒的致密性可能降低，使得多层电子组件的防潮可靠性可能降低。

也就是说，根据本公开，通过将Ga2控制为小于Ga1和Gc1并且将Ga1和Gc1之间的差控制为不大，可抑制多层电子组件的电容散布，并且可改善多层电子组件的击穿电压和高温寿命特性。

特别地，电容形成部的与覆盖部相邻的边界部a2可以是对电容散布具有很大影响的区域。根据本示例性实施例，通过考虑与Ga1和Gc1的相关性来控制电容形成部的与覆盖部相邻的边界部a2处的介电晶粒的平均尺寸Ga2，可更有效地抑制电容分散。

在这种情况下，每个位置的介电晶粒的平均尺寸Ga1、Ga2和Gc1可以是在沿第一方向和第三方向切割的主体的截面中测量的尺寸。更具体地，每个位置的介电晶粒的平均尺寸Ga1、Ga2和Gc1可以是在主体的在第二方向上的中央处沿第一方向和第三方向切割的主体的截面中测量的尺寸。

具体地，a1可以是设置在主体的在第一方向和第三方向上的中央处、在第一方向上具有Ta/3的长度并且在第三方向上具有Wa/3的长度的矩形区域，a2可以是设置在主体的在第三方向上的中央处、在第一方向上具有Ta/6的长度并且在第三方向上具有Wa/3的长度的矩形区域，并且c1可以是设置在主体的在第三方向上的中央处、在第一方向上具有Tc/6的长度并且在第三方向上具有Wa/3的长度的矩形区域，其中，Wa是电容形成部在第三方向上的长度，Ta是电容形成部在第一方向上的长度，并且Tc是覆盖部在第一方向上的长度，上述长度是在主体的在第一方向和第三方向上切割的截面中测量的。

另外，a2和c1可被设置为邻接电容形成部A与覆盖部112和113中的每个之间的边界。也就是说，如图6所示，电容形成部的与覆盖部相邻的边界部a2的上侧可设置为邻接电容形成部A与覆盖部112和113中的每个之间的边界，并且覆盖部的与电容形成部相邻的边界部c1的下侧可设置为邻接电容形成部A与覆盖部112和113中的每个之间的边界。

此外，当Ga2/Ga1大于或等于0.8且小于1.0，并且Ga2/Gc1大于或等于0.8且小于1.0时，不需要特别限制Ga1、Ga2和Gc1中的每个。然而，为了进一步提高击穿电压特性改善效果，Gc1可以是200nm或更小。另外，Ga1和Ga2可以是200nm或更小。

在示例性实施例中，内电极121和122可包括暴露于第三表面3、第五表面5和第六表面6的第一内电极121以及暴露于第四表面4、第五表面5和第六表面6的第二内电极122。

为了使多层电子组件小型化并增大多层电子组件的电容，需要显著增大内电极的有效面积(需要增加电容实现所需的有效体积分数)。为了实现内电极的有效面积的这种显著增大，内电极121和122可暴露于主体110的在第三方向上的第五表面5和第六表面6(相对端表面)，以通过没有边缘的设计显著增大内电极在宽度方向上的面积，并且侧边缘部114和115可分别设置在第五表面5和第六表面6上，以增加每单位体积的电容并抑制由于内电极引起的宽度方向上的台阶。侧边缘部114和115可通过以下方式形成：堆叠陶瓷生片以形成层叠体，切割层叠体使得内电极121和122暴露于主体的第五表面5和第六表面6，之后在电容形成部A的在宽度方向上的相对端表面上堆叠单个介电层或者两个或更多个介电层，以便抑制由于内电极121和122引起的台阶。

在示例性实施例中，[(Gm1+Gc1)/2]/Ga1可大于0.8且小于1.5(例如，可大于0.8且小于1)，其中，m1是在侧边缘部114和115中的每个中，侧边缘部与电容形成部A之间的边界部，并且Gm1是m1处的介电晶粒的平均尺寸。

在通过单独附接侧边缘部114和115的方法形成侧边缘部114和115的情况下，可增加每单位体积的多层陶瓷电容器的电容，并且可抑制由于内电极引起的台阶，但是由于侧边缘部的厚度减小等，可能降低多层陶瓷电容器的可靠性。

特别地，侧边缘部114和115可分别与内电极的在第三方向上的相对的末端接触，并且对击穿电压特性具有很大影响。根据本示例性实施例，通过考虑与Ga1和Gc1的相关性来控制侧边缘部中的侧边缘部与电容形成部之间的边界部m1处的介电晶粒的平均尺寸Gm1，可更有效地改善击穿电压特性。

当[(Gm1+Gc1)/2]/Ga1为0.8或更小时，侧边缘部中的介电晶粒的紧密度可能降低，使得多层电子组件的防潮可靠性可能降低，并且当[(Gm1+Gc1)/2]/Ga1为1.5或更大时，介电厚度的不均匀性可能由于电容形成部的最外部处的电极弯曲而增加，使得可能发生击穿电压的降低、高温加速可靠性散布问题等。

在这种情况下，每个位置的介电晶粒的平均尺寸Ga1、Ga2、Gc1和Gm1可以是在主体的在第一方向和第三方向上的截面中测量的尺寸。更具体地，每个位置的介电晶粒的平均尺寸Ga1、Ga2、Gc1和Gm1可以是在主体的在第二方向上的中央处沿第一方向和第三方向切割的主体的截面中测量的尺寸。

具体地，a1可以是设置在主体的在第一方向和第三方向上的中央处、在第一方向上具有Ta/3的长度并且在第三方向上具有Wa/3的长度的矩形区域，a2可以是设置在主体的在第三方向上的中央处、在第一方向上具有Ta/6的长度并且在第三方向上具有Wa/3的长度的矩形区域，c1可以是设置在主体的在第三方向上的中央处、在第一方向上具有Tc/6的长度并且在第三方向上具有Wa/3的长度的矩形区域，m1可以是设置在主体的在第一方向上的中央处、在第一方向上具有Ta/3的长度并且在第三方向上具有Wm/6的长度的矩形区域，其中，Wa是电容形成部在第三方向上的长度，Ta是电容形成部在第一方向上的长度，Tc是覆盖部在第一方向上的长度，并且Wm是侧边缘部在第三方向上的长度，上述长度是在主体的沿第一方向和第三方向切割的截面中测量的。

另外，a2和c1可设置成邻接电容形成部A与覆盖部112和113中的每个之间的边界，并且m1可设置成邻接电容形成部A与侧边缘部114和115中的每个之间的边界。也就是说，如图6所示，电容形成部的与覆盖部相邻的边界部a2的上侧可设置为邻接电容形成部A与覆盖部112和113中的每个之间的边界，覆盖部的与电容形成部相邻的边界部c1的下侧可设置为邻接电容形成部A与覆盖部112和113中的每个之间的边界，并且侧边缘部中的侧边缘部和电容形成部之间的边界部m1的一侧可设置为邻接电容形成部A与侧边缘部114和115中的每个之间的边界。

此外，当Ga2/Ga1大于或等于0.8且小于1.0，Ga2/Gc1大于或等于0.8且小于1.0，并且[(Gm1+Gc1)/2]/Ga1大于0.8且小于1.5时，不需要特别限制Ga1、Ga2、Gc1、Gm1中的每个。然而，为了进一步提高击穿电压特性改善效果，Gm1可以是180nm或更小。

此外，控制每个位置的介电晶粒的平均尺寸Ga1、Ga2、Gc1和Gm1的方法不需要特别限制。然而，作为非限制性示例，可通过使介电粉末的颗粒尺寸彼此不同或调节添加剂的类型和含量、烧结条件等来控制每个位置的介电晶粒的平均尺寸Ga1、Ga2、Gc1和Gm1。

内电极121和122可与介电层111交替设置。

内电极121和122可包括第一内电极121和第二内电极122。第一内电极121和第二内电极122可交替地设置成彼此面对，且构成主体110的介电层111中的每个介于第一内电极121和第二内电极122之间，并且第一内电极121和第二内电极122可分别暴露于主体110的第三表面3和第四表面4。

参照图3，第一内电极121可与第四表面4间隔开并且通过第三表面3暴露，并且第二内电极122可与第三表面3间隔开并且通过第四表面4暴露。另外，第一内电极121可通过第三表面3、第五表面5和第六表面6暴露，并且第二内电极122可通过第四表面4、第五表面5和第六表面6暴露。

在这种情况下，第一内电极121和第二内电极122可通过设置在第一内电极121和第二内电极122之间的介电层111中的每个彼此电分离。

内电极121和122可包括镍(Ni)、铜(Cu)、钯(Pd)、银(Ag)、金(Au)、铂(Pt)、锡(Sn)、钨(W)、钛(Ti)和它们的合金中的一种或更多种。

此外，内电极121和122中的每个的厚度te不需要特别限制。

然而，通常，当内电极121和122中的每个形成为具有小于0.6μm的小厚度时，尤其是，当内电极121和122中的每个的厚度为0.45μm或更小时，多层电子组件的击穿电压和高温寿命特性可能劣化。

如上所述，根据本公开中的示例性实施例，通过控制每个位置的介电晶粒的平均尺寸，可抑制电容散布并且可改善多层电子组件的击穿电压和高温寿命特性，因此即使当内电极121和122中的每个的厚度为0.45μm或更小时，也可确保多层电子组件的优异的内电极连接性和平滑度。

因此，当内电极121和122中的每个的厚度为0.45μm或更小时，根据本公开的多层电子组件的效果可变得更显著，并且可更容易地实现多层电子组件的小型化和电容增大。

内电极121和122中的每个的厚度te可指第一内电极121和第二内电极122中的每个的平均厚度。

内电极121和122中的每个的平均厚度可从通过用扫描电子显微镜(SEM)扫描主体110的在长度和厚度(L-T)方向上的截面而获得的图像中测量。

例如，对于从通过用扫描电子显微镜(SEM)扫描在主体110的在第三方向(宽度(W)方向)上的中央部处切割的主体110的在第一方向和第二方向(厚度(T)方向和长度(L)方向)上的截面而获得的图像中提取的任意内电极121和122，可在长度方向上以相等间隔布置的三十个点处测量内电极的厚度，以获得测量厚度的平均值。

外电极131和132分别设置在主体110的第三表面3和第四表面4上。

外电极131和132可包括第一外电极131和第二外电极132，第一外电极131和第二外电极132分别设置在主体110的第三表面3和第四表面4上并且分别连接到第一内电极121和第二内电极122。

参照图1，外电极131和132可设置为分别覆盖侧边缘部114和115的在第二方向上的相对端表面。

在本示例性实施例中已经描述了多层电子构件100包括两个外电极131和132的结构，但是外电极131和132的数量、形状等可根据内电极121和122的形状或其他目的而改变。

此外，外电极131和132可利用诸如金属的具有导电性的任何材料形成，外电极131和132中的每个的具体材料可考虑电特性、结构稳定性等来确定，并且外电极131和132可具有多层结构。

例如，外电极131和132可分别包括设置在主体110上的电极层131a和132a以及各自设置在电极层131a和132a上的镀层131b和132b。

作为电极层131a和132a的更具体的示例，电极层131a和132a可以是包含导电金属和玻璃成分的烧制电极或包含导电金属或树脂的树脂基电极。

可选地，电极层131a和132a可具有在主体上顺序地形成烧制电极和树脂基电极的形式。另外，电极层131a和132a可以按将包含导电金属的片转印到主体上的方式形成，或者按将包含导电金属的片转印到烧制电极上的方式形成。

包括在电极层131a和132a中的导电金属可以是具有优异电连接性的材料，但不特别限于此。例如，导电金属可以是镍(Ni)、铜(Cu)和它们的合金中的至少一种。

镀层131b和132b可用于改善多层电子组件的安装特性。镀层131b和132b的类型没有特别限制。也就是说，镀层131b和132b中的每个可以是包含Ni、Sn、Pd和它们的合金中的一种或更多种的镀层，并且可形成为多个层。

作为镀层131b和132b的更具体的示例，镀层131b和132b可以是Ni镀层或Sn镀层，可具有其中Ni镀层和Sn镀层分别顺序地形成在电极层131a和132a上的形式，或者可具有其中Sn镀层、Ni镀层和Sn镀层顺序地形成的形式。可选地，镀层131b和132b可包括多个Ni镀层和/或多个Sn镀层。

多层电子组件100的尺寸不需要特别限制。

然而，由于需要通过减小介电层和内电极的厚度来增加堆叠的介电层和内电极的数量，以便实现多层电子组件的小型化和电容增大两者，因此在尺寸为1005(长×宽：1.0mm×0.5mm)或更小的多层电子组件100中，根据本公开的可靠性改善效果可变得更显著。

(发明示例)

在改变每个位置的介电晶粒的平均尺寸Ga1、Ga2、Gc1和Gm1的同时，测量和评估电容散布、击穿电压特性、高温寿命和微观结构的均匀性，并且测量和评估结果在表1中示出。

每个位置的介电晶粒的平均尺寸Ga1、Ga2、Gc1和Gm1是在主体的在第二方向上的中央处沿第一方向和第三方向切割的主体的截面中测量的尺寸，并且测量如图6所示的a1、a2、c1和m1处的晶粒尺寸，并且所测量的晶粒尺寸的平均值在表1中示出。

使用LCR计在1kHz和交流(AC)0.5V的条件下测量电容散布。当基于每个实验编号50个样品的平均值，电容散布为5％或更小时，电容散布表示为◎；当基于该平均值，电容散布大于5％且小于或等于10％时，电容散布表示为○；当基于该平均值，电容散布大于10％且小于或等于15％时，电容散布表示为△；并且当基于该平均值，电容散布为大于15％时，电容散布表示为X。

通过使用由Keithely制造的击穿电压(BDV)测量装置随时间向样品施加直流(DC)电压的方法来评价击穿电压。当击穿电压大于所需模型的额定电压要求的110％时，击穿电压表示为◎；当击穿电压大于或等于额定电压要求的100％且小于或等于额定电压要求的110％时，击穿电压表示为○；当击穿电压小于额定电压要求的100％且大于或等于额定电压要求的90％时，击穿电压表示为△；当击穿电压小于额定电压要求的90％时，击穿电压表示为X。

对于高温寿命，在8V和125℃的条件下对每个实验编号的400个样品进行高温负载实验，并且测量绝缘电阻为10KΩ或更小的时间作为平均失效时间(MTTF)。考虑到所需模型的加速因子，预期长期可靠性寿命，并且在模拟长期可靠性条件的严苛可靠性条件下计算MTFF。当MTTF大于长期可靠性要求时间的110％时，MTTF表示为◎；当MTTF大于或等于长期可靠性要求时间的100％且小于或等于长期可靠性要求时间的110％时，MTTF表示为○；当MTTF小于长期可靠性要求时间的100％且大于或等于长期可靠性要求时间的90％时，MTTF表示为△；当MTTF小于长期可靠性要求时间的90％时，MTTF表示为X。

通过以下方法来评估微观结构的均匀性：在离子研磨后进行预处理，通过扫描电子显微镜(SEM)测量微观结构，之后用光学显微镜测量粒度。每个位置的介电晶粒的平均尺寸Ga1、Ga2、Gc1和Gm1被量化，并且当相对于起始基体材料的尺寸的晶粒生长率为150％或更小并且每个位置处的晶粒尺寸差为120nm或更小时，微观结构的均匀性被表示为◎；当晶粒生长率大于150％且小于或等于250％并且每个位置处的晶粒尺寸差大于120nm且小于或等于160nm时，微观结构的均匀性被表示为○；当晶粒生长率大于250％并且在每个位置处的晶粒尺寸差大于160nm且小于或等于200nm时，微观结构的均匀性被表示为△；并且当晶粒生长率大于250％并且在每个位置处的晶粒尺寸差大于200nm时，微观结构的均匀性被表示为X。

[表1]

可看出，在实验编号1至实验编号3中，Ga2/Ga1大于或等于0.8且小于1.0，并且Ga2/Gc1大于或等于0.8且小于1.0，使得电容散布被抑制，击穿电压特性和高温寿命特性以及微观结构的均匀性优异。

在实验编号4中，Ga2/Ga1大于或等于0.8且小于1.0，但Ga2/Gc1小于0.8，使得击穿电压特性不优异。

在实验编号10中，Ga2/Gc1大于或等于0.8且小于1.0，但Ga2/Ga1为1.0或更大，使得电容散布不优异，并且击穿电压特性和高温寿命特性差。

在实验编号5至实验编号9以及实验编号11至实验编号14中，不满足本公开中提出的Ga2/Ga1和Ga2/Gc1的两个条件，使得电容散布大，并且击穿电压特性和高温寿命特性以及微观结构的均匀性差。

图7是示出实验编号5的电容和耗散因数(DF)的示图。图8是示出实验编号1的电容和DF的示图。图9是示出实验编号12的电容和DF的示图。从图8可看出，在实验编号1中，电容和DF的散布被抑制。另一方面，从图7和图9可看出，在实验编号5和实验编号12中，发生电容和DF的散布。

如上所述，根据本公开中的示例性实施例，可通过控制每个位置的介电晶粒尺寸来提高多层电子组件的可靠性。

另外，可改善多层电子组件的击穿电压特性。

此外，可抑制多层电子组件的电容散布。

此外，可改善多层电子组件的高温寿命特性。

尽管上面已经示出和描述了示例性实施例，但是对于本领域技术人员将易于理解的是，可在不脱离本发明的由所附权利要求限定的范围的情况下进行修改和改变。

Claims (20)

1.一种多层电子组件，包括：

主体，包括多个介电层并且具有在第一方向上彼此相对的第一表面和第二表面、连接到所述第一表面和所述第二表面并且在第二方向上彼此相对的第三表面和第四表面、以及连接到所述第一表面至所述第四表面并且在第三方向上彼此相对的第五表面和第六表面；

侧边缘部，分别设置在所述第五表面和所述第六表面上；以及

外电极，分别设置在所述第三表面和所述第四表面上，

其中，所述主体包括电容形成部和覆盖部，所述电容形成部包括与所述介电层交替设置的内电极，所述覆盖部分别设置在所述电容形成部的在所述第一方向上的上表面和下表面上，并且

Ga2/Ga1大于或等于0.8且小于1.0，并且Ga2/Gc1大于或等于0.8且小于1.0，其中，a1是所述电容形成部的中央部，a2是所述电容形成部的与所述覆盖部中的一个覆盖部相邻的边界部，c1是所述一个覆盖部的与所述电容形成部相邻的边界部，Ga1是在a1处的介电晶粒的平均尺寸，Ga2是在a2处的介电晶粒的平均尺寸，并且Gc1是在c1处的介电晶粒的平均尺寸。

2.根据权利要求1所述的多层电子组件，其中，a1是设置在所述主体的在所述第一方向和所述第三方向上的中央处、在所述第一方向上具有Ta/3的长度并且在所述第三方向上具有Wa/3的长度的矩形区域，a2是设置在所述主体的在所述第三方向上的中央处、在所述第一方向上具有Ta/6的长度并且在所述第三方向上具有Wa/3的长度的矩形区域，并且c1是设置在所述主体的在所述第三方向上的中央处、在所述第一方向上具有Tc/6的长度并且在所述第三方向上具有Wa/3的长度的矩形区域，其中，Wa是所述电容形成部在所述第三方向上的长度，Ta是所述电容形成部在所述第一方向上的长度，并且Tc是所述覆盖部中的所述一个覆盖部在所述第一方向上的长度，并且Wa、Ta和Tc是在所述主体的沿所述第一方向和所述第三方向切割的截面中测量的。

3.根据权利要求2所述的多层电子组件，其中，a2和c1邻接所述电容形成部与所述覆盖部中的所述一个覆盖部之间的边界。

4.根据权利要求3所述的多层电子组件，其中，所述主体的沿所述第一方向和所述第三方向切割的所述截面是在所述主体的在所述第二方向上的中央处沿所述第一方向和所述第三方向切割的所述主体的截面。

5.根据权利要求1所述的多层电子组件，其中，Gc1为200nm或更小。

6.根据权利要求1所述的多层电子组件，其中，所述内电极包括暴露于所述第三表面、所述第五表面和所述第六表面的第一内电极和暴露于所述第四表面、所述第五表面和所述第六表面的第二内电极。

7.根据权利要求6所述的多层电子组件，其中，[(Gm1+Gc1)/2]/Ga1大于0.8且小于1.5，其中，m1是在所述侧边缘部中的一个侧边缘部中，所述侧边缘部中的所述一个侧边缘部与所述电容形成部之间的边界部，并且Gm1是m1处的介电晶粒的平均尺寸。

8.根据权利要求7所述的多层电子组件，其中，a1是设置在所述主体的在所述第一方向和所述第三方向上的中央处、在所述第一方向上具有Ta/3的长度并且在所述第三方向上具有Wa/3的长度的矩形区域，a2是设置在所述主体的在所述第三方向上的中央处、在所述第一方向上具有Ta/6的长度并且在所述第三方向上具有Wa/3的长度的矩形区域，c1是设置在所述主体的在所述第三方向上的中央处、在所述第一方向上具有Tc/6的长度并且在所述第三方向上具有Wa/3的长度的矩形区域，并且m1是设置在所述主体的在所述第一方向上的中央处、在所述第一方向上具有Ta/3的长度并且在所述第三方向上具有Wm/6的长度的矩形区域，其中，Wa是所述电容形成部在所述第三方向上的长度，Ta是所述电容形成部在所述第一方向上的长度，Tc是所述覆盖部中的所述一个覆盖部在所述第一方向上的长度，Wm是所述侧边缘部中的所述一个侧边缘部在所述第三方向上的长度，并且Wa、Ta、Tc和Wm是在所述主体的沿所述第一方向和所述第三方向切割的截面中测量的。

9.根据权利要求8所述的多层电子组件，其中，a2和c1邻接所述电容形成部和所述覆盖部中的所述一个覆盖部之间的边界，并且所述侧边缘部中的所述一个侧边缘部中的m1邻接所述电容形成部和所述侧边缘部中的所述一个侧边缘部之间的边界。

10.根据权利要求9所述的多层电子组件，其中，所述主体的沿所述第一方向和所述第三方向切割的所述截面是在所述主体的在所述第二方向上的中央处沿所述第一方向和所述第三方向切割的所述主体的截面。

11.根据权利要求7所述的多层电子组件，其中，Gm1为180nm或更小。

12.根据权利要求1所述的多层电子组件，其中，所述多个介电层中的一个介电层的厚度为0.45μm或更小。

13.根据权利要求1所述的多层电子组件，其中，所述内电极中的一个内电极的厚度为0.45μm或更小。

14.一种多层电子组件，包括：

主体，包括多个介电层并且具有在第一方向上彼此相对的第一表面和第二表面、连接到所述第一表面和所述第二表面并且在第二方向上彼此相对的第三表面和第四表面、以及连接到所述第一表面至所述第四表面并且在第三方向上彼此相对的第五表面和第六表面；

侧边缘部，分别设置在所述第五表面和所述第六表面上；以及

外电极，分别设置在所述第三表面和所述第四表面上，

其中，所述主体包括电容形成部和覆盖部，所述电容形成部包括与所述介电层交替设置的内电极，所述覆盖部分别设置在所述电容形成部的在所述第一方向上的上表面和下表面上，并且

[(Gm1+Gc1)/2]/Ga1大于0.8且小于1.5，其中，a1是所述电容形成部的中央部，c1是所述覆盖部中的一个覆盖部的与所述电容形成部相邻的边界部，m1是在所述侧边缘部中的一个侧边缘部中，所述侧边缘部中的所述一个侧边缘部与所述电容形成部之间的边界部，Ga1是在a1处的介电晶粒的平均尺寸，Gc1是在c1处的介电晶粒的平均尺寸，并且Gm1是在m1处的介电晶粒的平均尺寸。

15.根据权利要求14所述的多层电子组件，其中，a1是设置在所述主体的在所述第一方向和所述第三方向上的中央处、在所述第一方向上具有Ta/3的长度并且在所述第三方向上具有Wa/3的长度的矩形区域，c1是设置在所述主体的在所述第三方向上的中央处、在所述第一方向上具有Tc/6的长度并且在所述第三方向上具有Wa/3的长度的矩形区域，并且m1是设置在所述主体的在所述第一方向上的中央处、在所述第一方向上具有Ta/3的长度并且在所述第三方向上具有Wm/6的长度的矩形区域，其中，Wa是所述电容形成部在所述第三方向上的长度，Ta是所述电容形成部在所述第一方向上的长度，Tc是所述覆盖部中的所述一个覆盖部在所述第一方向上的长度，Wm是所述侧边缘部中的所述一个侧边缘部在所述第三方向上的长度，并且Wa、Ta、Tc和Wm是在所述主体的沿所述第一方向和所述第三方向切割的截面中测量的。

16.根据权利要求15所述的多层电子组件，其中，所述主体的沿所述第一方向和所述第三方向切割的所述截面是在所述主体的在所述第二方向上的中央处沿所述第一方向和所述第三方向切割的所述主体的截面。

17.根据权利要求14所述的多层电子组件，其中，Gc1为200nm或更小。

18.根据权利要求14所述的多层电子组件，其中，Gm1为180nm或更小。

19.根据权利要求14所述的多层电子组件，其中，所述多个介电层中的一个介电层的厚度为0.45μm或更小。

20.根据权利要求14所述的多层电子组件，其中，所述内电极中的一个内电极的厚度为0.45μm或更小。

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