CN114512463A - 芯片组件及电子设备 - Google Patents
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Abstract
本申请公开了一种芯片组件及电子设备,该芯片组件包括层叠设置的封装芯片和电路板,所述封装芯片包括封装本体、设于所述封装本体上的用于传输第一电信号的第一焊盘组以及对于所述第一焊盘组设置的第一焊球组,且所述第一焊盘组通过所述第一焊球组与所述电路板电连接,所述第一焊盘组中的焊盘与所述第一焊球组中的焊球一一对应,且所述第一焊盘组中的焊盘数量为至少两个;其中,所述第一焊球组中的任意两个相邻的焊球之间通过第一导接件电连接。
Description
技术领域
本申请属于芯片技术领域,具体涉及一种芯片组件及电子设备。
背景技术
相关技术中,球栅阵列(Ball Grid Array,BGA)封装芯片是依靠焊球进行信号和热量的传递。然而,在传输大电流信号的时候,由于焊球数量有限,以及焊球的接触阻抗的存在,会影响整个封装芯片的热传导效率,进而影响封装芯片的功耗。
可见,现有的封装芯片存在热传递效果差的问题。
发明内容
本申请旨在提供一种芯片组件及电子设备,能够解决现有的封装芯片存在的热传递效果差的问题。
为了解决上述技术问题,本申请是这样实现的:
第一方面,本申请实施例提出了一种芯片组件,包括层叠设置的封装芯片和电路板,所述封装芯片包括封装本体、设于所述封装本体上的用于传输第一电信号的第一焊盘组以及对于所述第一焊盘组设置的第一焊球组,且所述第一焊盘组通过所述第一焊球组与所述电路板电连接,所述第一焊盘组中的焊盘与所述第一焊球组中的焊球一一对应,且所述第一焊盘组中的焊盘数量为至少两个;
其中,所述第一焊球组中的任意两个相邻的焊球之间通过第一导接件电连接。
第二方面,本申请实施例提出了一种电子设备,包括第一方面所述的芯片组件。
在本申请的实施例中,通过设置第一导接件,可以降低第一焊球组与第一焊盘组的接触阻抗,即可以降低第一焊球组的热阻,使得第一电信号在通过第一焊盘组和第一焊球组时,可以降低第一焊球组的发热量,进而降低封装芯片的在传输电信号时的发热量,并达到改善封装芯片的热传递效果的目的。
而且,通过设置第一导接件,还可以增加第一焊盘组和第一焊球组的连接支撑,进而能改善电路板对封装芯片的支撑,并降低封装芯片的失效风险,以及提升封装芯片的可靠性。
进一步地,由于第一焊球组与第一焊盘组的接触阻抗的降低,还可以降低电源噪声,并提升芯片组件的电气性能。
本申请的附加方面和优点将在下面的描述中部分给出,部分将从下面的描述中变得明显,或通过本申请的实践了解到。
附图说明
本申请的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解,其中:
图1是本申请实施例提供的芯片组件的结构示意图之一;
图2是本申请实施例提供的芯片组件的结构示意图之二;
图3是本申请实施例提供的第一焊球组的样式图之一;
图4是本申请实施例提供的第一焊球组的样式图之二;
图5是本申请实施例提供的芯片组件的结构示意图之三;
图6是本申请实施例提供的芯片组件的结构示意图之四;
图7是本申请实施例提供的芯片组件的结构示意图之五。
具体实施方式
下面将详细描述本申请的实施例,所述实施例的示例在附图中示出,其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的,仅用于解释本申请,而不能理解为对本申请的限制。基于本申请中的实施例,本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例,都属于本申请保护的范围。
本申请的说明书和权利要求书中的术语“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中,除非另有说明,“多个”的含义是两个或两个以上。此外,说明书以及权利要求中“和/或”表示所连接对象的至少其中之一,字符“/”,一般表示前后关联对象是一种“或”的关系。
在本申请的描述中,需要说明的是,除非另有明确的规定和限定,术语“安装”、“相连”、“连接”应做广义理解,例如,可以是固定连接,也可以是可拆卸连接,或一体地连接;可以是机械连接,也可以是电连接;可以是直接相连,也可以通过中间媒介间接相连,可以是两个元件内部的连通。对于本领域的普通技术人员而言,可以具体情况理解上述术语在本申请中的具体含义。
如图1至图7所示,本申请实施例提供一种芯片组件,包括层叠设置封装芯片10和电路板20,封装芯片10包括封装本体11、设于封装本体11上的用于传输第一电信号的第一焊盘组12以及对于第一焊盘组12设置的第一焊球组13,且第一焊盘组12通过第一焊球组13与电路板20电连接,第一焊盘组12中的焊盘与第一焊球组13中的焊球一一对应,且第一焊盘组12中的焊盘数量为至少两个;
其中,第一焊球组13中的任意两个相邻的焊球之间通过第一导接件14电连接。
本实施方式中,用于传输第一电信号的第一焊盘组12可以理解为在封装芯片10和电路板20之间传输第一电信号的时候,需要由至少两个焊盘构成的第一焊盘组12协同工作,即第一焊盘组12中焊盘为同网络的焊盘,即第一焊盘组12中的焊盘可以通过封装本体11上的电网络结构连接在一起。
其中,第一焊球组13中的任意两个相邻的焊球之间通过第一导接件14电连接,可以理解为在第一焊球组13中的任意两个相邻的焊球之间设置有第一导接件14,并通过第一导接件14实现两个焊球的电连接。比如,可以在第一焊球组13中的任意两个相邻的焊球之间设置焊锡或锡膏,并形成焊锡导接件或锡膏导接件,实现第一焊球组13中的任意两个焊球的电连接。
本实施方式中,通过设置第一导接件14可以使得第一焊球组13中的焊球形成同一个电导通网络,即使得第一焊球组13中的焊球形成一个大焊球,即相当于降低了第一焊球组13的接触阻抗。
这样通过设置第一导接件14,可以降低第一焊球组13与第一焊盘组12的接触阻抗,即可以降低第一焊球组13的热阻,使得第一电信号在通过第一焊盘组12和第一焊球组13时,可以降低第一焊球组13的发热量,进而降低封装芯片10的在传输电信号时的发热量,并达到改善封装芯片的热传递效果的目的。
而且,通过设置第一导接件14,还可以增加第一焊盘组12和第一焊球组13的连接支撑,进而能改善电路板对封装芯片的支撑,并降低封装芯片的失效风险,以及提升封装芯片的可靠性。
一些实施例中,第一焊球组13中的任意两个相邻的焊球可以理解为两个焊球之间没有其他焊球或结构阻隔,比如图3中的横屏方向的相邻焊球、斜切方向的相邻焊球或者竖直方向的相邻焊球等。
进一步地,由于第一焊球组13与第一焊盘组12的接触阻抗的降低,还可以降低电源噪声,并提升芯片组件的电气性能。
可以理解的是,在本申请的一些实施方式中,封装本体11可以理解为封装芯片中除焊盘、走线、焊球等电气结构之外的支撑结构,包括用于安装布局焊盘、走线、焊球等电气结构的基板、密封电气结构的密封层等等。
其中,第一焊盘组12中的焊盘与第一焊球组13中的焊球一一对应可以理解为第一焊盘组12中的每一焊盘均对应设置有一个焊球,所有的对应第一焊盘组12中的焊盘设置的焊球组成了第一焊球组13。
而且,可以通过在第一焊盘组12的任意两个焊盘之间设置第二导接件,以使第一焊盘组12中的焊盘形成通网络焊盘。
一些实施方式中,第二导接件可以显露于封装本体11的朝向电路板20的端面,且第二导接件与第一导接件14接触连接,这样可以进一步降低第一焊盘组12和第一焊球组13的接触阻抗,进而降低封装芯片10的在传输电信号时的发热量。
其中,第二导接件可以是显露于封装本体11的朝向电路板20的端面的铜箔层,第一导接体14与铜箔层接触连接。
比如,可以在第一焊盘组12对应的区域显露的铜箔层上填充焊锡或锡膏,并形成电连接第一焊球组13中的两个相邻的焊球之间的第一导接体14.
在实际操作过程中,尤其是在封装芯片10和电路板20的焊接过程中,可以把钢网局部扩大,增加焊锡量,让第一焊球组13中的焊球有更多的焊锡连接着,以实现封装芯片10和电路板20的良好接触。
可选地,如图2所示,第一焊盘组12中的任意两个相邻的焊盘之间的间距小于目标间距,该目标间距为第一焊盘组12中的任一焊盘与封装本体11上除第一焊盘组12之外的其他焊盘之间的间距。
本实施方式中,通过将第一焊盘组12中的任意两个相邻的焊盘之间的间距小于目标间距设置,即通过拉近第一焊盘组12中焊球之间的间距,可以增加同面积下焊球的数量,并可以达到进一步加强封装芯片10和电路板20的电气连接性能的目的。
可以理解的是,在第一焊盘组12中的焊盘之间的间距拉近后,对应第一焊盘组12设置的第一焊球组13中的焊球之间的间距也变小了,使得封装芯片10和电路板20在对应第一焊盘组12的区域可以形成一个强力连接,并提高了封装芯片10和电路板20的连接的稳定性。
可选地,如图5至图7所示,封装本体11包括第一区域111和位于第一区域111外围的第二区域112,第一焊盘组12设于第一区域111;
封装芯片10还包括设于第二区域112的第二焊盘组以及对于第二焊盘组设置的第二焊球组15,封装本体11的第二区域112通过第二焊盘组和第二焊球组15与电路板20电连接,第二焊盘组中焊盘与第二焊球组15中的焊球一一对应,且第二焊盘组中的焊盘数量为至少两个;
第二焊球组15中的任意两个相邻的焊球通过第三导接件电连接。
本实施方式中,通过在第二区域112设置第二焊盘组和第二焊球组15,并通过第二焊盘组和第二焊球组15实现封装本体11的第二区域112与电路板20的电连接,可以提高封装本体11的外围区域(即第二区域112)与电路板20的连接强度,缓解应力对封装芯片10的损害。
一些实施例中,封装芯片10包括多个第二焊盘组15,多个第二焊盘组15绕第一区域111分布,使得封装本体11的整个周向边缘区域(即第二区域112)与电路板20之间均具有较好的连接强度,进一步改善分装芯片10和电路板20的连接的稳定性。
如图3所示,在第一焊球组12中的焊球数量为3个的情况下,第一焊球组12中的3个焊球可以呈直线形分布,也可以呈L形分布,还可以呈三角形分布等。
如图4所示,在第一焊球组12中的焊球数量为4个的情况下,第一焊球组12中的4个焊球可以呈直线形分布,也可以呈L形分布,还可以呈口字形分布等。
其中,第二焊球组中的焊球的数量也可以3个或4个等,且第二焊球组中的焊球的分布样式也可以是直线形分布、L形分布等。
本申请实施例还提供一种电子设备,包括上述芯片组件。
需要说明的是,上述芯片组件实施例的实现方式同样适应于该电子设备的实施例中,并能达到相同的技术效果,在此不再赘述。
其中,电子设备可以是为手机、平板电脑、笔记本电脑、掌上电脑、车载电子设备、可穿戴设备、超级移动个人计算机(Ultra-Mobile Personal Computer,UMPC)、上网本或者个人数字助理(Personal Digital Assistant,PDA)等。
在本说明书的描述中,参考术语“一个实施例”、“一些实施例”、“示意性实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施例或示例中。在本说明书中,对上述术语的示意性表述不一定指的是相同的实施例或示例。而且,描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
尽管已经示出和描述了本申请的实施例,本领域的普通技术人员可以理解:在不脱离本申请的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型,本申请的范围由权利要求及其等同物限定。
Claims (10)
1.一种芯片组件,其特征在于,包括层叠设置的封装芯片和电路板,所述封装芯片包括封装本体、设于所述封装本体上的用于传输第一电信号的第一焊盘组以及对于所述第一焊盘组设置的第一焊球组,且所述第一焊盘组通过所述第一焊球组与所述电路板电连接,所述第一焊盘组中的焊盘与所述第一焊球组中的焊球一一对应,且所述第一焊盘组中的焊盘数量为至少两个;
其中,所述第一焊球组中的任意两个相邻的焊球之间通过第一导接件电连接。
2.根据权利要求1所述的芯片组件,其特征在于,所述第一焊盘组中的任意两个焊盘之间设有第二导接件,所述第二导接件显露于所述封装本体的朝向所述电路板的端面,且所述第二导接件与所述第一导接件接触连接。
3.根据权利要求1所述的芯片组件,其特征在于,所述第一焊盘组中任意两个相邻的焊盘之间的间距小于目标间距,所述目标间距为所述第一焊盘组中的任一焊盘与所述封装本体上的除所述第一焊盘组之外的其他焊盘之间的间距。
4.根据权利要求1至3中任一项所述的芯片组件,其特征在于,所述封装本体包括第一区域和位于所述第一区域外围的第二区域,所述第一焊盘组设于所述第一区域;
所述封装芯片还包括设于所述第二区域的第二焊盘组以及对应所述第二焊盘组设置的第二焊球组,所述封装本体的所述第二区域通过所述第二焊盘组和所述第二焊球组与所述电路板电连接,所述第二焊盘组中的焊盘与所述第二焊球组中的焊球一一对应,且所述第二焊盘组中的焊盘数量为至少两个;
其中,所述第二焊球组中的任意两个相邻的焊球通过第三导接件电连接。
5.根据权利要求4所述的芯片组件,其特征在于,所述封装芯片包括多个所述第二焊盘组,且多个所述第二焊盘组环绕所述第一区域分布。
6.根据权利要求2所述的芯片组件,其特征在于,所述第二导接件为设于所述封装本体上的铜箔层。
7.根据权利要求1至3中任一项所述的芯片组件,其特征在于,所述第一导接件为焊锡导接件。
8.根据权利要求1至3中任一项所述的芯片组件,其特征在于,在所述第一焊球组中的焊球数量为3个情况下,所述第一焊球组中的3个焊球呈直线形分布或呈L形分布。
9.根据权利要求1至3中任一项所述的芯片组件,其特征在于,在所述第一焊球组中的焊球数量为4个情况下,所述第一焊球组中的4个焊球呈直线形分布或呈L形分布或呈口字型分布。
10.一种电子设备,其特征在于,包括如权利要求1至9中任一项所述的芯片组件。
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---|---|
CN (1) | CN114512463A (zh) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2024041121A1 (zh) * | 2022-08-25 | 2024-02-29 | 加特兰微电子科技(上海)有限公司 | 焊球检测装置、印刷电路板、射频芯片及电子设备 |
CN118712168A (zh) * | 2024-08-27 | 2024-09-27 | 深圳传音控股股份有限公司 | 芯片封装结构及电子设备 |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20020104874A1 (en) * | 2001-02-05 | 2002-08-08 | Samsung Electronics Co., Ltd. | Semiconductor chip package comprising enhanced pads |
JP2004186571A (ja) * | 2002-12-05 | 2004-07-02 | Mitsubishi Electric Corp | 半導体パッケージの実装構造 |
US20040141298A1 (en) * | 2003-01-16 | 2004-07-22 | International Business Machines Corporation | Ball grid array package construction with raised solder ball pads |
US20110156252A1 (en) * | 2009-12-25 | 2011-06-30 | Siliconware Precision Industries Co., Ltd. | Semiconductor package having electrical connecting structures and fabrication method thereof |
JP2011254053A (ja) * | 2010-06-04 | 2011-12-15 | Nec Corp | 半導体パッケージ、配線基板、及びリフロー炉 |
US20150243593A1 (en) * | 2014-02-27 | 2015-08-27 | Infineon Technologies Ag | Method of Connecting a Semiconductor Package to a Board |
CN105845642A (zh) * | 2016-05-26 | 2016-08-10 | 武汉华星光电技术有限公司 | 层叠封装及移动终端 |
US20170256511A1 (en) * | 2016-03-02 | 2017-09-07 | Young Lyong Kim | Semiconductor packages and methods of manufacturing the same |
CN113614912A (zh) * | 2019-03-29 | 2021-11-05 | 华为技术有限公司 | 封装结构、电子设备及其制备方法 |
-
2022
- 2022-02-18 CN CN202210149573.5A patent/CN114512463A/zh active Pending
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20020104874A1 (en) * | 2001-02-05 | 2002-08-08 | Samsung Electronics Co., Ltd. | Semiconductor chip package comprising enhanced pads |
JP2004186571A (ja) * | 2002-12-05 | 2004-07-02 | Mitsubishi Electric Corp | 半導体パッケージの実装構造 |
US20040141298A1 (en) * | 2003-01-16 | 2004-07-22 | International Business Machines Corporation | Ball grid array package construction with raised solder ball pads |
US20110156252A1 (en) * | 2009-12-25 | 2011-06-30 | Siliconware Precision Industries Co., Ltd. | Semiconductor package having electrical connecting structures and fabrication method thereof |
JP2011254053A (ja) * | 2010-06-04 | 2011-12-15 | Nec Corp | 半導体パッケージ、配線基板、及びリフロー炉 |
US20150243593A1 (en) * | 2014-02-27 | 2015-08-27 | Infineon Technologies Ag | Method of Connecting a Semiconductor Package to a Board |
US20170256511A1 (en) * | 2016-03-02 | 2017-09-07 | Young Lyong Kim | Semiconductor packages and methods of manufacturing the same |
CN105845642A (zh) * | 2016-05-26 | 2016-08-10 | 武汉华星光电技术有限公司 | 层叠封装及移动终端 |
CN113614912A (zh) * | 2019-03-29 | 2021-11-05 | 华为技术有限公司 | 封装结构、电子设备及其制备方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2024041121A1 (zh) * | 2022-08-25 | 2024-02-29 | 加特兰微电子科技(上海)有限公司 | 焊球检测装置、印刷电路板、射频芯片及电子设备 |
CN118712168A (zh) * | 2024-08-27 | 2024-09-27 | 深圳传音控股股份有限公司 | 芯片封装结构及电子设备 |
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