CN114512084A - 移位寄存器单元及其驱动方法、栅极驱动电路、显示面板 - Google Patents

Abstract

本公开涉及显示技术领域，提出一种移位寄存器单元及其驱动方法、栅极驱动电路、显示面板。移位寄存器单元包括第一输入电路、第二输入电路、控制电路、第一上拉电路、第二上拉电路、第一输出电路、第二输出电路。第一输入电路连接输入端、第一节点、第一时钟信号端；第二输入电路连接第一时钟信号端、第一电源端、第二节点；控制电路连接第二节点、第二时钟信号端、第三节点；第一上拉电路连接第一节点、第三节点、第二电源端、第一时钟信号端、第二节点；第二上拉电路连接第一节点、第二节点、第二电源端、第二时钟信号端；第一输出电路连接第一节点、输出端、第一电源端；第二输出电路连接第三节点、输出端、第二电源端。该移位寄存器结构简单。

Description

移位寄存器单元及其驱动方法、栅极驱动电路、显示面板

技术领域

本公开涉及显示技术领域，尤其涉及一种移位寄存器单元及其驱动方法、栅极驱动电路、显示面板。

背景技术

显示面板通常通过栅极驱动电路向像素驱动电路提供栅极驱动信号或使能信号，相关技术中，栅极驱动电路的结构复杂、成本较高。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

根据本公开的一个方面，提供一种移位寄存器单元，该移位寄存器单元包括：第一输入电路、第二输入电路、控制电路、第一上拉电路、第二上拉电路、第一输出电路、第二输出电路。第一输入电路连接输入端、第一节点、第一时钟信号端，用于响应所述第一时钟信号端的信号将所述输入端的信号传输到所述第一节点；第二输入电路连接所述第一时钟信号端、第一电源端、第二节点，用于响应所述第一时钟信号端的信号将所述第一电源端的信号传输到所述第二节点；控制电路连接所述第二节点、第二时钟信号端、第三节点，用于响应所述第二节点和第二时钟信号端的信号将所述第二时钟信号端的信号传输到所述第三节点；第一上拉电路连接所述第一节点、第三节点、第二电源端、第一时钟信号端、第二节点，用于响应所述第一节点的信号将所述第二电源端的信号传输到所述第三节点，以及用于响应所述第一节点的信号将所述第一时钟信号端的信号传输到所述第二节点；第二上拉电路连接所述第一节点、第二节点、第二电源端、第二时钟信号端，用于响应所述第二节点和第二时钟信号端的信号将所述第二电源端的信号传输到所述第一节点；第一输出电路连接所述第一节点、输出端、第一电源端，用于响应所述第一节点的信号将所述第一电源端的信号传输到所述输出端；第二输出电路连接所述第三节点、输出端、第二电源端，用于响应所述第三节点的信号将所述第二电源端的信号传输到所述输出端。

本公开一种示例性实施例中，所述第一输入电路包括：第一晶体管，第一晶体管的第一极连接所述输入端，第二极连接所述第一节点，栅极连接所述第一时钟信号端。

本公开一种示例性实施例中，所述第二输入电路包括：第二晶体管，第二晶体管的第一极连接所述第一电源端，第二极连接所述第二节点，栅极连接所述第一时钟信号端。

本公开一种示例性实施例中，所述控制电路包括：第三晶体管、第四晶体管、第一电容，第三晶体管的第一极连接所述第二时钟信号端，栅极连接所述第二节点；第四晶体管的第一极连接所述第三晶体管的第二极，第二极连接所述第三节点，栅极连接所述第二时钟信号端；第一电容的第一电极连接于所述第二节点。

本公开一种示例性实施例中，所述第一上拉电路包括：第五晶体管、第六晶体管，第五晶体管的第一极连接所述第二电源端，第二极连接所述第三节点，栅极连接所述第一节点；第六晶体管的第一极连接所述第一时钟信号端，第二极连接所述第二节点，栅极连接所述第一节点。

本公开一种示例性实施例中，所述第二上拉电路包括：第七晶体管、第八晶体管，第七晶体管的第一极连接所述第二电源端，栅极连接所述第二节点；第八晶体管的第一极连接所述第七晶体管的第二极，第二极连接所述第一节点，栅极连接所述第二时钟信号端。

本公开一种示例性实施例中，所述第一输出电路包括：第九晶体管、第二电容，第九晶体管的第一极连接所述第一电源端，第二极连接所述输出端，栅极连接所述第一节点；第二电容的第一电极连接于所述第一节点。

本公开一种示例性实施例中，所述第二输出电路包括：第十晶体管、第三电容，第十晶体管的第一极连接所述第二电源端，第二极连接所述输出端，栅极连接所述第三节点；第三电容的第一电极连接于所述第三节点。

本公开一种示例性实施例中，所述控制电路包括：第三晶体管、第四晶体管，第三晶体管的第一极连接所述第二时钟信号端，栅极连接所述第二节点；第四晶体管的第一极连接所述第三晶体管的第二极，第二极连接所述第三节点，栅极连接所述第二时钟信号端；所述第一输出电路包括：第九晶体管、第二电容，第九晶体管的第一极连接所述第一电源端，第二极连接所述输出端，栅极连接所述第一节点；第二电容的第一电极连接于所述第一节点，第二电极连接于第二节点。

根据本公开的一个方面，提供一种移位寄存器单元驱动方法，该驱动方法用于驱动上述的移位寄存器单元，所述驱动方法包括：

在第一阶段，向所述输入端、第二时钟信号端输入无效电平，向所述第一时钟信号端输入有效电平；

在第二阶段，向所述输入端、第一时钟信号端输入无效电平，向所述第二时钟信号端输入有效电平；

在第三阶段，向所述输入端、第二时钟信号端输入无效电平，向所述第一时钟信号端输入有效电平；

在第四阶段，向所述第一时钟信号端输入无效电平，向所述第二时钟信号端、输入端输入有效电平；

在第五阶段，向所述第二时钟信号端输入无效电平，向所述第一时钟信号端、输入端输入有效电平；

在第六阶段，向所述第一时钟信号端输入无效电平，向所述第二时钟信号端、输入端输入有效电平。

本公开一种示例性实施例中，所述驱动方法还包括：

在缓冲阶段，向所述第一时钟信号端、第二时钟信号端输入无效电平，向所述输入端输入有效电平；

其中，所述缓冲阶段位于所述第五阶段和所述第六阶段之间。

根据本公开的一个方面，提供一种栅极驱动电路，所述栅极驱动电路包括上述的移位寄存器单元。

根据本公开的一个方面，提供一种显示面板，所述显示面板包括上述的栅极驱动电路。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开移位寄存器单元一种示例性实施例的结构示意图；

图2为图1所示移位寄存器单元一种驱动方法中各节点的时序图；

图3为图1所示移位寄存器单元在第一阶段的状态图；

图4为图1所示移位寄存器单元在第二阶段的状态图；

图5为图1所示移位寄存器单元在第三阶段的状态图；

图6为图1所示移位寄存器单元在第四阶段的状态图；

图7为图1所示移位寄存器单元在第五阶段的状态图；

图8为图1所示移位寄存器单元在第六阶段的状态图；

图9为本公开移位寄存器单元另一种示例性实施例的结构示意图；

图10为图9所示移位寄存器单元一种驱动方法中各节点的时序图；

图11为图9所示移位寄存器单元在第一阶段的状态图；

图12为图9所示移位寄存器单元在第二阶段的状态图；

图13为图9所示移位寄存器单元在第三阶段的状态图；

图14为图9所示移位寄存器单元在第四阶段的状态图；

图15为图9所示移位寄存器单元在第五阶段的状态图；

图16为图9所示移位寄存器单元在缓冲阶段的状态图；

图17为图9所示移位寄存器单元在第六阶段的状态图。

具体实施方式

现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本公开将更加全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。

用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。

本示例性实施例首先提供一种移位寄存器单元，如图1所示，为本公开移位寄存器单元一种示例性实施例的结构示意图。该移位寄存器单元可以包括：第一输入电路1、第二输入电路2、控制电路3、第一上拉电路4、第二上拉电路5、第一输出电路6、第二输出电路7。第一输入电路1连接输入端Input、第一节点N1、第一时钟信号端CB，用于响应所述第一时钟信号端CB的信号将所述输入端Input的信号传输到所述第一节点N1；第二输入电路2连接所述第一时钟信号端CB、第一电源端VGL、第二节点N2，用于响应所述第一时钟信号端CB的信号将所述第一电源端VGL的信号传输到所述第二节点N2；控制电路3连接所述第二节点N2、第二时钟信号端CK、第三节点N3，用于响应所述第二节点N2和第二时钟信号端CK的信号将所述第二时钟信号端CK的信号传输到所述第三节点N3；第一上拉电路4连接所述第一节点N1、第三节点N3、第二电源端VGH、第一时钟信号端CB、第二节点N2，用于响应所述第一节点N1的信号将所述第二电源端VGH的信号传输到所述第三节点N3，以及用于响应所述第一节点N1的信号将所述第一时钟信号端CB的信号传输到所述第二节点N2；第二上拉电路5连接所述第一节点N1、第二节点N2、第二电源端VGH、第二时钟信号端CK，用于响应所述第二节点N2和第二时钟信号端CK的信号将所述第二电源端VGH的信号传输到所述第一节点N1；第一输出电路6连接所述第一节点N1、输出端Output、第一电源端VGL，用于响应所述第一节点N1的信号将所述第一电源端VGL的信号传输到所述输出端Output；第二输出电路7连接所述第三节点N3、输出端Output、第二电源端VGH，用于响应所述第三节点N3的信号将所述第二电源端VGH的信号传输到所述输出端Output。

本示例性实施例中，第一电源端VGL可以为有效电平端，第二电源端VGH可以为无效电平端。有效电平为驱动目标电路导通的电平，无效电平为关断目标电路的电平。例如，本示例性实施例中，有效电平可以低电平，无效电平可以为高电平。

本示例性实施例中，该移位寄存器单元的驱动方法可以包括六个阶段。其中，在第一阶段：向所述输入端Input、第二时钟信号端CK输入无效电平，向所述第一时钟信号端CB输入有效电平，第一输入电路1将输入端Input的无效电平信号传输到第一节点N1，第二输入电路2将第一电源端VGL的有效电平传输到第二节点，控制电路3在第二时钟信号端CK的作用下关断，第三节点N3维持上一阶段的无效电平以关断第二输出电路7，第一输出电路6在第一节点N1作用下关断，输出端Output维持上一阶段的有效电平。在第二阶段：向所述输入端Input、第一时钟信号端CB输入无效电平，向所述第二时钟信号端CK输入有效电平。控制电路3在第二节点N2、第二时钟信号端CK的有效电平作用下将第二时钟信号端CK的有效电平传输到第三节点N3，第二输出电路7在第三节点N3作用下将第二电源端VGH的无效电平传输到输出端Output，同时第一输出电路6在第一节点N1作用下关断。在第三阶段：向所述输入端Input、第二时钟信号端CK输入无效电平，向所述第一时钟信号端CB输入有效电平。第一输入电路1将输入端Input的无效电平信号传输到第一节点N1，第二输入电路2将第一电源端VGL的有效电平传输到第二节点，控制电路3在第二时钟信号端CK的作用下关断，第二输出电路7在第三节点N3作用下将第二电源端VGH的无效电平传输到输出端Output，同时第一输出电路6在第一节点N1作用下关断。在第四阶段：向所述第一时钟信号端CB输入无效电平，向所述第二时钟信号端CK、输入端Input输入有效电平。控制电路3在第二节点N2、第二时钟信号端CK的有效电平作用下将第二节点N2的有效电平传输到第三节点N3，第二上拉电路5在第二节点N2、第二时钟信号端CK作用下将第二电源端VGH的无效电平传输到第一节点N1，第二输出电路7在第三节点N3作用下将第二电源端VGH的无效电平传输到输出端Output，同时第一输出电路6在第一节点N1作用下关断。在第五阶段，向所述第二时钟信号端CK输入无效电平，向所述第一时钟信号端CB、输入端Input输入有效电平。第一输入电路1将输入端Input的有效电平信号传输到第一节点N1，第二输入电路2将第一电源端VGL的有效电平传输到第二节点N2，控制电路3在第二时钟信号端CK的作用下关断，第一上拉电路4在第一节点N1作用下将第二电源端VGH的无效电平传输到第三节点N3，以及在第一节点N1作用下将第一时钟信号端CB的有效电平传输到第二节点N2，第二输出电路7在第三节点N3作用下关断，同时第一输出电路6在第一节点N1作用下将第一电源端VGL的有效电平传输到输出端Output。在第六阶段：向所述第一时钟信号端CB输入无效电平，向所述第二时钟信号端CK、输入端Input输入有效电平。第二输出电路7在第三节点N3作用下关断，同时第一输出电路6在第一节点N1作用下将第一电源端VGL的有效电平传输到输出端Output，第六阶段可以作为第一阶段的上一阶段。该移位寄存器单元可以通过简单的结构实现信号移位输出的作用。

本示例性实施例中，如图1所示，所述第一输入电路1可以包括：第一晶体管T1，第一晶体管T1的第一极连接所述输入端Input，第二极连接所述第一节点N1，栅极连接所述第一时钟信号端CB。

本示例性实施例中，所述第二输入电路2可以包括：第二晶体管T2，第二晶体管T2的第一极连接所述第一电源端VGL，第二极连接所述第二节点N2，栅极连接所述第一时钟信号端CB。

本示例性实施例中，如图1所示，所述控制电路3可以包括：第三晶体管T3、第四晶体管T4、第一电容C1，第三晶体管T3的第一极连接所述第二时钟信号端CK，栅极连接所述第二节点N2；第四晶体管T4的第一极连接所述第三晶体管T3的第二极，第二极连接所述第三节点N3，栅极连接所述第二时钟信号端CK；第一电容C1的第一电极可以连接于所述第二节点N2，第二电极可以连接第一电源端VGL。应该理解的是，在其他示例性实施例中，第一电容C1还可以连接于所述第二节点N2和其他信号端之间。

本示例性实施例中，如图1所示，所述第一上拉电路4可以包括：第五晶体管T5、第六晶体管T6，第五晶体管T5的第一极连接所述第二电源端VGH，第二极连接所述第三节点N3，栅极连接所述第一节点N1；第六晶体管T6的第一极连接所述第一时钟信号端CB，第二极连接所述第二节点N2，栅极连接所述第一节点N1。

本示例性实施例中，如图1所示，所述第二上拉电路5可以包括：第七晶体管T7、第八晶体管T8，第七晶体管T7的第一极连接所述第二电源端VGH，栅极连接所述第二节点N2；第八晶体管T8的第一极连接所述第七晶体管T7的第二极，第二极连接所述第一节点N1，栅极连接所述第二时钟信号端CK。

本示例性实施例中，如图1所示，所述第一输出电路6可以包括：第九晶体管T9、第二电容C2，第九晶体管T9的第一极连接所述第一电源端VGL，第二极连接所述输出端Output，栅极连接所述第一节点N1；第二电容C2的第一电极可以连接于所述第一节点N1，第二电极可以连接第二电源端VGH。应该理解的是，在其他示例性实施例中，第二电容C2还可以连接于所述第一节点N1和其他信号端之间。

本示例性实施例中，如图1所示，所述第二输出电路7可以包括：第十晶体管T10、第三电容C3，第十晶体管T10的第一极连接所述第二电源端VGH，第二极连接所述输出端Output，栅极连接所述第三节点N3；第三电容C3的第一电极连接于所述第三节点N3，第二电极可以连接于第二电源端VGH。应该理解的是，在其他示例性实施例中，第三电容C3还可以连接于所述第三节点N3和其他信号端之间。

本示例性实施例中，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10可以均为P型晶体管。第一电源端VGL可以为低电平信号端，第二电源端VGH可以为高电平电源端。应该理解的是，在其他示例性实施例中，第一晶体管到第十晶体管也可以为N型晶体管。

如图2所示，为图1所示移位寄存器单元一种驱动方法中各节点的时序图。其中，CB为第一时钟信号端的时序图，CK为第二时钟信号端的时序图，Input为输入端的时序图，Output为输出端的时序图。

该移位寄存器单元的驱动方法可以包括六个阶段。在第一阶段t1：向所述输入端Input、第二时钟信号端CK输入无效电平，向所述第一时钟信号端CB输入有效电平。本示例性实施例中，第一晶体管T1到第十晶体管T10均为P型晶体管，相应的，有效电平为低电平，无效电平为高电平。如图3所示，为图1所示移位寄存器单元在第一阶段的状态图。其中，被打叉的晶体管为关断的晶体管，未被打叉的晶体管为导通的晶体管。在第一阶段t1，第一晶体管T1、第二晶体管T2在第一时钟信号端CB作用下导通，输入端Input向第一节点N1输入高电平信号，并存储于第二电容C2中，第五晶体管T5、第六晶体管T6、第九晶体管T9在第一节点N1作用下关断，第一电源端VGL向第二节点N2输入低电平信号，并存储于第一电容C1中。第三节点N3维持上一阶段的高电平信号，第十晶体管T10关断，输出端Output维持上一阶段的低电平信号。

在第二阶段t2：向所述输入端Input、第一时钟信号端CB输入无效电平，向所述第二时钟信号端CK输入有效电平。如图4所示，为图1所示移位寄存器单元在第二阶段的状态图。第一晶体管T1、第二晶体管T2在第一时钟信号端CB的作用下关断，第四晶体管T4、第八晶体管T8在第二时钟信号端CK的作用下导通，第二节点N2维持上一阶段的低电平信号，第三晶体管T3、第七晶体管T7在第二节点N2的作用下导通，第二时钟信号端CK向第三节点N3写入低电平信号以导通第十晶体管T10，第二电源端VGH向输出端Output输入高电平信号。同时，第二电源端VGH可以通过第七晶体管T7、第八晶体管T8向第一节点N1写入高电平信号。

在第三阶段t3：向所述输入端Input、第二时钟信号端CK输入无效电平，向所述第一时钟信号端CB输入有效电平。如图5所示，为图1所示移位寄存器单元在第三阶段的状态图。第一晶体管T1、第二晶体管T2在第一时钟信号端CB的作用下导通，第四晶体管T4、第八晶体管T8在第二时钟信号端CK的作用下关断，第一电源端VGL向第二节点N2写入低电平信号，第三晶体管T3、第七晶体管T7在第二节点N2的作用下导通，第三节点N3维持上一阶段的低电平信号以导通第十晶体管T10，第二电源端VGH向输出端Output输入高电平信号。同时，输入端Input向第一节点N1写入高电平信号以关断第九晶体管T9、第五晶体管T5、第六晶体管T6。

在第四阶段t4，向所述第一时钟信号端CB输入无效电平，向所述第二时钟信号端CK、输入端Input输入有效电平。如图6所示，为图1所示移位寄存器单元在第四阶段的状态图。第一晶体管T1、第二晶体管T2在第一时钟信号端CB的作用下关断，第四晶体管T4、第八晶体管T8在第二时钟信号端CK的作用下导通，第二节点N2维持上一阶段的低电平信号，第三晶体管T3、第七晶体管T7在第二节点N2的作用下导通，第二时钟信号端CK向第三节点N3写入低电平信号以导通第十晶体管T10，第二电源端VGH向输出端Output输入高电平信号。同时，第二电源端VGH可以通过第七晶体管T7、第八晶体管T8向第一节点N1写入高电平信号。

在第五阶段t5，向所述第二时钟信号端CK输入无效电平，向所述第一时钟信号端CB、输入端Input输入有效电平。如图7所示，为图1所示移位寄存器单元在第五阶段的状态图。第一晶体管T1、第二晶体管T2在第一时钟信号端CB的作用下导通，第四晶体管T4、第八晶体管T8在第二时钟信号端CK的作用下关断，第一电源端VGL向第二节点N2写入低电平信号，第三晶体管T3、第七晶体管T7在第二节点N2的作用下导通。输入端Input向第一节点N1写入低电平信号以导通第九晶体管T9、第五晶体管T5、第六晶体管T6，第一电源端VGL通过第九晶体管T9向输出端Output输入低电平信号。同时，第一时钟信号端CB通过第六晶体管T6向第二节点N2输入低电平信号，第二电源端VGH通过第五晶体管T5向第三节点输入高电平信号以关断第十晶体管T10。

在第六阶段t6，向所述第一时钟信号端CB输入无效电平，向所述第二时钟信号端CK、输入端Input输入有效电平。如图8所示，为图1所示移位寄存器单元在第六阶段的状态图。第一晶体管T1、第二晶体管T2在第一时钟信号端CB的作用下关断，第四晶体管T4、第八晶体管T8在第二时钟信号端CK的作用下导通，第一节点N1维持上一阶段的低电平信号，第九晶体管T9、第五晶体管T5、第六晶体管T6在第一节点N1的作用下导通，第一时钟信号端CB向第二节点N2输入高电平信号，第三晶体管T3、第七晶体管T7在第二节点N2的作用下关断，第一电源端VGL通过第九晶体管T9向输出端Output输入低电平信号。同时，第二电源端VGH通过第五晶体管T5向第三节点N3输入高电平信号以关断第十晶体管T10。第六阶段可以作为第一阶段的上一阶段。

如图9所示，为本公开移位寄存器单元另一种示例性实施例的结构示意图。图9所示移位寄存器单元与图2所示移位寄存器单元不同的是，图9所示移位寄存器单元中的控制电路3没有设置第一电容，且第二电容C2的第一电极连接于第一节点N1，第二电极连接于第二节点N2。

如图10所示，为图9所示移位寄存器单元一种驱动方法中各节点的时序图。其中，CB为第一时钟信号端的时序图，CK为第二时钟信号端的时序图，Input为输入端的时序图，Output为输出端的时序图。

该移位寄存器单元的驱动方法可以包括七个阶段。在第一阶段t1：向所述输入端Input、第二时钟信号端CK输入无效电平，向所述第一时钟信号端CB输入有效电平。其中，有效电平为驱动目标电路导通的电平，无效电平为关断目标电路的电平。本示例性实施例中，有效电平为低电平，无效电平为高电平。如图11所示，为图9所示移位寄存器单元在第一阶段的状态图。其中，被打叉的晶体管为关断的晶体管，未被打叉的晶体管为导通的晶体管。在第一阶段t1，第一晶体管T1、第二晶体管T2在第一时钟信号端CB作用下导通，输入端Input向第一节点N1输入高电平信号，第五晶体管T5、第六晶体管T6、第九晶体管T9在第一节点N1作用下关断，第一电源端VGL向第二节点N2输入低电平信号，第一节点N1和第二节点N2的电压差存储于第二电容C2中。第三节点N3维持上一阶段的高电平信号，第十晶体管T10关断，输出端Output维持上一阶段的低电平信号。

在第二阶段t2：向所述输入端Input、第一时钟信号端CB输入无效电平，向所述第二时钟信号端CK输入有效电平。如图12所示，为图9所示移位寄存器单元在第二阶段的状态图。第一晶体管T1、第二晶体管T2在第一时钟信号端CB的作用下关断，第四晶体管T4、第八晶体管T8在第二时钟信号端CK的作用下导通，第二节点N2维持上一阶段的低电平信号，第三晶体管T3、第七晶体管T7在第二节点N2的作用下导通，第二时钟信号端CK向第三节点N3写入低电平信号以导通第十晶体管T10，第二电源端VGH向输出端Output输入高电平信号。同时，第二电源端VGH可以通过第七晶体管T7、第八晶体管T8向第一节点N1写入高电平信号。

在第三阶段t3：向所述输入端Input、第二时钟信号端CK输入无效电平，向所述第一时钟信号端CB输入有效电平。如图13所示，为图9所示移位寄存器单元在第三阶段的状态图。第一晶体管T1、第二晶体管T2在第一时钟信号端CB的作用下导通，第四晶体管T4、第八晶体管T8在第二时钟信号端CK的作用下关断，第一电源端VGL向第二节点N2写入低电平信号，第三晶体管T3、第七晶体管T7在第二节点N2的作用下导通，第三节点N3维持上一阶段的低电平信号以导通第十晶体管T10，第二电源端VGH向输出端Output输入高电平信号。同时，输入端Input向第一节点N1写入高电平信号以关断第九晶体管T9。

在第四阶段t4，向所述第一时钟信号端CB输入无效电平，向所述第二时钟信号端CK、输入端Input输入有效电平。如图14所示，为图9所示移位寄存器单元在第四阶段的状态图。第一晶体管T1、第二晶体管T2在第一时钟信号端CB的作用下关断，第四晶体管T4、第八晶体管T8在第二时钟信号端CK的作用下导通，第二节点N2维持上一阶段的低电平信号，第三晶体管T3、第七晶体管T7在第二节点N2的作用下导通，第二时钟信号端CK向第三节点N3写入低电平信号以导通第十晶体管T10，第二电源端VGH向输出端Output输入高电平信号。同时，第二电源端VGH可以通过第七晶体管T7、第八晶体管T8向第一节点N1写入高电平信号。

在第五阶段t5，向所述第二时钟信号端CK输入无效电平，向所述第一时钟信号端CB、输入端Input输入有效电平。如图15所示，为图9所示移位寄存器单元在第五阶段的状态图。第一晶体管T1、第二晶体管T2在第一时钟信号端CB的作用下导通，第四晶体管T4、第八晶体管T8在第二时钟信号端CK的作用下关断，第一电源端VGL向第二节点N2写入低电平信号，第三晶体管T3、第七晶体管T7在第二节点N2的作用下导通。输入端Input向第一节点N1写入低电平信号以导通第九晶体管T9、第五晶体管T5、第六晶体管T6，第一电源端VGL通过第九晶体管T9向输出端Output输入低电平信号。同时，第一时钟信号端CB通过第六晶体管T6向第二节点N2输入低电平信号，第二电源端VGH通过第五晶体管T5向第三节点N3输入高电平信号以关断第十晶体管T10。

在缓冲阶段t7，向所述第一时钟信号端CB、第二时钟信号端输入无效电平，向所述输入端Input输入有效电平。如图16所示，为图9所示移位寄存器单元在缓冲阶段的状态图。第一晶体管T1、第二晶体管T2、第四晶体管T4、第八晶体管T8关断。在缓冲阶段的起始阶段，第一节点N1维持上一阶段的低电平信号，第六晶体管T6在第一节点N1作用下导通，第一时钟信号端CB向第二节点N2输入高电平信号，第一节点N1在第二电容C2耦合作用下被拉高，从而关断第六晶体管T6、第五晶体管T5、第九晶体管T9。第三节点N3维持上一阶段的高电平以关断第十晶体管T10，输出端Output维持上一阶段的低电平信号。

在第六阶段t6，向所述第一时钟信号端CB输入无效电平，向所述第二时钟信号端CK、输入端Input输入有效电平。如图17所示，为图9所示移位寄存器单元在第六阶段的状态图。第一晶体管T1、第二晶体管T2在第一时钟信号端CB的作用下关断，第四晶体管T4、第八晶体管T8在第二时钟信号端CK的作用下导通，第一节点N1维持上一阶段(缓冲阶段t7)的高电平信号，第九晶体管T9、第五晶体管T5、第六晶体管T6在第一节点N1的作用下关断，第二节点N2维持上一阶段的高电平信号，第三晶体管T3、第七晶体管T7在第二节点N2的作用下关断。第三节点N3维持上一阶段的高电平以关断第十晶体管T10，输出端Output维持上一阶段的低电平信号。第六阶段可以作为第一阶段的上一阶段。

本示例性实施例还提供一种移位寄存器单元驱动方法，该驱动方法用于驱动上述的移位寄存器单元，所述驱动方法包括：

在第一阶段，向所述输入端Input、第二时钟信号端CK输入无效电平，向所述第一时钟信号端CB输入有效电平；

在第二阶段，向所述输入端Input、第一时钟信号端CB输入无效电平，向所述第二时钟信号端CK输入有效电平；

在第三阶段，向所述输入端Input、第二时钟信号端CK输入无效电平，向所述第一时钟信号端CB输入有效电平；

在第四阶段，向所述第一时钟信号端CB输入无效电平，向所述第二时钟信号端CK、输入端Input输入有效电平；

在第五阶段，向所述第二时钟信号端CK输入无效电平，向所述第一时钟信号端CB、输入端Input输入有效电平；

在第六阶段，向所述第一时钟信号端CB输入无效电平，向所述第二时钟信号端CK、输入端Input输入有效电平。

该驱动方法在上述内容中已经做出详细说明，此处不再赘述。

本示例性实施例还提供一种栅极驱动电路，所述栅极驱动电路包括多个上述的移位寄存器单元，多个移位寄存器单元可以依次级联。该栅极驱动电路可以向像素驱动电路提供栅极驱动信号或使能信号。

本示例性实施例还提供一种显示面板，所述显示面板包括上述的栅极驱动电路。该显示面板可以应用于手机、平板电脑、电视等显示装置。

本领域技术人员在考虑说明书及实践这里公开的内容后，将容易想到本公开的其他实施例。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。

应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限定。

Claims (13)

1.一种移位寄存器单元，其特征在于，包括：

第一输入电路，连接输入端、第一节点、第一时钟信号端，用于响应所述第一时钟信号端的信号将所述输入端的信号传输到所述第一节点；

第二输入电路，连接所述第一时钟信号端、第一电源端、第二节点，用于响应所述第一时钟信号端的信号将所述第一电源端的信号传输到所述第二节点；

控制电路，连接所述第二节点、第二时钟信号端、第三节点，用于响应所述第二节点和第二时钟信号端的信号将所述第二时钟信号端的信号传输到所述第三节点；

第一上拉电路，连接所述第一节点、第三节点、第二电源端、第一时钟信号端、第二节点，用于响应所述第一节点的信号将所述第二电源端的信号传输到所述第三节点，以及用于响应所述第一节点的信号将所述第一时钟信号端的信号传输到所述第二节点；

第二上拉电路，连接所述第一节点、第二节点、第二电源端、第二时钟信号端，用于响应所述第二节点和第二时钟信号端的信号将所述第二电源端的信号传输到所述第一节点；

第一输出电路，连接所述第一节点、输出端、第一电源端，用于响应所述第一节点的信号将所述第一电源端的信号传输到所述输出端；

第二输出电路，连接所述第三节点、输出端、第二电源端，用于响应所述第三节点的信号将所述第二电源端的信号传输到所述输出端。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一输入电路包括：

第一晶体管，第一极连接所述输入端，第二极连接所述第一节点，栅极连接所述第一时钟信号端。

3.根据权利要求1所述的移位寄存器单元，其特征在于，所述第二输入电路包括：

第二晶体管，第一极连接所述第一电源端，第二极连接所述第二节点，栅极连接所述第一时钟信号端。

4.根据权利要求1所述的移位寄存器单元，其特征在于，所述控制电路包括：

第三晶体管，第一极连接所述第二时钟信号端，栅极连接所述第二节点；

第四晶体管，第一极连接所述第三晶体管的第二极，第二极连接所述第三节点，栅极连接所述第二时钟信号端；

第一电容，第一电极连接于所述第二节点。

5.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一上拉电路包括：

第五晶体管，第一极连接所述第二电源端，第二极连接所述第三节点，栅极连接所述第一节点；

第六晶体管，第一极连接所述第一时钟信号端，第二极连接所述第二节点，栅极连接所述第一节点。

6.根据权利要求1所述的移位寄存器单元，其特征在于，所述第二上拉电路包括：

第七晶体管，第一极连接所述第二电源端，栅极连接所述第二节点；

第八晶体管，第一极连接所述第七晶体管的第二极，第二极连接所述第一节点，栅极连接所述第二时钟信号端。

7.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一输出电路包括：

第九晶体管，第一极连接所述第一电源端，第二极连接所述输出端，栅极连接所述第一节点；

第二电容，第一电极连接于所述第一节点。

8.根据权利要求1所述的移位寄存器单元，其特征在于，所述第二输出电路包括：

第十晶体管，第一极连接所述第二电源端，第二极连接所述输出端，栅极连接所述第三节点；

第三电容，第一电极连接于所述第三节点。

9.根据权利要求1所述的移位寄存器单元，其特征在于，所述控制电路包括：

第三晶体管，第一极连接所述第二时钟信号端，栅极连接所述第二节点；

第四晶体管，第一极连接所述第三晶体管的第二极，第二极连接所述第三节点，栅极连接所述第二时钟信号端；

所述第一输出电路包括：

第九晶体管，第一极连接所述第一电源端，第二极连接所述输出端，栅极连接所述第一节点；

第二电容，第一电极连接所述第一节点，第二电极连接所述第二节点。

10.一种移位寄存器单元驱动方法，其特征在于，用于驱动权利要求1-9任一项所述的移位寄存器单元，所述驱动方法包括：

在第一阶段，向所述输入端、第二时钟信号端输入无效电平，向所述第一时钟信号端输入有效电平；

在第二阶段，向所述输入端、第一时钟信号端输入无效电平，向所述第二时钟信号端输入有效电平；

在第三阶段，向所述输入端、第二时钟信号端输入无效电平，向所述第一时钟信号端输入有效电平；

在第四阶段，向所述第一时钟信号端输入无效电平，向所述第二时钟信号端、输入端输入有效电平；

在第五阶段，向所述第二时钟信号端输入无效电平，向所述第一时钟信号端、输入端输入有效电平；

在第六阶段，向所述第一时钟信号端输入无效电平，向所述第二时钟信号端、输入端输入有效电平。

11.根据权利要求10所述的移位寄存器单元驱动方法，其特征在于，所述驱动方法还包括：

在缓冲阶段，向所述第一时钟信号端、第二时钟信号端输入无效电平，向所述输入端输入有效电平；

其中，所述缓冲阶段位于所述第五阶段和所述第六阶段之间。

12.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括权利要求1-9任一项所述的移位寄存器单元。

13.一种显示面板，其特征在于，所述显示面板包括权利要求12所述的栅极驱动电路。

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