CN114503129A - 半导体装置 - Google Patents

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transistor
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oxide
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石津贵彦
青木健
古谷一马
池田隆之
山崎舜平
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Semiconductor Energy Laboratory Co Ltd
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Abstract

半导体装置包括CPU及加速器。加速器包括第一存储电路、驱动电路以及积和运算电路。第一存储电路包括第一数据保持部、第二数据保持部以及数据读出部。第一数据保持部、第二数据保持部以及数据读出部各自包括第一晶体管。第一晶体管在沟道形成区域中包含金属氧化物。第一数据保持部所保持的第一数据及第二数据保持部所保持的第二数据是输入到积和运算电路的权重数据。积和运算电路具有对权重数据与通过驱动电路被输入的输入数据进行积和运算的功能。积和运算电路及驱动电路各自包括第二晶体管。第二晶体管在沟道形成区域中包含硅。第一晶体管与第二晶体管层叠而设置。

Description

半导体装置
技术领域
本说明书说明半导体装置等。
注意，本发明的一个方式不局限于上述技术领域。作为本说明书等所公开的本发明的一个方式的技术领域的例子，可以举出半导体装置、摄像装置、显示装置、发光装置、蓄电装置、存储装置、显示系统、电子设备、照明装置、输入装置、输入输出装置、其驱动方法或者其制造方法。
背景技术
具有包括CPU(Central Processing Unit：中央处理器)等的半导体装置的电子设备已经普及。为了使上述电子设备快速处理大量数据，有关提升半导体装置性能的技术开发日益火热。作为实现高性能化的技术，可以举出使GPU(Graphics Processing Unit：图形处理器)等加速器与CPU紧密结合的所谓的SoC(System on Chip：系统芯片)化技术。在通过SoC化实现了高性能化的半导体装置中，有发热及功耗增大的问题。
在AI(Artificial Intelligence)技术中，计算量及参数量庞大，所以运算量增大。运算量增大为发热及功耗增大的主要原因，因此人们已在积极提出用来降低运算量的体系结构。作为典型体系结构，可以举出Binary Neural Network(BNN)及Ternary NeuralNetwork(TNN)，它们对缩小电路规模和实现低功耗特别有效(例如参照专利文献1)。
例如，在TNN中，通过将原来表现为32位或16位精度的数据压缩为3值，即“+1”、“0”、“-1”，可以大幅度减少计算量及参数量。此外，在BNN中，通过将原来表现为32位或16位精度的数据压缩为2值，即“+1”、“-1”，可以大幅度减少计算量及参数量。BNN或TNN因对缩小电路规模和实现低功耗有效而被认为适用于在有限硬件资源中被要求低功耗的应用程序。
[先行技术文献]
[专利文献]
[专利文献1]国际专利申请公开第2019/078924号
发明内容
发明所要解决的技术问题
在TNN的运算中使用3值数据。在将3值数据储存在SRAM(Static RAM)中的情况下，存储单元内的晶体管个数增加。因此，有难以实现半导体装置的小型化的忧虑。此外，随着晶体管的微型化，晶体管的泄漏电流引起功耗增大，这恐怕会大大影响整个半导体装置的功耗。
此外，在全连接神经网络的积和运算中，在运算时从存储器读出数据的频率较高，因此重要的是如何降低位线的充放电能量，以实现低功耗。如果减少位线长度以降低位线的充放电能量，存储单元阵列的面积就增大，所以外围电路的面积恐怕会显著增加。此外，如果使用贴合技术等以三维方式集成存储单元阵列以减少位线长度，用来电连接的连接部的间隔反而增大，使得寄生电容等增大，因此有不能降低充放电能量的忧虑。
本发明的一个方式的目的之一是提供一种实现小型化的半导体装置。此外，本发明的一个方式的目的之一是提供一种实现低功耗化的半导体装置。此外，本发明的一个方式的目的之一是提供一种具有新颖结构的半导体装置。
注意，本发明的一个方式并不需要实现所有上述目的，只要可以实现至少一个目的即可。此外，上述目的的记载不妨碍其他目的的存在。可以从说明书、权利要求书、附图等的记载显而易见地看出并抽出上述以外的目的。
解决技术问题的手段
本发明的一个方式是一种半导体装置，包括CPU及加速器，加速器包括第一存储电路、驱动电路以及积和运算电路，第一存储电路包括第一数据保持部、第二数据保持部以及数据读出部，第一数据保持部、第二数据保持部以及数据读出部各自包括第一晶体管，第一晶体管具有在沟道形成区域中包含金属氧化物的第一半导体层，第一数据保持部所保持的第一数据及第二数据保持部所保持的第二数据是输入到积和运算电路的权重数据，积和运算电路具有对权重数据与通过驱动电路被输入的输入数据进行积和运算的功能，积和运算电路及驱动电路各自包括第二晶体管，第二晶体管具有在沟道形成区域中包含硅的第二半导体层，并且第一晶体管与第二晶体管层叠而设置。
本发明的一个方式是一种半导体装置，包括CPU及加速器，加速器包括第一存储电路、驱动电路以及积和运算电路，第一存储电路包括第一数据保持部、第二数据保持部以及数据读出部，第一数据保持部、第二数据保持部以及数据读出部各自包括第一晶体管，第一晶体管具有在沟道形成区域中包含金属氧化物的第一半导体层，第一数据保持部所保持的第一数据及第二数据保持部所保持的第二数据是输入到积和运算电路的权重数据，积和运算电路具有对权重数据与通过驱动电路被输入的输入数据进行积和运算的功能，积和运算电路及驱动电路各自包括第二晶体管，第二晶体管具有在沟道形成区域中包含硅的第二半导体层、包含赋予导电性的杂质元素的阱区域以及与阱区域及第二半导体层接触的氧化物层，并且第一晶体管与第二晶体管层叠而设置。
本发明的一个方式是一种半导体装置，包括CPU及加速器，加速器包括第一存储电路、驱动电路以及积和运算电路，第一存储电路包括第一数据保持部、第二数据保持部以及数据读出部，第一数据保持部、第二数据保持部以及数据读出部各自包括第一晶体管，第一晶体管具有在沟道形成区域中包含金属氧化物的第一半导体层，第一数据保持部所保持的第一数据及第二数据保持部所保持的第二数据是输入到积和运算电路的权重数据，积和运算电路具有对权重数据与通过驱动电路被输入的输入数据进行积和运算的功能，积和运算电路及驱动电路各自包括第二晶体管，第二晶体管具有在沟道形成区域中包含硅的第二半导体层、CPU具有包括设置有备份电路的触发器的CPU核心，备份电路包括第三晶体管，第三晶体管具有在沟道形成区域中包含金属氧化物的第三半导体层，并且第一晶体管及第三晶体管与第二晶体管层叠而设置。
本发明的一个方式是一种半导体装置，包括CPU及加速器，加速器包括第一存储电路、驱动电路以及积和运算电路，第一存储电路包括第一数据保持部、第二数据保持部以及数据读出部，第一数据保持部、第二数据保持部以及数据读出部各自包括第一晶体管，第一晶体管具有在沟道形成区域中包含金属氧化物的第一半导体层，第一数据保持部所保持的第一数据及第二数据保持部所保持的第二数据是输入到积和运算电路的权重数据，积和运算电路具有对权重数据与通过驱动电路被输入的输入数据进行积和运算的功能，积和运算电路及驱动电路各自包括第二晶体管，第二晶体管具有在沟道形成区域中包含硅的第二半导体层、包含赋予导电性的杂质元素的阱区域以及与阱区域及第二半导体层接触的氧化物层，CPU具有包括设置有备份电路的触发器的CPU核心，备份电路包括第三晶体管，第三晶体管具有在沟道形成区域中包含金属氧化物的第三半导体层，并且第一晶体管及第三晶体管与第二晶体管层叠而设置。
在本发明的一个方式的半导体装置中，优选的是，备份电路具有在CPU非工作时在电源电压停止供应的状态下保持触发器所保持的数据的功能。
在本发明的一个方式的半导体装置中，优选的是，第一数据保持部及第二数据保持部具有通过使第一晶体管成为非导通状态保持第一数据及第二数据的功能。
在本发明的一个方式的半导体装置中，优选的是，第一存储电路与用来读出第一数据的第一位线及用来读出第二数据的第二位线电连接，第一位线及第二位线通过在与设置有第二晶体管的衬底表面垂直或大致垂直的方向上设置的第一布线电连接于积和运算电路。
在本发明的一个方式的半导体装置中，优选的是，金属氧化物包含In、Ga以及Zn。
注意，本发明的其他方式被记载于以下说明的实施方式及附图中。
发明效果
本发明的一个方式可以提供一种实现小型化的半导体装置。此外，本发明的一个方式可以提供一种实现低功耗化的半导体装置。此外，本发明的一个方式可以提供一种具有新颖结构的半导体装置。
多个效果的记载不妨碍彼此的效果的存在。此外，本发明的一个方式并不需要具有所有上述效果。在本发明的一个方式中，上述之外的目的、效果及新颖的特征可从本说明书中的描述及附图自然得知。
附图说明
图1A及图1B是说明半导体装置的结构例子的图。
图2A及图2B是说明半导体装置的结构例子的图。
图3A、图3B以及图3C是说明半导体装置的结构例子的图。
图4是说明半导体装置的结构例子的图。
图5A、图5B以及图5C是说明半导体装置的结构例子的图。
图6A及图6B是说明半导体装置的结构例子的图。
图7A及图7B是说明半导体装置的结构例子的图。
图8A及图8B是说明半导体装置的结构例子的图。
图9A及图9B是说明半导体装置的结构例子的图。
图10A及图10B是说明半导体装置的结构例子的图。
图11是说明半导体装置的结构例子的图。
图12是说明CPU的结构例子的图。
图13A及图13B是说明CPU的结构例子的图。
图14是说明CPU的结构例子的图。
图15是示出半导体装置的结构例子的图。
图16A及图16B是示出晶体管的结构例子的图。
图17A至图17C是示出晶体管的结构例子的图。
图18A至图18C是示出晶体管的结构例子的图。
图19A是说明IGZO的结晶结构的分类的图，图19B是说明CAAC-IGZO膜的XRD谱的图，并且图19C是说明CAAC-IGZO膜的纳米束电子衍射图案的图。
图20是说明集成电路的结构例子的图。
图21A及图21B是说明集成电路的结构例子的图。
图22A及图22B是说明集成电路的应用例子的图。
图23A及图23B是说明集成电路的应用例子的图。
图24A、图24B以及图24C是说明集成电路的应用例子的图。
图25是说明集成电路的应用例子的图。
图26是用来说明实施例的图。
具体实施方式
下面，对实施方式进行说明。注意，本发明的一个实施方式不局限于以下说明，所属技术领域的普通技术人员可以很容易地理解一个事实，就是其方式和详细内容可以在不脱离本发明的宗旨及其范围的条件下被变换为各种各样的形式。因此，本发明的一个方式不应该被解释为仅限定在以下所示的实施方式所记载的内容中。
注意，在本说明书等中，“第一”、“第二”、“第三”等序数词是为了避免构成要素的混淆而附加的。因此，该序数词不限制构成要素的个数。此外，该序数词不限制构成要素的顺序。此外，例如，在本说明书等中，一个实施方式中的“第一”所指的构成要素有可能在其他实施方式或权利要求书的范围中被设定为“第二”所指的构成要素。此外，例如，在本说明书等中，一个实施方式中的“第一”所指的构成要素有可能在其他实施方式或权利要求书的范围中被省略。
在附图中，有时使用同一符号表示同一要素或具有相同功能的要素、同一材质的要素或同时形成的要素等，并有时省略重复说明。
在本说明书中，有时将电源电位VDD简称为电位VDD、VDD等。其他构成要素(例如，信号、电压、电路、元件、电极及布线等)也是同样的。
此外，在多个要素使用同一符号并且需要区别它们时，有时对符号附加“_1”，“_2”，“[n]”，“[m，n]”等用于识别的符号。例如，将第二布线GL表示为布线GL[0]。
(实施方式1)
将说明本发明的一个方式的半导体装置的结构及工作等。
在本说明书等中，半导体装置是指能够通过利用半导体特性而工作的所有装置。除了晶体管等的半导体元件之外，半导体电路、运算装置或存储装置也是半导体装置的一个方式。显示装置(液晶显示装置、发光显示装置等)、投影装置、照明装置、电光装置、蓄电装置、存储装置、半导体电路、摄像装置以及电子设备等有时可以说是包括半导体装置。
图1A及图1B是用来说明作为本发明的一个方式的半导体装置100的图。在图1A及图1B所示的半导体装置100中，作为一个例子，示出CPU10、加速器20以及总线30。CPU10包括CPU核心11及备份电路12。加速器20包括驱动电路15、运算处理部21、存储部22_1至22_N(N为自然数)。驱动电路15是用来驱动存储部22的电路。运算处理部21包括运算电路23_1至23_N。驱动电路15是用来驱动存储部22_1至22_N及运算处理部21的电路。存储部22_1至22_N各自包括存储电路24。存储部22_1至22_N有时被称为器件存储器或公共存储器。存储电路24包括具有包含沟道形成区域的半导体层29的晶体管25。
CPU10具有进行通用处理的功能，例如执行操作系统、控制数据、执行各种运算或程序等。CPU10包括CPU核心11。CPU核心11相当于一个或多个CPU核心。此外，CPU10包括即使电源电压停止供应也能够保持CPU核心11内的数据的备份电路12。通过使用电源开关等电离开电源域，可以控制电源电压的供应。此外，电源电压有时被称为驱动电压。例如，备份电路12优选为包括在沟道形成区域中包含氧化物半导体(Oxide Semiconductor)的晶体管(OS晶体管)的存储器。
由OS晶体管构成的备份电路12可以与可由Si CMOS构成的CPU核心11层叠而设置。备份电路12的面积小于CPU核心11的面积，因此可以在不导致电路面积增加的情况下将备份电路12配置在CPU核心上。备份电路12具有保持CPU核心11所具有的寄存器的数据的功能。备份电路12也被称为数据保持电路。
关于包括具有OS晶体管的备份电路12的CPU核心11的详细结构将在实施方式3中也叙述。
加速器20具有执行从主程序中调用出来的程序(也称为内核或内核程序)的功能。加速器20例如能够进行图形处理中的行列运算的并行处理、神经网络的积和运算的并行处理、科学技术计算中的浮点数运算的并行处理等。
存储部22_1至22_N具有储存加速器20所处理的数据的功能。具体而言，可以储存神经网络的积和运算的并行处理所使用的权重数据W1至WN。权重数据W1至WN为用于TNN的以3值，即“+1”、“0”或“-1”表示的数据。存储部22_1至22_N所包括的存储电路24具有在两个数据保持部中保持2值电压值来保持3值数据的功能。注意，不局限于3值，也可以为4值以上的数据。
运算处理部21与存储部22_1至22_N通过位线PBL及位线NBL连接。存储部22_1至22_N中的任一个具有与一对位线PBL及位线NBL连接的存储电路24。此外，有时将一对位线PBL及位线NBL简称为位线BL。一对位线PBL及位线NBL与运算电路23_1至23_N中的任一个连接。一对位线PBL及位线NBL是用来将权重数据W1至WN从存储部22(是指存储部22_1至22_N中的任一个)供应到运算电路23(是指运算电路23_1至23_N中的任一个)的布线。
驱动电路15与运算处理部21通过数据输入线AIN连接。运算电路23_1至23_N中的任一个通过数据输入线AIN被供应输入数据A1至AN中的任一个。输入数据A1至AN为用于TNN的以2值，即“+1”或“-1”表示的数据。数据输入线AIN是用来将输入数据A1至AN供应到运算电路23的布线。通过采用该结构，可以在运算处理部21中高效进行根据如Ternary NeuralNetwork(TNN)等体系结构的运算处理。
在存储电路24中，晶体管25所具有的半导体层29为氧化物半导体。也就是说，晶体管25为OS晶体管。存储电路24优选为包括OS晶体管的存储器(以下称为OS存储器)。OS存储器具有通过使OS晶体管成为非导通状态保持对应于电压值的电荷的功能。
由于金属氧化物的带隙为2.5eV以上，所以OS晶体管具有极小的关态电流(off-state current)。作为一个例子，可以将源极与漏极间的电压为3.5V且室温(25℃)下的每沟道宽度1μm的关态电流设定为低于1×10-20A，优选低于1×10-22A，更优选低于1×10-24A。就是说，漏极电流的开关比可以为20位数以上且150位数以下。因此，在OS存储器中，通过OS晶体管从保持节点泄漏的电荷量极少。由此，OS存储器可以被用作非易失性存储电路，所以可以进行加速器的电源门控。
以高密度集成的半导体装置有时因驱动电路而发热。由于该发热而晶体管的温度增高，因此该晶体管的特性发生变化，这有可能导致场效应迁移率的变化或工作频率的下降等。OS晶体管的耐热性比Si晶体管高，因此不易发生温度变化所导致的场效应迁移率的变化，并且不易发生工作频率的下降。再者，在OS晶体管中，即使温度增高，也容易维持漏极电流相对于栅极-源极间电压呈指数式增长的特性。因此，通过使用OS晶体管，可以在高温环境下稳定工作。
作为应用于OS晶体管的金属氧化物，有Zn氧化物、Zn-Sn氧化物、Ga-Sn氧化物、In-Ga氧化物、In-Zn氧化物及In-M-Zn氧化物(M是选自Ti、Ga、Y、Zr、La、Ce、Nd、Sn和Hf中的任一个或多个)等。尤其是在将使用Ga作为M的金属氧化物用于OS晶体管的情况下，优选调整元素比例，由此可以形成场效应迁移率等电特性优良的晶体管。此外，包含铟和锌的氧化物也可以还包含选自铝、镓、钇、铜、钒、铍、硼、硅、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种。
为了提高OS晶体管的可靠性、电特性，用于半导体层的金属氧化物优选为CAAC-OS、CAC-OS、nc-OS等的具有结晶部的金属氧化物。CAAC-OS是c-axis-aligned crystallineoxide semiconductor的简称。CAC-OS是Cloud-Aligned Composite oxide semiconductor的简称。nc-OS是nanocrystalline oxide semiconductor的简称。
CAAC-OS具有c轴取向性，其多个纳米晶在a-b面方向上连结而结晶结构具有畸变。注意，畸变是指在多个纳米晶连结的区域中晶格排列一致的区域与其他晶格排列一致的区域之间的晶格排列的方向变化的部分。
CAC-OS具有使成为载流子的电子(或空穴)流过的功能以及不使成为载流子的电子流过的功能。通过分离使电子流过的功能和不使电子流过的功能，可以最大限度地提高双方的功能。换言之，通过将CAC-OS用于OS晶体管的沟道形成区域，可以实现高通态电流及极低关态电流的双方。
因为金属氧化物的带隙大，电子不容易被激发，空穴的有效质量大，所以OS晶体管与一般的Si晶体管相比有时不容易发生雪崩击穿等。因此，例如有时可以抑制起因于雪崩击穿的热载流子劣化等。通过能够抑制热载流子劣化，可以以高漏极电压驱动OS晶体管。
OS晶体管是以电子为多数载流子的积累型晶体管。由此，该OS晶体管与具有pn结的反转型晶体管(典型的是，Si晶体管)相比作为短沟道效应之一的DIBL(Drain-InducedBarrier Lowering，漏极导致的势垒降低)的影响小。换言之，与Si晶体管相比，OS晶体管对短沟道效应具有高耐性。
由于OS晶体管对短沟道效应具有高耐性，可以缩小其沟道长度而不降低其可靠性，因此通过使用OS晶体管，可以提高电路的集成度。漏极电场随沟道长度的微型化而变强，但如上所述，OS晶体管与Si晶体管相比不容易发生雪崩击穿。
此外，OS晶体管的抗短沟道效应能力强，所以与Si晶体管相比可以增加栅极绝缘膜的厚度。例如，即使是沟道长度及沟道宽度为50nm以下的微型晶体管，有时也可以设置10nm左右的较厚的栅极绝缘膜。通过增加栅极绝缘膜的厚度可以降低寄生电容，所以可以提高电路的工作速度。此外，通过增加栅极绝缘膜的厚度，可以减少经过栅极绝缘膜的泄漏电流，所以可以降低静态功耗。
如此，通过使加速器20包括作为OS存储器的存储电路24，在电源电压停止供应的情况下也可以保持数据。因此，可以进行加速器20的电源门控，可以实现功耗的大幅度的降低。
由OS晶体管构成的存储电路24可以与可由Si CMOS构成的运算电路23层叠而设置。因此，可以在不导致电路面积增加的情况下配置它们。
存储电路24优选具有NOSRAM的电路结构。“NOSRAM(注册商标)”是“NonvolatileOxide Semiconductor RAM”的简称。NOSRAM是指存储单元为两个晶体管型(2T)或三个晶体管型(3T)增益单元且存取晶体管为OS晶体管的存储器。OS晶体管在关闭状态下流过源极和漏极间的电流，即，泄漏电流极小。NOSRAM可以通过利用泄漏电流极小这一特性将对应于数据的电荷保持在存储电路内而被用作非易失性存储器。尤其是，NOSRAM能够以不破坏所保持的数据的方式进行读出(非破坏读出)，因此适用于只反复进行多次数据读出工作的神经网络的积和运算的并行处理。
运算处理部21具有进行使用数字值的运算处理的功能。数字值不容易受到噪声的影响。因此，加速器20适合进行被要求高精度运算结果的运算处理。运算处理部21优选由SiCMOS，即在沟道形成区域中包含硅的晶体管(Si晶体管)构成。通过具有该结构，可以与OS晶体管层叠而设置。
驱动电路15具有使存储部22_1至22_N保持权重数据的功能。此外，驱动电路15具有将输入数据供应到运算电路23_1至23_N来使它们执行神经网络的积和运算等的功能。
由OS晶体管构成的存储电路24与运算电路23_1至23_N通过在大致垂直于设置有驱动电路15及运算电路23_1至23_N的衬底表面的方向上延伸而设置的位线NBL及位线PBL电连接。注意，“大致垂直”是指以85°以上且95°以下的角度配置的状态。在本说明书中，图1B等所示的X方向、Y方向以及Z方向是彼此正交或交叉的方向。此外，X方向及Y方向平行于或大致平行于衬底表面，Z方向垂直于或大致垂直于衬底表面。
运算电路23_1至23_N具有使用输入数据A1至AN及权重数据W1至WN进行整数运算、单精度浮点数运算、双精度浮点数运算等处理中的任一个的功能。运算电路23具有反复执行如积和运算等相同处理的功能。
此外，运算电路23_1至23_N具有如下结构：在每个存储电路24的位线NBL及位线PBL，即每一个列(Column)上，设置一个运算电路23(Column-Parallel Calculation)。通过采用该结构，可以并行进行存储电路24的每一行(最大为所有位线)的数据的运算处理。与使用CPU10的积和运算相比，对CPU与存储器之间的数据总线尺寸(32位等)没有限制，由此在Column-Parallel Calculation中可以大幅度提高运算的并行度，所以可以提高作为AI技术的深度神经网络的学习(深度学习)、进行浮点数运算的科学技术计算等庞大运算处理的运算效率。再加上，可以在结束从存储电路24输出的数据的运算之后进行读出，所以可以降低存取存储器(CPU与存储器间的数据传送或CPU运算)所产生的功耗，由此可以抑制发热及功耗增加。再者，通过拉近一个运算电路23与存储电路24的物理性距离，例如，层叠以缩短布线距离，可以减少产生在信号线上的寄生电容，由此可以实现低功耗化。
在运算电路23_1至23_N中，构成电路的晶体管的半导体层由硅构成。半导体层包含硅的晶体管被称为Si晶体管。Si晶体管优选具有使用包括通过氧化埋层(Burriedoxide)形成在硅衬底中的绝缘层(也称为BOX层)和绝缘层上的单晶硅的SOI衬底形成的结构。硅衬底例如为p型单晶硅衬底。
可以以与设置有Si晶体管的区域的硅衬底重叠的方式设置添加有赋予导电性的杂质元素的阱区域。通过使阱区域的电位独立地变化，可以将阱区域用作底栅电极。因此，可以控制Si晶体管的阈值电压。尤其是，通过对阱区域施加负电位，可以进一步提高Si晶体管的阈值电压，并降低关态电流。因此，通过对阱区域施加负电位，可以减少施加到Si晶体管的栅电极的电位为0V时的漏极电流。此外，不需要对沟道形成区域添加杂质元素以控制阈值电压，由此可以降低阈值电压的不均匀性，并可以降低电源电压。其结果是，可以降低运算电路23_1至23_N的功耗，并可以提高运算效率。
总线30电连接CPU10和加速器20。也就是说，CPU10与加速器20可以通过总线30进行数据传送。
接着，说明图1A、图1B所示的结构的优势。图2A是从z方向看图1B的示意图时的平面示意图。在图2A中，在y方向上排列配置六个运算电路23_1至23_6，且在z方向上以与此重叠的方式配置六个存储部22_1至22_6。此外，在图2A中，示出将输入数据A1至A6通过数据输入线AIN供应到六个运算电路23_1至23_6的驱动电路15。
此外，在图2A所示的运算电路23_1至23_6中，得到相当于根据一对位线NBL、PBL的数据的以3值表示的数据W(W1至W6)与数据输入线AIN的输入数据A(A1至A6)之积(＝W×A)的输出信号Y1至Y6。
在图2A中，运算电路23_1至23_6通过位线NBL、PBL(在图2A中以一个开口部表示)分别连接到存储部22_1至22_6。也就是说，图2A示出通过在z方向上延伸的布线连接的情况。也就是说，通过使用位线NBL、PBL，可以在短距离范围内配置运算电路23_1至23_6与存储部22_1至22_6。由此，可以减少位线NBL、PBL与其他元件之间的寄生电容。因此，可以减少由于位线的充放电而产生的电荷，由此可以实现低功耗化和提高运算效率。
再者，在图2A的结构中，存储部22_1至22_6的所有晶体管为OS晶体管，由此可以将存储部22_1至22_6层叠在由Si晶体管构成的运算电路23_1至23_6上。因此，运算电路与存储部可以重叠而配置，从而可以省去因配置存储部而增加的电路面积。因此，可以实现半导体装置的小型化。再者，可以缩短从驱动电路15延伸而设置的数据输入线AIN。
与图2A同样，图2B是运算电路23_1至23_6与存储部22_1至22_6在y方向上交替排列的情况的示意图。图2B示出存储电路由Si晶体管构成以使存储电路的数据保持电路由SRAM(Static RAM)构成的情况。因此，运算处理部与存储部不像图2A那样重叠而排列在平面上。
在图2B中，运算电路23_1至23_6通过从相邻的存储部22_1至22_6延伸而设置的位线NBL、PBL(在图2A中以一个布线表示)连接。也就是说，图2B示出通过在y方向上延伸的布线连接的情况。也就是说，通过使用位线NBL、PBL，可以在比z方向长的距离范围内配置运算电路23_1至23_6与存储部22_1至22_6。由此，位线NBL、PBL与其他元件之间的寄生电容增加。因此，由于位线的充放电而产生的电荷也增加。因此，图2A所示的本发明的一个方式的结构可以说是在小型化、低功耗化方面占优势的结构。
根据本发明的一个方式，可以提供一种包括加速器和CPU且实现小型化的半导体装置。根据本发明的一个方式，可以提供一种包括加速器和CPU且实现低功耗化的半导体装置。此外，本发明的一个方式可以提供一种减少了CPU中的数据传送次数的半导体装置。此外，可以提供一种具有新颖结构的半导体装置。本发明的一个方式的半导体装置具有非诺依曼型体系结构，与随着处理速度的增加功耗也变高的诺依曼型体系结构相比，可以以极低功耗进行并行处理。
图3A是说明处理能力(OPS：每秒运算(Operations Per Second))与功耗(W)的关系的图。在图3A中，纵轴表示处理能力，横轴表示功耗。此外，在图3A中，作为运算效率的指标，以虚线示出0.1TOPS/W(每秒万亿次运算(Tera Operations Per Second)/W)、1TOPS/W、10TOPS/W、100TOPS/W以及1POPS/W(每秒千万亿次运算(Pera Operations Per Second)/W)。
此外，在图3A中，区域910表示包括现有的通用AI加速器(诺依曼型)的区域，区域912表示包括本发明的一个方式的半导体装置的区域。此外，区域910例如包括CPU(CentralProcessing Unit)、GPU(Graphics Processing Unit)、FPGA(Field-Programmable GateArray)等。
如图3A所示，通过使用本发明的一个方式的半导体装置，与现有的通用AI加速器(诺依曼型)相比可以降低两位数左右的功耗，并且可以大幅度提升处理性能(例如为1000倍以上)。此外，通过使用本发明的一个方式的半导体装置，可以期待100TOPS/W以上的运算效率。
在此，参照图3B及图3C说明使用现有结构及本发明的一个方式的半导体装置的结构的具体例子。图3B是具有现有结构的半导体装置在进行图像识别时的功耗的示意图，图3C是具有本发明的一个方式的结构的半导体装置在进行图像识别时的功耗的示意图。
此外，在图3B及图3C中，纵轴表示功耗，横轴表示时间。此外，在图3B中，功耗914表示泄漏功耗，功耗916表示CPU功率(CPU功耗)，并且功耗918表示存储器功耗。此外，在图3C中，功耗914表示泄漏功耗，功耗920表示CPU功率，并且功耗922表示加速器功率(加速器功耗)。此外，功耗922包括用于运算电路及存储电路的功率。
此外，在图3B及图3C中，箭头a、箭头b以及箭头c各自表示图像识别时的信号。此外，假设在被输入箭头a、箭头b以及箭头c的信号时在半导体装置中开始进行图像识别等的运算处理。
如图3B所示，在具有现有结构的半导体装置中，相对于时间产生一定的泄漏功耗(功耗914)。另一方面，如图3C所示，在使用本发明的一个方式的半导体装置的结构中，在使用CPU功率(功耗920)及加速器功率(功耗922)时产生泄漏功耗(功耗914)，而在不使用CPU功率(功耗920)及加速器功率(功耗922)的期间可以进行不产生泄漏功耗(功耗914)的常关闭驱动(图3C所示的期间t1)。由此，可以大幅度降低功耗。也就是说，可以提供功耗极低的半导体装置。
图4示出对比参照图3A说明的本发明的一个方式的半导体装置所包括的NOSRAM、CPU(Central Processing Unit)、GPU(Graphics Processing Unit)、FPGA(Field-Programmable Gate Array)等所包括的DRAM(Dynamic RAM)、SRAM(Static RAM)和闪存(flash)中的读出能量及每1Gbit的相对成本(1Gbit/cost)的图。
闪存虽然在每1Gbit的相对成本方面占优势，但是读出能量高达100pJ。此外，DRAM虽然在每1Gbit的相对成本方面比闪存差，但是读出能量较低。此外，SRAM虽然在每1Gbit的相对成本方面比DRAM、闪存差得多，但是读出能量低得多。与闪存、DRAM、SRAM相比，本发明的一个方式的半导体装置所包括的NOSRAM的读出能量极低，在每1Gbit的相对成本方面也优越于SRAM。因此，如图3A所示，在以超过100TOPS/W的运算效率为目标的情况下，适当使用包括NOSRAM的半导体装置。
图5A是说明可以应用于本发明的半导体装置100所包括的存储部22_1至22_N的电路结构例子的图。在图5A中，示出在M行N列(M、N为2以上的自然数)行列方向上排列而配置的位线PBL_1至PBL_N、位线NBL_1至NBL_N以及字线WL_1至WL_M(M为自然数)。此外，还示出与各字线及位线连接的存储电路24。
图5B是说明可以应用于存储电路24的电路结构例子的图。存储电路24包括数据保持电路31_P、数据保持电路31_N、晶体管32_P、晶体管32_N、晶体管33_P以及晶体管33_N。
此外，存储电路24中的各晶体管也可以具有背栅极。在此情况下，背栅极既可与栅极连接又可被供应与栅极不同的电位以控制晶体管的电特性。
数据保持电路31_P与连接于晶体管32_P的栅极的布线的节点MN_P连接。晶体管32_P的源极和漏极中的一个与GND等恒定电位连接。晶体管33_P的源极和漏极中的一个与晶体管32_P的源极和漏极中的另一个连接。晶体管33_P的源极和漏极中的一个与位线PBL连接。晶体管33_P的栅极与字线WL连接。
数据保持电路31_N与连接于晶体管32_N的栅极的布线的节点MN_N连接。晶体管32_N的源极和漏极中的一个与GND等恒定电位连接。晶体管33_N的源极和漏极中的一个与晶体管32_N的源极和漏极中的另一个连接。晶体管33_N的源极和漏极中的一个与位线NBL连接。晶体管33_N的栅极与字线WL连接。
数据保持电路31_P及数据保持电路31_N各自具有保持对应于H电平或L电平的电压的信号的功能。图5C示出可以应用于图5B的数据保持电路31_P及数据保持电路31_N的数据保持电路31的电路结构。
数据保持电路31相当于与可以应用于晶体管32_P、32_N的晶体管32及可以应用于晶体管33_P、33_N的晶体管33组合而成的3晶体管型(3T)增益单元的NOSRAM。也就是说，如图5C所示，数据保持电路31包括晶体管34及电容器35。图5C所示的各晶体管为OS晶体管。OS晶体管在关闭状态下流过源极-漏极间的电流，即泄漏电流极小。通过利用NOSRAM的泄漏电流极小的特性，将对应于数据的电荷保持在存储电路24内的节点MN中，可以将NOSRAM用作非易失性存储器。节点MN的电压为被数据保持电路31保持的电压。此外，数据保持电路31所保持的电压被信号MBL供应。在控制供应到晶体管34的栅极的信号MWL的同时，可以将信号MBL写入到节点MN。此外，3晶体管型(3T)增益单元的NOSRAM可以保持如5值或7值等2值以上的电压。
图6A示出将图5C的数据保持电路31的电路结构应用于图5B的存储电路24的电路结构。表1为图6A所示的各信号的真值表。在表1中，H电平及L电平的电压由逻辑“1”或“0”表示。“Cell P”相当于节点MN_P，即数据保持电路31_P所保持的电压的逻辑。“Cell N”相当于节点MN_N，即数据保持电路31_N所保持的电压的逻辑。“W”是取决于位线NBL、PBL的逻辑的数据，并是用于TNN的以3值，即“0”、“+1”或“-1”表示的数据。此外，“×”表示禁止。
[表1]
PBL NBL Cell P Cell N W
0 0 1 1 X
0 1 1 0 -1
1 0 0 1 +1
1 1 0 0 0
在具有图6A所示的结构的情况下，假设为保持节点MN_P的H电平的电压，节点MN_N的源极和漏极中的一个的恒定电位为接地电位(L电平的电压)，则被位线PBL读出的电压为L电平，从而所保持的电压与被读出的电压反相。因此，如图6B所示，优选具有连接节点MN_P与晶体管32_N的栅极、节点MN_N与晶体管32_P的栅极的结构。表2为图6B所示的各信号的真值表。
[表2]
PBL NBL Cell P Cell N W
0 0 1 1 X
0 1 0 1 -1
1 0 1 0 +1
1 1 0 0 0
此外，图6A可以变形为图7A的电路结构。如图7A所示，将晶体管33_P及33_N置换成晶体管34，并且变更了各布线与晶体管之间的连接。在图7A所示的电路结构中，可以得到表1所示的真值表。
同样，图6B可以变形为图7B的电路结构。如图7B所示，将晶体管33_P及33_N置换成晶体管34，并且变更了各布线与晶体管之间的连接。在图7B所示的电路结构中，可以得到表2所示的真值表的数据。
图8A是说明可以应用于本发明的半导体装置100所包括的运算处理部21的电路结构例子的图。运算处理部21包括运算电路23_1至23_N。N个运算电路23_1至23_N分别被输入N个位线PBL_1至位线PBL_N中的任一个、N个位线NBL_1至位线NBL_N中的任一个以及被供应到数据输入线AIN的输入数据A1至AN中的任一个的各信号，并输出输出信号Q_1至Q_N。输出信号Q_1至Q_N相当于使用存储电路24所保持的数据及从驱动电路15通过数据输入线AIN输入的数据进行积和运算而得到的数据。
图8B是说明可以应用于运算电路23_1至运算电路23_N的运算电路23的电路结构例子的图。图8B是用来执行根据TNN的体系结构的运算处理的电路。运算电路23包括用来进行积和运算的逻辑电路42、累加器43、锁存器电路44以及输出输出信号Q的编码电路45。逻辑电路42被输入N个位线PBL_1至位线PBL_N中的任一个(图中数据PBL)、N个位线NBL_1至位线NBL_N中的任一个(图中数据NBL)以及供应到数据输入线AIN的输入数据A1至AN中的任一个(图中数据A)的各信号。从数据PBL及数据NBL输出相当于以3值，即“0”、“+1”或“-1”表示的数据(数据W)与以2值，即“+1”或“-1”表示的数据A之积(＝W×A)的数据Y。
表3为图8A所示的逻辑电路的各信号的真值表。在表3中，数据A中的“+1”和“-1”分别表示为“(0)”和“(1)”的1位数字信号。此外，在表3中，数据Y中的“0”、“+1”以及“-1”分别表示为“(00)”、“(01)”以及“(11)”的2位数字信号。此外，“×”表示禁止。
[表3]
PBL NBL W A Y＝W×A
1 1 0 -1(0) 0(00)
1 0 +1 -1(0) -1(11)
0 1 -1 -1(0) +1(01)
0 0 X -1(0) X
1 1 0 +1(1) 0(00)
1 0 +1 +1(1) +1(01)
0 1 -1 +1(1) -1(11)
0 0 X +1(1) X
在图8A及图8B中，当存取存储器时，因为以1时钟选择1行，所以以M时钟执行M个(＝1位×M行)乘法及加法。在图8A及图8B所示的运算电路中，可以以N并行×1位×M/N行执行上述M个乘法及加法，由此需要M/N时钟。因此，在图8A及图8B所示的结构中，通过并行执行积和运算，可以缩短运算时间，由此可以提高运算效率。
图9A示出分层型神经网络。图9A示出神经元50、一个输入层(I1)、三个中间层(M1至M3)、一个输出层(O1)的全连接神经网络。当输入层I1中的神经元数为786，中间层M1至M3中的神经元数为256，并且输出层O1中的神经元数为10时，各层(层51、层52、层53以及层54)的连接个数分别为(786×256)+(256×256)+(256×256)+(256×10)，一共有334336个。也就是说，神经网络计算所需的权重参数一共为330K位左右，从而可以实现在小规模系统中也能够充分安装的存储器容量。
接着，图9B是能够进行图9A所示的神经网络的运算的半导体装置100的详细方框图。
图9B示出对应于图1A及图1B所示的运算处理部21、对应于运算电路23_1至23_N的运算电路23、对应于存储部22_1至22_N的存储部22、存储电路24以及位线NBL、PBL，还示出图1A及图1B所示的驱动电路15的结构例子。
作为对应于图1A及图1B所示的驱动电路15的结构，图9B示出控制器61、行译码器62、字线驱动器63、列译码器64、写入驱动器65、预充电电路66、输入缓冲器71以及运算控制电路72。
图10A是抽出图9B所示的各结构中的控制存储部22的方框的图。图10A示出控制器61、行译码器62、字线驱动器63、列译码器64、写入驱动器65以及预充电电路66。
控制器61处理来自外部的输入信号，以生成行译码器62及列译码器64的控制信号。来自外部的输入信号是如写入使能信号或读出使能信号等用来控制存储部22的控制信号。此外，在控制器61与CPU10之间通过总线进行写入到存储部22的数据或从存储部22读出的数据的输入及输出。
行译码器62生成用来驱动字线驱动器63的信号。字线驱动器63生成供应到数据保持电路31_P、31_N的信号MWL，还生成供应到字线WL的信号。列译码器64生成用来驱动写入驱动器65的信号。写入驱动器65生成供应到数据保持电路31_P、31_N的信号MBL，还生成供应到数据输入线AIN的输入数据A1至AN。预充电电路66具有对位线NBL、PBL等预充电的功能。从存储部22的存储电路24读出的信号通过位线NBL、PBL输入到运算电路23。
图10B是抽出图9B所示的各结构中的控制运算处理部21的方框的图。
控制器61处理来自外部的输入信号，以生成运算控制电路72的控制信号。此外，控制器61生成用来控制运算处理部21所包括的运算电路23的时钟信号等各种信号。运算控制电路72因受控制器61的控制及输入缓冲器71的输出而生成供应到数据输入线AIN的输入数据A1至AN。运算处理部21将有关运算结果的数据通过输入缓冲器71及运算控制电路72再次输入到运算处理部21。运算处理部21通过利用输入缓冲器71中的缓冲器存储器处理对应于运算结果的数据而可以在运算中途的数据不需被读出到加速器外部的主存储器等的情况下进行CPU的数据总线宽度以上的位数的并行计算。此外，可以减少在与CPU10之间传送庞大数量的权重参数的次数，从而可以实现低功耗化。
如上所述，根据本发明的一个方式，可以提供一种包括加速器和CPU且实现小型化的半导体装置。根据本发明的一个方式，可以提供一种包括加速器和CPU且实现低功耗化的半导体装置。此外，根据本发明的一个方式，可以提供一种减少了CPU中的数据传送次数的半导体装置。此外，可以提供一种具有新颖结构的半导体装置。
(实施方式2)
在本实施方式中，说明上述实施方式所示的CPU10所执行的程序中的部分运算由加速器20执行的情况下的工作的一个例子的图。
图11是说明由加速器执行CPU所执行的程序中的部分运算的情况下的工作例子的图。
在CPU中执行主程序(步骤S1)。
当CPU确认到在存储部中确保使用加速器进行运算所需的数据用区域的指令时(步骤S2)，在存储部中确保该数据用区域(步骤S3)。
接着，CPU从主存储器向上述存储部传送输入数据(步骤S4)。上述存储部接收该输入数据，将该输入数据储存于在步骤S2确保的区域(步骤S5)。
当CPU确认到启动内核程序的指令时(步骤S6)，加速器开始执行内核程序(步骤S7)。
也可以在加速器开始执行内核程序后立即使CPU从进行运算的状态切换为PG状态(步骤S8)。在该情况下，在加速器马上要结束内核程序的执行之前，CPU从PG状态切换为进行运算的状态(步骤S9)。通过在步骤S8至步骤S9的期间使CPU处于PG状态，可以抑制半导体装置整体的功耗及发热。
在加速器结束内核程序的执行后，输出数据被储存于上述存储部(步骤S10)。
在结束内核程序的执行之后，当CPU确认到将储存于存储部的输出数据传送到主存储器的指令时(步骤S11)，上述输出数据被传送到上述主存储器并被储存至上述主存储器(步骤S12)。
当CPU确认到解除在存储部中确保的数据用区域的指令时(步骤S13)，上述存储部中确保的区域被解除(步骤S14)。
通过反复进行上述步骤S1至步骤S14的工作，可以抑制CPU及加速器的功耗及发热，同时可以在加速器执行CPU所执行的程序中的部分运算。
本实施方式可以与其他实施方式的记载适当地组合。
(实施方式3)
在本实施方式中，说明包括能够进行电源门控的CPU核心的CPU的一个例子。
图12示出CPU10的结构例子。CPU10包括CPU核心(CPUCore)200、L1(电平1)高速缓冲存储装置(L1Cache)202、L2高速缓冲存储装置(L2Cache)203、总线接口部(Bus I/F)205、电力开关210至212、电平转换器(LS)214。CPU核心200包括触发器220。
通过总线接口部205，CPU核心200、L1高速缓冲存储装置202与L2高速缓冲存储装置203彼此连接。
根据从外部输入的中断信号(Interrupts)、CPU10所生成的信号SLEEP1等的信号，PMU193进行时钟信号GCLK1、各种的PG(电源门控)控制信号(PG control signals)的生成。时钟信号GCLK1、PG控制信号被输入到CPU10。PG控制信号控制电力开关210至212、触发器220。
电力开关210、211分别控制向虚拟电源线V_VDD(以下，称为V_VDD线)供应电压VDDD、VDD1。电力开关212控制向虚拟电源线V_VDH(以下，称为V_VDH线)供应电压VDDH。CPU10及PMU193不通过电力开关被输入电压VSSS。PMU193不通过电力开关被输入电压VDDD。
电压VDDD、VDD1是CMOS电路用驱动电压。电压VDD1是低于电压VDDD的休眠状态下的驱动电压。电压VDDH是OS晶体管用驱动电压且高于电压VDDD。
L1高速缓冲存储装置202、L2高速缓冲存储装置203和总线接口部205的每一个至少包括一个能够进行电源门控的电源定域。能够进行电源门控的电源定域设置有一个或多个电力开关。上述电力开关被PG控制信号控制。
触发器220用于寄存器。触发器220设置有备份电路。以下，说明触发器220。
图13A示出触发器220(Flip-flop)的电路结构例子。触发器220包括扫描触发器(Scan Flip-flop)221、备份电路(Backup Circuit)222。
扫描触发器221包括节点D1、Q1、SD、SE、RT、CK、时钟缓冲电路221A。
节点D1是数据(data)输入节点，节点Q1是数据输出节点，节点SD是扫描测试用数据的输入节点。节点SE是信号SCE的输入节点。节点CK是时钟信号GCLK1的输入节点。时钟信号GCLK1被输入到时钟缓冲电路221A。扫描触发器221的模拟开关与时钟缓冲电路221A的节点CK1、CKB1连接。节点RT是复位信号(reset signal)的输入节点。
信号SCE是扫描使能信号，在PMU193生成。PMU193生成信号BK、RC。电平转换器214对信号BK、RC进行电平转移，生成信号BKH、RCH。信号BK、RC是备份信号、恢复信号。
扫描触发器221的电路结构不局限于图13。也可以使用在标准的电路库中准备的触发器。
备份电路222包括节点SD_IN、SN11、晶体管M11至M13及电容器C11。
节点SD_IN是扫描测试数据的输入节点，连接于扫描触发器221的节点Q1。节点SN11是备份电路222的保持节点。电容器C11是用来保持节点SN11的电压的存储电容器。
晶体管M11控制节点Q1与节点SN11之间的导通状态。晶体管M12控制节点SN11与节点SD之间的导通状态。晶体管M13控制节点SD_IN与节点SD之间的导通状态。晶体管M11、M13的开启/关闭被信号BKH控制，晶体管M12的开启/关闭被信号RCH控制。
与上述存储电路24所包括的数据保持电路31_N及31_P所具有的晶体管、晶体管32_P、32_N、33_P及33_N同样，晶体管M11至M13是OS晶体管。晶体管M11至M13具有包括背栅极的结构。晶体管M11至M13的背栅极与供应电压VBG1的电源线电连接。
优选的是，至少晶体管M11、M12为OS晶体管。由于OS晶体管的关态电流极小的特征，因此可以抑制节点SN11的电压下降。因为OS晶体管在保持数据时几乎不耗电，所以备份电路222具有非易失性特性。由于通过电容器C11的充放电改写数据，所以备份电路222在原理上对改写次数没有限制，可以以低能量进行数据的写入及读出。
特别优选的是，备份电路222的所有晶体管为OS晶体管。如图13B所示，可以在由硅CMOS电路构成的扫描触发器221上层叠备份电路222。
与扫描触发器221相比，备份电路222的元件个数非常少，由此不需要为了层叠备份电路222改变扫描触发器221的电路结构及布局。也就是说，备份电路222是通用性非常高的备份电路。此外，可以在形成有扫描触发器221的区域内设置备份电路222，由此即使安装备份电路222也可以使触发器220的面积开销为0。因此，通过将备份电路222设置在触发器220，可以进行CPU核心200的电源门控。电源门控所需要的能量少，所以能够高效地对CPU核心200进行电源门控。
通过设置备份电路222，虽然晶体管M11所产生的寄生电容附加到节点Q1，但是其小于与节点Q1连接的逻辑电路所产生的寄生电容，因此不影响到扫描触发器221的工作。也就是说，即使设置备份电路222，实质上触发器220的性能也不会下降。
作为CPU核心200的低功耗状态，例如，可以设定时钟门控状态、电源门控状态及休眠状态。PMU193根据中断信号、信号SLEEP1等选择CPU核心200的低功耗模式。例如，在从正常工作状态转移到时钟门控状态时，PMU193停止生成时钟信号GCLK1。
例如，在从正常工作状态转移到休眠状态时，PMU193进行电压及/或频率调节。例如，在进行电压调节时，为了将电压VDD1输入到CPU核心200，PMU193使电力开关210开启并使电力开关211关闭。电压VDD1是不使扫描触发器221的数据消失的电压。在进行频率调节时，PMU193使时钟信号GCLK1的频率下降。
在将CPU核心200从正常工作状态转移到电源门控状态时，进行将扫描触发器221的数据备份到备份电路222的工作。在将CPU核心200从电源门控状态恢复到正常工作状态时进行将备份电路222的数据再次写入到触发器221的恢复工作。
图14示出CPU核心200的电源门控序列的一个例子。注意，在图14中，t1至t7表示时刻。信号PSE0至PSE2是电力开关210至212的控制信号，在PMU193生成。在信号PSE0为“H”/“L”时，电力开关210为开启/关闭。信号PSE1、PSE2也是同样的。
时刻t1之前是正常工作状态(Normal Operation)。电力开关210开启，CPU核心200被输入电压VDDD。扫描触发器221进行正常工作。此时，不需要使电平转换器214工作，所以电力开关212关闭，信号SCE、BK、RC处于“L”。节点SE处于“L”，所以扫描触发器221储存节点D1的数据。注意，在图14的例子中，在时刻t1备份电路222的节点SN11处于“L”。
将说明备份(Backup)时的工作。在工作时刻t1，PMU193停止时钟信号GCLK1而使信号PSE2、BK处于“H”。电平转换器214变为活动状态且将“H”的信号BKH输出到备份电路222。
备份电路222的晶体管M11成为开启状态，扫描触发器221的节点Q1的数据写入到备份电路222的节点SN11。若扫描触发器221的节点Q1为“L”，节点SN11则保持“L”，若节点Q1为“H”，节点SN11则成为“H”。
在时刻t2，PMU193使信号PSE2、BK成为“L”，在时刻t3，PMU193使信号PSE0成为“L。在时刻t3，CPU核心200的状态转移到电源门控状态。此外，也可以在信号BK下降的时序使信号PSE0下降。
将说明电源门控(Power-gating)时的工作。在信号PSE0处于“L时V_VDD线的电压下降，所以节点Q1的数据消失。节点SN11继续保持时刻t3的节点Q1的数据。
将说明恢复(Recovery)时的工作。在时刻t4，PMU193使信号PSE0成为“H”，因此从电源门控状态转移到恢复状态。开始V_VDD线的充电，在V_VDD线的电压成为VDDD的状态(时刻t5)时，PMU193使信号PSE2、RC、SCE变为“H”。
晶体管M12开启，电容器C11的电荷分配于节点SN11和节点SD。若节点SN11是“H”，节点SD的电压则上升。节点SE是“H”，节点SD的数据被写入到扫描触发器221的输入侧锁存电路。在时刻t6，向节点CK输入时钟信号GCLK1，输入侧锁存电路的数据被写入到节点Q1。也就是说，节点SN11的数据被写入到节点Q1。
在时刻t7，PMU193使信号PSE2、SCE、RC变为“L”结束恢复工作。
使用OS晶体管的备份电路222的动态及静态功耗都小，所以非常适合于常闭运算。此外，可以将包括含有使用OS晶体管的备份电路222的CPU核心200的CPU10称为NoffCPU(注册商标)。NoffCPU包括非易失性存储器，在不需要工作时可以停止供电。即便安装触发器220，也几乎不会发生CPU核心200的性能下降以及动态电力的增加。
此外，CPU核心200也可以包括能够进行电源门控的多个电源定域。多个电源定域设置有用来控制电压的输入的一个或多个电力开关。此外，CPU核心200也可以具有一个或多个不进行电源门控的电源定域。例如，可以在不进行电源门控的电源定域设置用来控制触发器220、电力开关210至212的控制的电源门控控制电路。
注意，触发器220的应用不局限于CPU10。在运算装置中，也可以将触发器220用于设置在能够进行电源门控的电源定域中的寄存器。
本实施方式可以与其他实施方式的记载适当地组合。
(实施方式4)
在本实施方式中，说明可应用于上述实施方式所说明的半导体装置100、CPU10以及加速器20的晶体管结构。作为一个例子，说明层叠具有不同的电特性的晶体管的结构。通过采用该结构，可以提高半导体装置的设计自由度。此外，通过层叠具有不同的电特性的晶体管，可以提高半导体装置的集成度。
图15示出半导体装置的部分截面结构。图15所示的半导体装置包括晶体管550、晶体管500及电容器600。图16A是晶体管500的沟道长度方向上的截面图，图16B是晶体管500的沟道宽度方向上的截面图。例如，晶体管500相当于上述实施方式所示的晶体管32至34，晶体管550相当于运算电路23所包括的Si晶体管。此外，电容器600相当于电容器35。
晶体管500为OS晶体管。晶体管500的关态电流极小。因此，可以长期间保持通过晶体管500被写入到存储节点的数据电压或电荷。换言之，由于减少存储节点(节点MN)的刷新工作的频率或者不需要刷新工作，所以可以减小半导体装置的功耗。
在图15中，晶体管500设置在晶体管550的上方，电容器600设置在晶体管550及晶体管500的上方。
晶体管550设置在衬底311中。衬底311例如是p型硅衬底。衬底311也可以是n型硅衬底。氧化物层314优选为通过埋氧化(Burried oxide)而形成在衬底311中的绝缘层(也称为BOX层)，例如为氧化硅。晶体管550设置在隔着氧化物层314设置在衬底311中的单晶硅，即所谓的SOI(Silicon On Insulator)衬底中。
被用作元件分离层的绝缘体313设置在作为SOI衬底的衬底311中。此外，衬底311包括阱区域312。阱区域312为根据晶体管550的导电类型而被赋予n型或p型导电性的区域。半导体区域315、被用作源极区域或漏极区域的低电阻区域316a、低电阻区域316b设置在作为SOI衬底的单晶硅中。此外，低电阻区域316c设置在阱层312上。
晶体管550可以与添加有赋予导电性的杂质元素的阱区域312重叠而设置。通过低电阻区域316c独立地控制电位，可以将阱区域312用作晶体管550的底栅电极。因此，可以控制晶体管550的阈值电压。尤其是，通过对阱区域312施加负电位，可以进一步提高晶体管550的阈值电压，并降低关态电流。因此，通过对阱区域312施加负电位，可以减少施加到Si晶体管的栅电极的电位为0V时的漏极电流。其结果是，可以降低包括晶体管550的运算电路23中的基于贯穿电流等的功耗，并可以提高运算效率。
晶体管550优选为导电体318隔着绝缘体317覆盖半导体层的顶面及沟道宽度方向上的侧面的所谓的Fin型结构。通过使晶体管550具有Fin型结构，实效沟道宽度增加，从而可以提高晶体管550的通态特性。此外，由于可以增强栅电极的电场的作用，所以可以提高晶体管550的关态特性。
此外，晶体管550既可为p沟道晶体管又可为n沟道晶体管。
导电体318有时被用作第一栅(也称为顶栅极)电极。此外，阱区域312有时被用作第二栅(也称为底栅极)电极。在此情况下，可以通过低电阻区域316c控制供应到阱区域312的电位。
半导体区域315的沟道形成区域或其附近的区域、被用作源区域或漏区域的低电阻区域316a及低电阻区域316b、与控制阱区域312的电位的电极连接的低电阻区域316c等优选包含硅类半导体等半导体，更优选包含单晶硅。此外，也可以使用包含Ge(锗)、SiGe(硅锗)、GaAs(砷化镓)、GaAlAs(镓铝砷)等的材料形成。可以使用使晶格受到应力，以改变晶面间距来控制有效质量的硅。此外，晶体管550也可以是使用GaAs和GaAlAs等的HEMT(HighElectron Mobility Transistor：高电子迁移率晶体管)。
在阱区域312、低电阻区域316a、低电阻区域316b以及低电阻区域316c中，除了应用于半导体区域315的半导体材料之外，还包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素。
作为被用作栅电极的导电体318，可以使用包含砷、磷等赋予n型导电性的元素或硼等赋予p型导电性的元素的硅等半导体材料、金属材料、合金材料或金属氧化物材料等导电材料。此外，导电体318也可以使用镍硅化物等硅化物。
此外，由于导电体的材料决定功函数，所以通过选择导电体的材料，可以调整晶体管的阈值电压。具体而言，作为导电体优选使用氮化钛或氮化钽等材料。为了兼具导电性和嵌入性，作为导电体优选使用钨或铝等金属材料的叠层，尤其在耐热性方面优选使用钨。
低电阻区域316a、低电阻区域316b以及低电阻区域316c也可以另外层叠导电体，例如，镍硅化物等硅化物而设置。通过采用该结构，可以提高被用作电极的区域的导电性。此时，也可以在被用作栅电极的导电体318的侧面及被用作栅极绝缘膜的绝缘体的侧面设置被用作侧壁间隔物(也称为侧壁绝缘层)的绝缘体。通过采用该结构，可以防止导电体318与低电阻区域316a及低电阻区域316b成为导通状态。
以覆盖晶体管550的方式依次层叠有绝缘体320、绝缘体322、绝缘体324及绝缘体326。
作为绝缘体320、绝缘体322、绝缘体324及绝缘体326，例如可以使用氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化铝、氧氮化铝、氮氧化铝及氮化铝等。
注意，在本说明书中，氧氮化硅是指在其组成中氧含量多于氮含量的材料，而氮氧化硅是指在其组成中氮含量多于氧含量的材料。注意，在本说明书中，氧氮化铝是指氧含量多于氮含量的材料，“氮氧化铝”是指氮含量多于氧含量的材料。
绝缘体322也可以被用作用来使因设置在其下方的晶体管550等而产生的台阶平坦化的平坦化膜。例如，为了提高绝缘体322的顶面的平坦性，其顶面也可以通过利用化学机械抛光(CMP)法等的平坦化处理被平坦化。
作为绝缘体324，优选使用能够防止氢或杂质从衬底311或晶体管550等扩散到设置有晶体管500的区域中的具有阻挡性的膜。
作为对氢具有阻挡性的膜的一个例子，例如可以使用通过CVD法形成的氮化硅。在此，有时氢扩散到晶体管500等具有氧化物半导体的半导体元件中，导致该半导体元件的特性下降。因此，优选在晶体管500与晶体管550之间设置抑制氢的扩散的膜。具体而言，抑制氢的扩散的膜是指氢的脱离量少的膜。
氢的脱离量例如可以利用热脱附谱分析法(TDS)等测量。例如，在TDS分析中的膜表面温度为50℃至500℃的范围内，当将换算为氢原子的脱离量换算为绝缘体324的每单位面积的量时，绝缘体324中的氢的脱离量为10×1015atoms/cm2以下，优选为5×1015atoms/cm2以下，即可。
注意，绝缘体326的介电常数优选比绝缘体324低。例如，绝缘体326的相对介电常数优选低于4，更优选低于3。例如，绝缘体326的相对介电常数优选为绝缘体324的相对介电常数的0.7倍以下，更优选为0.6倍以下。通过将介电常数低的材料用于层间膜，可以减少产生在布线之间的寄生电容。
此外，在绝缘体320、绝缘体322、绝缘体324及绝缘体326中嵌入与电容器600或晶体管500连接的导电体328、导电体330等。此外，导电体328及导电体330具有插头或布线的功能。注意，有时使用同一符号表示具有插头或布线的功能的多个导电体。此外，在本说明书等中，布线、与布线连接的插头也可以是一个构成要素。就是说，导电体的一部分有时被用作布线，并且导电体的一部分有时被用作插头。
作为各插头及布线(导电体328、导电体330等)的材料，可以使用金属材料、合金材料、金属氮化物材料或金属氧化物材料等导电材料的单层或叠层。优选使用兼具耐热性和导电性的钨或钼等高熔点材料，优选使用钨。或者，优选使用铝或铜等低电阻导电材料。通过使用低电阻导电材料，可以降低布线电阻。
此外，也可以在绝缘体326及导电体330上设置布线层。例如，在图15中，依次层叠有绝缘体350、绝缘体352及绝缘体354。此外，在绝缘体350、绝缘体352及绝缘体354中形成有导电体356。导电体356具有与晶体管550连接的插头或布线的功能。此外，导电体356可以使用与导电体328及导电体330同样的材料。
此外，与绝缘体324同样，绝缘体350例如优选使用对氢具有阻挡性的绝缘体。此外，导电体356优选包含对氢具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体350所具有的开口部中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管550与晶体管500分离，从而可以抑制氢从晶体管550扩散到晶体管500中。
注意，作为对氢具有阻挡性的导电体，例如优选使用氮化钽等。此外，通过层叠氮化钽和导电性高的钨，不但可以保持作为布线的导电性而且可以抑制氢从晶体管550扩散。此时，对氢具有阻挡性的氮化钽层优选与对氢具有阻挡性的绝缘体350接触。
此外，也可以在绝缘体354及导电体356上设置布线层。例如，在图15中，依次层叠有绝缘体360、绝缘体362及绝缘体364。此外，在绝缘体360、绝缘体362及绝缘体364中形成有导电体366。导电体366具有插头或布线的功能。此外，导电体366可以使用与导电体328及导电体330同样的材料。
此外，与绝缘体324同样，绝缘体360例如优选使用对氢具有阻挡性的绝缘体。此外，导电体366优选包含对氢具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体360所具有的开口部中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管550与晶体管500分离，从而可以抑制氢从晶体管550扩散到晶体管500中。
此外，也可以在绝缘体364及导电体366上设置布线层。例如，在图15中，依次层叠有绝缘体370、绝缘体372及绝缘体374。此外，在绝缘体370、绝缘体372及绝缘体374中形成有导电体376。导电体376具有插头或布线的功能。此外，导电体376可以使用与导电体328及导电体330同样的材料。
此外，与绝缘体324同样，绝缘体370例如优选使用对氢具有阻挡性的绝缘体。此外，导电体376优选包含对氢具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体370所具有的开口部中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管550与晶体管500分离，从而可以抑制氢从晶体管550扩散到晶体管500中。
此外，也可以在绝缘体374及导电体376上设置布线层。例如，在图15中，依次层叠有绝缘体380、绝缘体382及绝缘体384。此外，在绝缘体380、绝缘体382及绝缘体384中形成有导电体386。导电体386具有插头或布线的功能。此外，导电体386可以使用与导电体328及导电体330同样的材料。
此外，与绝缘体324同样，绝缘体380例如优选使用对氢具有阻挡性的绝缘体。此外，导电体386优选包含对氢具有阻挡性的导电体。尤其是，在对氢具有阻挡性的绝缘体380所具有的开口部中形成对氢具有阻挡性的导电体。通过采用该结构，可以使用阻挡层将晶体管550与晶体管500分离，从而可以抑制氢从晶体管550扩散到晶体管500中。
在上面说明包括导电体356的布线层、包括导电体366的布线层、包括导电体376的布线层及包括导电体386的布线层，但是根据本实施方式的半导体装置不局限于此。与包括导电体356的布线层同样的布线层可以为三层以下，与包括导电体356的布线层同样的布线层可以为五层以上。
在绝缘体384上依次层叠有绝缘体510、绝缘体512、绝缘体514及绝缘体516。作为绝缘体510、绝缘体512、绝缘体514或绝缘体516，优选使用对氧或氢具有阻挡性的物质。
例如，作为绝缘体510及绝缘体514，优选使用对从衬底311或设置有晶体管550的区域等到设置有晶体管500的区域的氢或杂质具有阻挡性的膜。因此，绝缘体510及绝缘体514可以使用与绝缘体324同样的材料。
作为对氢具有阻挡性的膜的一个例子，可以使用通过CVD法形成的氮化硅。在此，有时氢扩散到晶体管500等具有氧化物半导体的半导体元件中，导致该半导体元件的特性下降。因此，优选在晶体管550与晶体管500之间设置抑制氢的扩散的膜。
例如，作为对氢具有阻挡性的膜，绝缘体510及绝缘体514优选使用氧化铝、氧化铪、氧化钽等金属氧化物。
尤其是，氧化铝的不使氧及导致晶体管的电特性变动的氢、水分等杂质透过的阻挡效果高。因此，在晶体管的制造工序中及制造工序之后，氧化铝可以防止氢、水分等杂质进入晶体管500中。此外，氧化铝可以抑制氧从构成晶体管500的氧化物释放。因此，氧化铝适合用于晶体管500的保护膜。
例如，作为绝缘体512及绝缘体516，可以使用与绝缘体320同样的材料。此外，通过对上述绝缘体使用介电常数较低的材料，可以减少产生在布线之间的寄生电容。例如，作为绝缘体512及绝缘体516，可以使用氧化硅膜和氧氮化硅膜等。
此外，在绝缘体510、绝缘体512、绝缘体514及绝缘体516中嵌入导电体518、构成晶体管500的导电体(例如，导电体503)等。此外，导电体518被用作与电容器600或晶体管550连接的插头或布线。导电体518可以使用与导电体328及导电体330同样的材料。
尤其是，与绝缘体510及绝缘体514接触的区域的导电体518优选为对氧、氢及水具有阻挡性的导电体。通过采用该结构，可以利用对氧、氢及水具有阻挡性的层将晶体管550与晶体管500分离，从而可以抑制氢从晶体管550扩散到晶体管500中。
在绝缘体516的上方设置有晶体管500。
如图16A和图16B所示，晶体管500包括以嵌入绝缘体514及绝缘体516的方式配置的导电体503、配置在绝缘体516及导电体503上的绝缘体520、配置在绝缘体520上的绝缘体522、配置在绝缘体522上的绝缘体524、配置在绝缘体524上的氧化物530a、配置在氧化物530a上的氧化物530b、彼此分开地配置在氧化物530b上的导电体542a及导电体542b、配置在导电体542a及导电体542b上并以重叠于导电体542a和导电体542b之间的方式形成开口的绝缘体580、配置在开口的底面及侧面的绝缘体545以及配置在绝缘体545的形成面上的导电体560。
此外，如图16A和图16B所示，优选在氧化物530a、氧化物530b、导电体542a及导电体542b与绝缘体580之间配置有绝缘体544。此外，如图16A和图16B所示，导电体560优选包括设置在绝缘体545的内侧的导电体560a及以嵌入导电体560a的内侧的方式设置的导电体560b。此外，如图16A和图16B所示，优选在绝缘体580、导电体560及绝缘体545上配置有绝缘体574。
注意，在本说明书等中，有时将氧化物530a及氧化物530b统称为氧化物530。
在晶体管500中，在形成沟道的区域及其附近层叠有氧化物530a及氧化物530b的两层，但是本发明不局限于此。例如，可以具有氧化物530b的单层结构，也可以具有三层以上的叠层结构。
此外，在晶体管500中，导电体560具有两层结构，但是本发明不局限于此。例如，导电体560也可以具有单层结构或三层以上的叠层结构。注意，图15、图16A及图16B所示的晶体管500的结构只是一个例子而不局限于上述结构，可以根据电路结构或驱动方法使用适当的晶体管。
在此，导电体560被用作晶体管的栅电极，导电体542a及导电体542b被用作源电极或漏电极。如上所述，导电体560以嵌入绝缘体580的开口中及夹在导电体542a与导电体542b之间的区域的方式设置。导电体560、导电体542a及导电体542b的配置根据绝缘体580的开口而自对准地被选择。换言之，在晶体管500中，可以在源电极与漏电极之间自对准地配置栅电极。由此，可以在不设置用于对准的余地的方式形成导电体560，所以可以实现晶体管500的占有面积的缩小。由此，可以实现半导体装置的微型化及高集成化。
再者，导电体560自对准地形成在导电体542a与导电体542b之间的区域，所以导电体560不包括与导电体542a或导电体542b重叠的区域。由此，可以降低形成在导电体560与导电体542a及导电体542b之间的寄生电容。因此，可以提高晶体管500的开关速度，从而晶体管500可以具有高频率特性。
导电体560有时被用作第一栅(也称为顶栅极)电极。导电体503有时被用作第二栅(也称为底栅极)电极。在此情况下，通过独立地改变供应到导电体503的电位而不使其与供应到导电体560的电位联动，可以控制晶体管500的阈值电压。尤其是，通过对导电体503供应负电位，可以使晶体管500的阈值电压更大并且可以减小关态电流。因此，与不对导电体503施加负电位时相比，在对导电体503施加负电位的情况下，可以减小对导电体560施加的电位为0V时的漏极电流。
导电体503以与氧化物530及导电体560重叠的方式配置。由此，在对导电体560及导电体503供应电位的情况下，从导电体560产生的电场和从导电体503产生的电场连接，可以覆盖形成在氧化物530中的沟道形成区域。
在本说明书等中，将由一对栅电极(第一栅电极和第二栅电极)的电场电围绕沟道形成区域的晶体管的结构称为surrounded channel(S-channel：围绕沟道)结构。此外，本说明书等中公开的S-channel结构与Fin型结构及平面型结构不同。通过采用S-channel结构，可以提高对于短沟道效应的耐性，换言之，可以实现不容易发生短沟道效应的晶体管。
此外，导电体503具有与导电体518相同的结构，以与绝缘体514及绝缘体516的开口的内壁接触的方式形成有导电体503a，其内侧形成有导电体503b。此外，在晶体管500中，层叠有导电体503a与导电体503b，但是本发明不局限于此。例如，导电体503可以具有单层结构，也可以具有三层以上的叠层结构。
在此，作为导电体503a优选使用具有抑制氢原子、氢分子、水分子、铜原子等杂质的扩散的功能(不容易使上述杂质透过)的导电材料。此外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能(不容易使上述氧透过)的导电材料。在本说明书中，抑制杂质或氧的扩散的功能是指抑制上述杂质和上述氧中的任一个或全部的扩散的功能。
例如，通过使导电体503a具有抑制氧的扩散的功能，可以抑制因导电体503b氧化而导致导电率的下降。
此外，在导电体503还具有布线的功能的情况下，作为导电体503b，优选使用以钨、铜或铝为主要成分的导电性高的导电材料。此外，虽然在本实施方式中示出由导电体503a及导电体503b的叠层构成的导电体503，但是导电体503也可以具有单层结构。
绝缘体520、绝缘体522及绝缘体524被用作第二栅极绝缘膜。
在此，与氧化物530接触的绝缘体524优选使用包含超过化学计量组成的氧的绝缘体。该氧通过加热容易从膜中释放。在本说明书等中，有时将通过加热释放的氧称为“过剩氧”。就是说，在绝缘体524中优选形成有包含过剩氧的区域(也称为“过剩氧区域”)。通过以与氧化物530接触的方式设置上述包含过剩氧的绝缘体，可以减少氧化物530中的氧空位(VO：oxygen vacancy)，从而可以提高晶体管500的可靠性。此外，在氢进入氧化物530的氧空位中的情况下，有时该缺陷(以下，有时称为VOH)被用作供体而产生作为载流子的电子。此外，有时由于氢的一部分与键合于金属原子的氧键合，产生作为载流子的电子。因此，使用包含多量的氢的氧化物半导体的晶体管容易具有常开启特性。此外，因为氧化物半导体中的氢因受热、电场等作用而容易移动，所以当氧化物半导体包含多量的氢时可能会导致晶体管的可靠性降低。在本发明的一个方式中，优选尽量降低氧化物530中的VOH而成为高纯度本征或实质上高纯度本征。如此，为了得到这种VOH被充分减少的氧化物半导体，重要的是：去除氧化物半导体中的水分、氢等杂质(有时也称为脱水、脱氢化处理)；以及对氧化物半导体供应氧来填补氧空位(有时也称为加氧化处理)。通过将VOH等杂质被充分减少的氧化物半导体用于晶体管的沟道形成区域，可以赋予稳定的电特性。
具体而言，作为具有过剩氧区域的绝缘体，优选使用通过加热使一部分的氧脱离的氧化物材料。通过加热使氧脱离的氧化物是指在TDS(Thermal DesorptionSpectroscopy)分析中换算为氧原子的氧的脱离量为1.0×1018atoms/cm3以上，优选为1.0×1019atoms/cm3以上，更优选为2.0×1019atoms/cm3以上，或者3.0×1020atoms/cm3以上的氧化物膜。此外，进行上述TDS分析时的膜的表面温度优选在100℃以上且700℃以下，或者100℃以上且400℃以下的范围内。
此外，也可以以使上述具有过剩氧区域的绝缘体和氧化物530彼此接触的方式进行加热处理、微波处理或RF处理中的任一个或多个处理。通过进行该处理，可以去除氧化物530中的水或氢。例如，在氧化物530中发生VoH键合被切断的反应，换言之，发生“VOH→Vo+H”的反应而可以进行脱氢化。此时产生的氢的一部分有时与氧键合并从氧化物530或氧化物530附近的绝缘体被去除作为H2O。
此外，作为上述微波处理，例如优选使用包括产生高密度等离子体的电源的装置或包括对衬底一侧施加RF的电源的装置。例如，通过使用包含氧的气体及高密度等离子体，可以生成高密度的氧自由基，并且通过对衬底一侧施加RF，可以将由高密度等离子体生成的氧自由基高效地导入氧化物530或氧化物530附近的绝缘体中。此外，在上述微波处理中，压力为133Pa以上，优选为200Pa以上，更优选为400Pa以上。此外，作为对进行微波处理的装置内导入的气体，例如使用氧及氩，并且氧流量比(O2/(O2+Ar))为50％以下，优选为10％以上且30％以下。
此外，在晶体管500的制造工序中，优选在氧化物530的表面露出的状态下进行加热处理。该加热处理例如以100℃以上且450℃以下，更优选以350℃以上且400℃以下进行，即可。此外，加热处理在氮气体或惰性气体的气氛或包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行。例如，加热处理优选在氧气氛下进行。由此，可以对氧化物530供应氧来减少氧空位(VO)。此外，加热处理也可以在减压状态下进行。或者，也可以在氮气体或惰性气体的气氛下进行加热处理，然后为了填补脱离的氧而在包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行加热处理。或者，也可以在包含10ppm以上、1％以上或10％以上的氧化性气体的气氛下进行加热处理，然后在氮气体或惰性气体的气氛下连续进行加热处理。
此外，通过对氧化物530进行加氧化处理，可以由被供应的氧填补氧化物530中的氧空位，换言之，可以促进“Vo+O→null”的反应。再者，通过使残留在氧化物530中的氢与被供应的氧起反应，可以去除该氢作为H2O(脱水化)。由此，可以抑制残留在氧化物530中的氢与氧空位重新键合而形成VOH。
当绝缘体524具有过剩氧区域时，绝缘体522优选具有抑制氧(例如，氧原子、氧分子等)的扩散的功能(不容易使上述氧透过)。
当绝缘体522具有抑制氧或杂质的扩散的功能时，氧化物530所包含的氧不扩散到绝缘体520一侧，所以是优选的。此外，可以抑制导电体503与绝缘体524或氧化物530所包含的氧起反应。
作为绝缘体522，例如优选使用包含氧化铝、氧化铪、含有铝及铪的氧化物(铝酸铪)、氧化钽、氧化锆、锆钛酸铅(PZT)、钛酸锶(SrTiO3)或(Ba，Sr)TiO3(BST)等所谓的high-k材料的绝缘体的单层或叠层。当进行晶体管的微型化及高集成化时，由于栅极绝缘膜的薄膜化，有时发生泄漏电流等问题。通过作为被用作栅极绝缘膜的绝缘体使用high-k材料，可以在保持物理厚度的同时降低晶体管工作时的栅极电位。
尤其是，优选使用作为具有抑制杂质及氧等的扩散的功能(不容易使上述氧透过)的绝缘材料的包含铝和铪中的一方或双方的氧化物的绝缘体。作为包含铝和铪中的一方或双方的氧化物的绝缘体，优选使用氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。当使用这种材料形成绝缘体522时，绝缘体522被用作抑制氧从氧化物530释放或氢等杂质从晶体管500的周围部进入氧化物530的层。
或者，例如也可以对上述绝缘体添加氧化铝、氧化铋、氧化锗、氧化铌、氧化硅、氧化钛、氧化钨、氧化钇、氧化锆。此外，也可以对上述绝缘体进行氮化处理。此外，还可以在上述绝缘体上层叠氧化硅、氧氮化硅或氮化硅。
绝缘体520优选具有热稳定性。例如，因为氧化硅及氧氮化硅具有热稳定性，所以是优选的。此外，通过组合high-k材料的绝缘体与氧化硅或氧氮化硅，可以形成具有热稳定性且相对介电常数高的叠层结构的绝缘体520或绝缘体526。
此外，在图16A和图16B的晶体管500中，作为由三层的叠层结构而成的第二栅极绝缘膜示出绝缘体520、绝缘体522及绝缘体524，但是第二栅极绝缘膜也可以具有单层结构、两层结构或四层以上的叠层结构。此时，不局限于采用由相同材料而成的叠层结构，也可以采用由不同材料而成的叠层结构。
在晶体管500中，将起到氧化物半导体作用的金属氧化物用作包含沟道形成区域的氧化物530。例如，作为氧化物530，优选使用In-M-Zn氧化物(元素M为选自铝、镓、钇、铜、钒、铍、硼、钛、铁、镍、锗、锆、钼、镧、铈、钕、铪、钽、钨和镁等中的一种或多种)等金属氧化物。
被用作氧化物半导体的金属氧化物可以使用溅射法形成，也可以使用ALD(AtomicLayer Deposition：原子层沉积)法形成。在其他实施方式中详细地说明被用作氧化物半导体的金属氧化物。
此外，作为在氧化物530中被用作沟道形成区域的金属氧化物，优选使用其带隙为2eV以上，优选为2.5eV以上的金属氧化物。如此，通过使用带隙较宽的金属氧化物，可以减小晶体管的关态电流。
在氧化物530中，当在氧化物530b之下设置有氧化物530a时，可以抑制杂质从形成在氧化物530a下方的结构物扩散到氧化物530b。
此外，氧化物530优选具有各金属原子的原子个数比互不相同的多个氧化物层的叠层结构。具体而言，用于氧化物530a的金属氧化物的构成元素中的元素M的原子个数比优选大于用于氧化物530b的金属氧化物的构成元素中的元素M的原子个数比。此外，用于氧化物530a的金属氧化物中的相对于In的元素M的原子个数比优选大于用于氧化物530b的金属氧化物中的相对于In的元素M的原子个数比。此外，用于氧化物530b的金属氧化物中的相对于元素M的In的原子个数比优选大于用于氧化物530a的金属氧化物中的相对于元素M的In的原子个数比。
优选的是，使氧化物530a的导带底的能量高于氧化物530b的导带底的能量。换言之，氧化物530a的电子亲和势优选小于氧化物530b的电子亲和势。
在此，在氧化物530a及氧化物530b的接合部中，导带底的能级平缓地变化。换言之，也可以将上述情况表达为氧化物530a及氧化物530b的接合部的导带底的能级连续地变化或者连续地接合。为此，优选降低形成在氧化物530a与氧化物530b的界面的混合层的缺陷态密度。
具体而言，通过使氧化物530a与氧化物530b除了氧之外还包含共同元素(为主要成分)，可以形成缺陷态密度低的混合层。例如，在氧化物530b为In-Ga-Zn氧化物的情况下，作为氧化物530a优选使用In-Ga-Zn氧化物、Ga-Zn氧化物及氧化镓等。
此时，载流子的主要路径为氧化物530b。通过使氧化物530a具有上述结构，可以降低氧化物530a与氧化物530b的界面的缺陷态密度。因此，界面散射对载流子传导的影响减少，可以提高晶体管500的通态电流。
在氧化物530b上设置有被用作源电极及漏电极的导电体542a及导电体542b。作为导电体542a及导电体542b，优选使用选自铝、铬、铜、银、金、铂、钽、镍、钛、钼、钨、铪、钒、铌、锰、镁、锆、铍、铟、钌、铱、锶和镧中的金属元素、以上述金属元素为成分的合金或者组合上述金属元素的合金等。例如，优选使用氮化钽、氮化钛、钨、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物等。此外，氮化钽、氮化钛、包含钛和铝的氮化物、包含钽和铝的氮化物、氧化钌、氮化钌、包含锶和钌的氧化物、包含镧和镍的氧化物是不容易氧化的导电材料或者吸收氧也维持导电性的材料，所以是优选的。氮化钽等的金属氮化物膜对氢或氧具有阻挡性，所以是更优选的。
此外，虽然在图16A示出导电体542a及导电体542b的单层结构，但是也可以采用两层以上的叠层结构。例如，优选层叠氮化钽膜及钨膜。此外，也可以层叠钛膜及铝膜。此外，也可以采用在钨膜上层叠铝膜的两层结构、在铜-镁-铝合金膜上层叠铜膜的两层结构、在钛膜上层叠铜膜的两层结构、在钨膜上层叠铜膜的两层结构。
此外，也可以使用：在钛膜或氮化钛膜上层叠铝膜或铜膜并在其上形成钛膜或氮化钛膜的三层结构、在钼膜或氮化钼膜上层叠铝膜或铜膜并在其上形成钼膜或氮化钼膜的三层结构等。此外，也可以使用包含氧化铟、氧化锡或氧化锌的透明导电材料。
此外，如图16A所示，有时在氧化物530与导电体542a(导电体542b)的界面及其附近作为低电阻区域形成有区域543a及区域543b。此时，区域543a被用作源区域和漏区域中的一个，区域543b被用作源区域和漏区域中的另一个。此外，沟道形成区域形成在夹在区域543a和区域543b之间的区域中。
通过以与氧化物530接触的方式设置上述导电体542a(导电体542b)，区域543a(区域543b)的氧浓度有时降低。此外，在区域543a(区域543b)中有时形成含有包含在导电体542a(导电体542b)中的金属及氧化物530的成分的金属化合物层。在此情况下，区域543a(区域543b)的载流子密度增加，区域543a(区域543b)成为低电阻区域。
绝缘体544以覆盖导电体542a及导电体542b的方式设置，抑制导电体542a及导电体542b的氧化。此时，绝缘体544也可以以覆盖氧化物530的侧面且与绝缘体524接触的方式设置。
作为绝缘体544，可以使用包含选自铪、铝、镓、钇、锆、钨、钛、钽、镍、锗、钕、镧或镁等中的一种或两种以上的金属氧化物。此外，作为绝缘体544也可以使用氮氧化硅或氮化硅等。
尤其是，作为绝缘体544，优选使用作为包含铝和铪中的一方或双方的氧化物的绝缘体的氧化铝、氧化铪、包含铝及铪的氧化物(铝酸铪)等。尤其是，铝酸铪的耐热性比氧化铪膜高。因此，在后面的工序的热处理中不容易晶化，所以是优选的。此外，在导电体542a及导电体542b是具有耐氧化性的材料或者吸收氧也其导电性不会显著降低的情况下，不需要必须设置绝缘体544。根据所需要的晶体管特性，适当地设计即可。
通过包括绝缘体544，可以抑制绝缘体580所包含的水、氢等杂质经过绝缘体545扩散到氧化物530b。此外，可以抑制绝缘体580所包含的过剩氧使导电体560氧化。
绝缘体545被用作第一栅极绝缘膜。绝缘体545优选与上述绝缘体524同样地使用包含过剩的氧并通过加热而释放氧的绝缘体形成。
具体而言，可以使用包含过剩氧的氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅。尤其是，氧化硅及氧氮化硅具有热稳定性，所以是优选的。
通过作为绝缘体545设置包含过剩氧的绝缘体，可以从绝缘体545对氧化物530b的沟道形成区域有效地供应氧。此外，与绝缘体524同样，优选降低绝缘体545中的水或氢等杂质的浓度。绝缘体545的厚度优选为1nm以上且20nm以下。此外，也可以在形成绝缘体545之前及/或后进行上述微波处理。
此外，为了将绝缘体545所包含的过剩氧高效地供应到氧化物530，也可以在绝缘体545与导电体560之间设置金属氧化物。该金属氧化物优选抑制从绝缘体545到导电体560的氧扩散。通过设置抑制氧的扩散的金属氧化物，从绝缘体545到导电体560的过剩氧的扩散受到抑制。换言之，可以抑制供应到氧化物530的过剩氧量减少。此外，可以抑制因过剩氧导致的导电体560的氧化。作为该金属氧化物，可以使用可用于绝缘体544的材料。
此外，与第二栅极绝缘膜同样，绝缘体545也可以具有叠层结构。由于当进行晶体管的微型化及高集成化时，有时栅极绝缘膜的薄膜化导致泄漏电流等问题，因此通过使被用作栅极绝缘膜的绝缘体具有high-k材料与具有热稳定性的材料的叠层结构，可以在保持物理厚度的同时降低晶体管工作时的栅极电位。此外，可以实现具有热稳定性及高相对介电常数的叠层结构。
在图16A及图16B中，被用作第一栅电极的导电体560具有两层结构，但是也可以具有单层结构或三层以上的叠层结构。
作为导电体560a，优选使用具有抑制氢原子、氢分子、水分子、氮原子、氮分子、氧化氮分子(N2O、NO、NO2等)、铜原子等杂质的扩散的功能的导电材料。此外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能的导电材料。通过使导电体560a具有抑制氧的扩散的功能，可以抑制因绝缘体545所包含的氧导致导电体560b氧化而导电率下降。作为具有抑制氧的扩散的功能的导电材料，例如，优选使用钽、氮化钽、钌或氧化钌等。此外，作为导电体560a可以使用可应用于氧化物530的氧化物半导体。在此情况下，通过采用溅射法形成导电体560b，可以降低导电体560a的电阻值来使其成为导电体。其可以称为OC(Oxide Conductor)电极。
作为导电体560b，优选使用以钨、铜或铝为主要成分的导电材料。由于导电体560b还被用作布线，所以优选使用导电性高的导电体。导电体560b也可以具有叠层结构，例如，可以采用钛或氮化钛和上述导电材料的叠层结构。
绝缘体580优选隔着绝缘体544设置在导电体542a及导电体542b上。绝缘体580优选具有过剩氧区域。例如，绝缘体580优选包含氧化硅、氧氮化硅、氮氧化硅、氮化硅、添加有氟的氧化硅、添加有碳的氧化硅、添加有碳及氮的氧化硅、具有空孔的氧化硅或树脂等。尤其是，氧化硅及氧氮化硅具有热稳定性，所以是优选的。尤其是，氧化硅和具有空孔的氧化硅容易在后面的工序中形成过剩氧区域，所以是优选的。
绝缘体580优选具有过剩氧区域。通过设置通过加热而释放氧的绝缘体580，可以将绝缘体580中的氧高效地供应给氧化物530。此外，优选降低绝缘体580中的水或氢等杂质的浓度。
绝缘体580的开口以与导电体542a和导电体542b之间的区域重叠的方式形成。由此，导电体560以嵌入绝缘体580的开口中及夹在导电体542a与导电体542b之间的区域的方式设置。
在进行半导体装置的微型化时，需要缩短栅极长度，但是需要防止导电体560的导电性的下降。为此，在增大导电体560的厚度的情况下，导电体560有可能具有纵横比高的形状。在本实施方式中，由于将导电体560以嵌入绝缘体580的开口的方式设置，所以即使导电体560具有纵横比高的形状，在工序中也不发生导电体560的倒塌。
绝缘体574优选以与绝缘体580的顶面、导电体560的顶面及绝缘体545的顶面接触的方式设置。通过利用溅射法形成绝缘体574，可以在绝缘体545及绝缘体580中形成过剩氧区域。由此，可以将氧从该过剩氧区域供应到氧化物530中。
例如，作为绝缘体574，可以使用包含选自铪、铝、镓、钇、锆、钨、钛、钽、镍、锗和镁等中的一种或两种以上的金属氧化物。
尤其是，氧化铝具有高阻挡性，即使是0.5nm以上且3.0nm以下的薄膜，也可以抑制氢及氮的扩散。由此，通过利用溅射法形成的氧化铝可以在被用作氧供应源的同时还具有氢等杂质的阻挡膜的功能。
此外，优选在绝缘体574上设置被用作层间膜的绝缘体581。与绝缘体524等同样，优选降低绝缘体581中的水或氢等杂质的浓度。
此外，在形成于绝缘体581、绝缘体574、绝缘体580及绝缘体544中的开口配置导电体540a及导电体540b。导电体540a及导电体540b以隔着导电体560彼此对置的方式设置。导电体540a及导电体540b具有与后面说明的导电体546及导电体548同样的结构。
在绝缘体581上设置有绝缘体582。绝缘体582优选使用对氧或氢具有阻挡性的物质。因此，作为绝缘体582可以使用与绝缘体514同样的材料。例如，作为绝缘体582优选使用氧化铝、氧化铪、氧化钽等金属氧化物。
尤其是，氧化铝的不使氧及导致晶体管的电特性变动的氢、水分等杂质透过的阻挡效果高。因此，在晶体管的制造工序中及制造工序之后，氧化铝可以防止氢、水分等杂质进入晶体管500中。此外，氧化铝可以抑制氧从构成晶体管500的氧化物释放。因此，氧化铝适合用于晶体管500的保护膜。
此外，在绝缘体582上设置有绝缘体586。作为绝缘体586可以使用与绝缘体320同样的材料。此外，通过作为这些绝缘体应用介电常数较低的材料，可以减少产生在布线之间的寄生电容。例如，作为绝缘体586，可以使用氧化硅膜及氧氮化硅膜等。
此外，在绝缘体520、绝缘体522、绝缘体524、绝缘体544、绝缘体580、绝缘体574、绝缘体581、绝缘体582及绝缘体586中嵌入导电体546及导电体548等。
导电体546及导电体548被用作与电容器600、晶体管500或晶体管550连接的插头或布线。导电体546及导电体548可以使用与导电体328及导电体330同样的材料。
此外，也可以在形成晶体管500之后，以围绕晶体管500的方式形成开口，并以覆盖该开口的方式形成对氢或水具有高阻挡性的绝缘体。通过由上述高阻挡性的绝缘体包裹晶体管500，可以防止水分及氢从外部进入。或者，多个晶体管500都可以由对氢或水具有高阻挡性的绝缘体包裹。此外，在围绕晶体管500地形成开口的情况下，例如，当形成到达绝缘体522或绝缘体514的开口并接触于绝缘体522或绝缘体514地形成上述高阻挡性的绝缘体时可以兼作晶体管500的制造工序的一部分，所以是优选的。此外，作为对氢或水具有高阻挡性的绝缘体，例如使用与绝缘体522或绝缘体514同样的材料即可。
接着，在晶体管500的上方设置有电容器600。电容器600包括导电体610、导电体620及绝缘体630。
此外，也可以在导电体546及导电体548上设置导电体612。导电体612被用作与晶体管500连接的插头或者布线。导电体610被用作电容器600的电极。此外，可以同时形成导电体612及导电体610。
作为导电体612及导电体610可以使用包含选自钼、钛、钽、钨、铝、铜、铬、钕、钪中的元素的金属膜或以上述元素为成分的金属氮化物膜(氮化钽膜、氮化钛膜、氮化钼膜、氮化钨膜)等。或者，也可以使用铟锡氧化物、包含氧化钨的铟氧化物、包含氧化钨的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、铟锌氧化物、添加有氧化硅的铟锡氧化物等导电材料。
在本实施方式中，导电体612及导电体610具有单层结构，但是不局限于此，也可以具有两层以上的叠层结构。例如，也可以在具有阻挡性的导电体与导电性高的导电体之间形成对具有阻挡性的导电体及导电性高的导电体具有高紧密性的导电体。
以隔着绝缘体630重叠于导电体610的方式设置导电体620。作为导电体620可以使用金属材料、合金材料、金属氧化物材料等导电材料。优选使用兼具耐热性和导电性的钨或钼等高熔点材料，尤其优选使用钨。当与导电体等其他构成要素同时形成导电体620时，使用低电阻金属材料的Cu(铜)或Al(铝)等即可。
在导电体620及绝缘体630上设置有绝缘体640。绝缘体640可以使用与绝缘体320同样的材料。此外，绝缘体640可以被用作覆盖其下方的凹凸形状的平坦化膜。
通过采用本结构，可以实现使用包含氧化物半导体的晶体管的半导体装置的微型化或高集成化。
<晶体管的变形例子1>
图17A、图17B及图17C所示的晶体管500A是图16A及图16B所示的晶体管500的变形例子。图17A是晶体管500A的俯视图，图17B是晶体管500A的沟道长度方向上的截面图，图17C是晶体管500A的沟道宽度方向上的截面图。注意，在图17A的俯视图中，为了明确起见，省略构成要素的一部分。图17A、图17B及图17C所示的结构也可以用于如晶体管550等本发明的一个方式的半导体装置所包括的其他晶体管。
图17A、图17B及图17C所示的结构的晶体管500A与图16A及图16B所示的结构的晶体管500的不同之处在于包括绝缘体552、绝缘体513及绝缘体404。此外，与图16A及图16B所示的结构的晶体管500的不同之处在于与导电体540a的侧面接触地设置绝缘体552，且与导电体540b的侧面接触地设置绝缘体552。再者，与图16A及图16B所示的结构的晶体管500的不同之处在于不包括绝缘体520。
在图17A、图17B及图17C所示的结构的晶体管500A中，绝缘体512上设置有绝缘体513。此外，绝缘体574上及绝缘体513上设置有绝缘体404。
在图17A、图17B及图17C所示的结构的晶体管500A中，绝缘体514、绝缘体516、绝缘体522、绝缘体524、绝缘体544、绝缘体580及绝缘体574被图案化，绝缘体404覆盖它们。也就是说，绝缘体404分别与绝缘体574的顶面、绝缘体574的侧面、绝缘体580的侧面、绝缘体544的侧面、绝缘体524的侧面、绝缘体522的侧面、绝缘体516的侧面、绝缘体514的侧面、绝缘体513的顶面接触。由此，氧化物530等被绝缘体404及绝缘体513与外部隔开。
绝缘体513及绝缘体404优选高效地抑制氢(例如，氢原子、氢分子等中的至少一个)或水分子的扩散。例如，作为绝缘体513及绝缘体404，优选使用作为氢阻挡性高的材料的氮化硅或氮氧化硅。由此，由于可以抑制氢等扩散到氧化物530中，因此可以抑制晶体管500A的特性下降。因此，可以提高本发明的一个方式的半导体装置的可靠性。
绝缘体552以与绝缘体581、绝缘体404、绝缘体574、绝缘体580及绝缘体544接触的方式设置。绝缘体552优选具有抑制氢或水分子的扩散的功能。例如，作为绝缘体552优选使用作为氢阻挡性高的材料的氮化硅、氧化铝或氮氧化硅等的绝缘体。尤其是，氮化硅为氢阻挡性高的材料，因此优选用于绝缘体552。通过作为绝缘体552使用氢阻挡性高的材料，可以抑制水或氢等的杂质从绝缘体580等通过导电体540a及导电体540b扩散到氧化物530。此外，可以抑制包含在绝缘体580中的氧被导电体540a及导电体540b吸收。如此，可以提高本发明的一个方式的半导体装置的可靠性。
<晶体管的变形例子2>
参照图18A、图18B及图18C说明晶体管500B的结构例子。图18A是晶体管500B的俯视图。图18B是在图18A中以点划线L1-L2表示的部分的截面图。图18C是在图18A中以点划线W1-W2表示的部分的截面图。在图18A的俯视图中，为了明确起见，省略构成要素的一部分。
晶体管500B是晶体管500的变形例子，并可以代替晶体管500。由此，为了防止重复说明，主要对晶体管500B与晶体管500的不同之处进行说明。
被用作第一栅电极的导电体560包括导电体560a及导电体560a上的导电体560b。作为导电体560a优选使用具有抑制氢原子、氢分子、水分子、铜原子等杂质的扩散的功能的导电材料。此外，优选使用具有抑制氧(例如，氧原子、氧分子等中的至少一个)的扩散的功能的导电材料。
当导电体560a具有抑制氧的扩散的功能时，可以提高导电体560b的材料的选择性。也就是说，通过包括导电体560a，可以抑制导电体560b的氧化，而可以防止导电率的下降。
此外，优选以覆盖导电体560的顶面及侧面以及绝缘体545的侧面的方式设置绝缘体544。作为绝缘体544优选使用具有抑制水或氢等杂质及氧的扩散的功能的绝缘材料。例如优选使用氧化铝或氧化铪等。此外，例如，可以使用氧化镁、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕或氧化钽等金属氧化物、氮氧化硅或氮化硅等。
通过设置绝缘体544，可以抑制导电体560的氧化。此外，通过包括绝缘体544，可以抑制绝缘体580所包含的水、氢等杂质扩散到晶体管500B。
因为在晶体管500B中，导电体542a的一部分及导电体542b的一部分与导电体560重叠，所以与晶体管500相比，晶体管500B的寄生电容容易变大。因此，与晶体管500相比具有工作频率低的倾向。但是，晶体管500B不需要在绝缘体580等中设置开口而嵌入导电体560或绝缘体545等的工序，所以与晶体管500相比具有高生产率。
本实施方式所示的构成、结构、方法等可以与其他的实施方式及实施例等所示的构成、结构、方法等适当地组合而使用。
(实施方式5)
在本实施方式中，详细说明氧化物半导体的结晶结构等。
[结晶结构的分类]
首先，参照图19A对氧化物半导体中的结晶结构的分类进行说明。图19A是说明氧化物半导体，典型为IGZO(包含In、Ga及Zn的金属氧化物)的结晶结构的分类的图。
如图19A所示那样，氧化物半导体大致分为“Amorphous(无定形)”、“Crystalline(结晶性)”、“Crystal(结晶)”。此外，在“Amorphous”中包含completely amorphous。此外，在“Crystalline”中包含CAAC(c-axis-aligned crystalline)、nc(nanocrystalline)及CAC(cloud-aligned composite)。此外，在“Crystalline”的分类中不包含single crystal(单晶)、poly crystal(多晶)及completely amorphous。此外，“Crystal”的分类中包含single crystal及poly crystal。
此外，图19A所示的外框线被加粗的部分中的结构是介于“Amorphous(无定形)”与“Crystal(结晶)”之间的中间状态，是属于新颖的边界区域(New crystalline phase)的结构。就是说，该结构与“Crystal(结晶)”或在能量性上不稳定的“Amorphous(无定形)”可以说是完全不同的结构。
此外，可以使用X射线衍射(XRD：X-Ray Diffraction)光谱对膜或衬底的结晶结构进行评价。在此，图19B示出被分类为“Crystalline”的CAAC-IGZO膜的通过GIXD(Grazing-Incidence XRD)测量而得到的XRD光谱。此外，将GIXD法也称为薄膜法或Seemann-Bohlin法。下面，将图19B所示的通过GIXD测量而得到的XRD光谱简单地记为XRD光谱。此外，图19B所示的CAAC-IGZO膜的组成是In：Ga：Zn＝4：2：3[原子个数比]附近。此外，图19B所示的CAAC-IGZO膜的厚度为500nm。
如图19B所示，在CAAC-IGZO膜的XRD光谱中检测出表示明确的结晶性的峰值。具体而言，在CAAC-IGZO膜的XRD光谱中，2θ＝31°附近检测出表示c轴取向的峰值。此外，如图19B所示那样，2θ＝31°附近的峰值在以检测出峰值强度的角度为轴时左右非对称。
此外，可以使用纳米束电子衍射法(NBED：Nano Beam Electron Diffraction)观察的衍射图案(也称为纳米束电子衍射图案)对膜或衬底的结晶结构进行评价。图19C示出CAAC-IGZO膜的衍射图案。图19C是将电子束向平行于衬底的方向入射的NBED观察的衍射图案。此外，图19C所示的CAAC-IGZO膜的组成是In：Ga：Zn＝4：2：3[原子个数比]附近。此外，在纳米束电子衍射法中，进行束径为1nm的电子衍射法。
如图19C所示那样，在CAAC-IGZO膜的衍射图案中观察到表示c轴取向的多个斑点。
[氧化物半导体的结构]
此外，在注目于氧化物半导体的结晶结构的情况下，有时氧化物半导体的分类与图19A不同。例如，氧化物半导体可以分类为单晶氧化物半导体和除此之外的非单晶氧化物半导体。作为非单晶氧化物半导体，例如可以举出上述CAAC-OS及nc-OS。此外，在非单晶氧化物半导体中包含多晶氧化物半导体、a-like OS(amorphous-like oxidesemiconductor)及非晶氧化物半导体等。
接着，对上述CAAC-OS、nc-OS及a-like OS的详细内容进行说明。
[CAAC-OS]
CAAC-OS是包括多个结晶区域的氧化物半导体，该多个结晶区域的c轴取向于特定的方向。此外，特定的方向是指CAAC-OS膜的厚度方向、CAAC-OS膜的被形成面的法线方向、或者CAAC-OS膜的表面的法线方向。此外，结晶区域是具有原子排列的周期性的区域。注意，在将原子排列看作晶格排列时结晶区域也是晶格排列一致的区域。再者，CAAC-OS具有在a-b面方向上多个结晶区域连接的区域，有时该区域具有畸变。此外，畸变是指在多个结晶区域连接的区域中，晶格排列一致的区域和其他晶格排列一致的区域之间的晶格排列的方向变化的部分。换言之，CAAC-OS是指c轴取向并在a-b面方向上没有明显的取向的氧化物半导体。
此外，上述多个结晶区域的每一个由一个或多个微小结晶(最大径小于10nm的结晶)构成。在结晶区域由一个微小结晶构成的情况下，该结晶区域的最大径小于10nm。此外，结晶区域由多个微小结晶构成的情况下，有时该结晶区域的尺寸为几十nm左右。
此外，在In-M-Zn氧化物(元素M为选自铝、镓、钇、锡及钛等中的一种或多种)中，CAAC-OS有包括含有层叠有铟(In)及氧的层(以下、In层)、含有元素M、锌(Zn)及氧的层(以下、(M，Zn)层)的层状结晶结构(也称为层状结构)的趋势。此外，铟和元素M可以彼此置换。因此，有时(M，Zn)层包含铟。此外，有时In层包含元素M。注意，有时In层包含Zn。该层状结构例如在高分辨率TEM图像中被观察作为晶格像。
例如，当对CAAC-OS膜使用XRD装置进行结构分析时，在使用θ/2θ扫描的Out-of-plane XRD测量中，在2θ＝31°或其附近检测出表示c轴取向的峰值。注意，表示c轴取向的峰值的位置(2θ值)有时根据构成CAAC-OS的金属元素的种类、组成等变动。
此外，例如，在CAAC-OS膜的电子衍射图案中观察到多个亮点(斑点)。此外，在以透过样品的入射电子束的斑点(也称为直接斑点)为对称中心时，某一个斑点和其他斑点被观察在点对称的位置。
在从上述特定的方向观察结晶区域的情况下，虽然该结晶区域中的晶格排列基本上是六方晶格，但是单位晶格并不局限于正六角形，有是非正六角形的情况。此外，在上述畸变中，有时具有五角形、七角形等晶格排列。此外，在CAAC-OS的畸变附近观察不到明确的晶界(grain boundary)。也就是说，晶格排列的畸变抑制晶界的形成。这可能是因为如下缘故：CAAC-OS在a-b面方向上的氧原子的排列密度较低或者因金属原子被取代而使原子间的键合距离产生变化，由此能够包容畸变。
此外，确认到明确的晶界的结晶结构被称为所谓的多晶(polycrystal)。晶界成为复合中心而载流子被俘获，因而有可能导致晶体管的通态电流的降低、场效应迁移率的降低等。因此，确认不到明确的晶界的CAAC-OS是对晶体管的半导体层提供具有优异的结晶结构的结晶性氧化物之一。注意，为了构成CAAC-OS，优选为包含Zn的结构。例如，与In氧化物相比，In-Zn氧化物及In-Ga-Zn氧化物能够进一步地抑制晶界的发生，所以是优选的。
CAAC-OS是结晶性高且确认不到明确的晶界的氧化物半导体。因此，可以说在CAAC-OS中，不容易发生起因于晶界的电子迁移率的降低。此外，氧化物半导体的结晶性有时因杂质的混入或缺陷的生成等而降低，因此可以说CAAC-OS是杂质或缺陷(氧空位等)少的氧化物半导体。因此，包含CAAC-OS的氧化物半导体的物理性质稳定。因此，包含CAAC-OS的氧化物半导体具有高耐热性及高可靠性。此外，CAAC-OS对制造工序中的高温度(所谓热积存；thermal budget)也很稳定。由此，通过在OS晶体管中使用CAAC-OS，可以扩大制造工序的自由度。
[nc-OS]
在nc-OS中，微小的区域(例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域)中的原子排列具有周期性。换言之，nc-OS具有微小的结晶。此外，例如，该微小的结晶的尺寸为1nm以上且10nm以下，尤其为1nm以上且3nm以下，将该微小的结晶称为纳米晶。此外，nc-OS在不同的纳米晶之间观察不到结晶取向的规律性。因此，在膜整体中观察不到取向性。所以，有时nc-OS在某些分析方法中与a-like OS或非晶氧化物半导体没有差别。例如，在对nc-OS膜使用XRD装置进行结构分析时，在使用θ/2θ扫描的Out-of-plane XRD测量中，不检测出表示结晶性的峰值。此外，在对nc-OS膜进行使用其束径比纳米晶大(例如，50nm以上)的电子射线的电子衍射(也称为选区电子衍射)时，观察到类似光晕图案的衍射图案。另一方面，在对nc-OS膜进行使用其束径近于或小于纳米晶的尺寸(例如1nm以上且30nm以下)的电子射线的电子衍射(也称为纳米束电子衍射)的情况下，有时得到在以直接斑点为中心的环状区域内观察到多个斑点的电子衍射图案。
[a-like OS]
a-like OS是具有介于nc-OS与非晶氧化物半导体之间的结构的氧化物半导体。a-like OS包含空洞或低密度区域。也就是说，a-like OS的结晶性比nc-OS及CAAC-OS的结晶性低。此外，a-like OS的膜中的氢浓度比nc-OS及CAAC-OS的膜中的氢浓度高。
<<氧化物半导体的构成>>
接着，说明上述的CAC-OS的详细内容。此外，说明CAC-OS与材料构成有关。
[CAC-OS]
CAC-OS例如是指包含在金属氧化物中的元素不均匀地分布的构成，其中包含不均匀地分布的元素的材料的尺寸为0.5nm以上且10nm以下，优选为1nm以上且3nm以下或近似的尺寸。注意，在下面也将在金属氧化物中一个或多个金属元素不均匀地分布且包含该金属元素的区域混合的状态称为马赛克状或补丁(patch)状，该区域的尺寸为0.5nm以上且10nm以下，优选为1nm以上且3nm以下或近似的尺寸。
再者，CAC-OS是指其材料分开为第一区域与第二区域而成为马赛克状且该第一区域分布于膜中的结构(下面也称为云状)。就是说，CAC-OS是指具有该第一区域和该第二区域混合的结构的复合金属氧化物。
在此，将相对于构成In-Ga-Zn氧化物的CAC-OS的金属元素的In、Ga及Zn的原子个数比的每一个记为[In]、[Ga]及[Zn]。例如，在In-Ga-Zn氧化物的CAC-OS中，第一区域是其[In]大于CAC-OS膜的组成中的[In]的区域。此外，第二区域是其[Ga]大于CAC-OS膜的组成中的[Ga]的区域。此外，例如，第一区域是其[In]大于第二区域中的[In]且其[Ga]小于第二区域中的[Ga]的区域。此外，第二区域是其[Ga]大于第一区域中的[Ga]且其[In]小于第一区域中的[In]的区域。
具体而言，上述第一区域是以铟氧化物或铟锌氧化物等为主要成分的区域。此外，上述第二区域是以镓氧化物或镓锌氧化物等为主要成分的区域。换言之，可以将上述第一区域称为以In为主要成分的区域。此外，可以将上述第二区域称为以Ga为主要成分的区域。
注意，有时观察不到上述第一区域和上述第二区域的明确的边界。
例如，在In-Ga-Zn氧化物的CAC-OS中，根据通过能量分散型X射线分析法(EDX：Energy Dispersive X-ray spectroscopy)取得的EDX面分析(EDX-mapping)图像，可确认到具有以In为主要成分的区域(第一区域)及以Ga为主要成分的区域(第二区域)不均匀地分布而混合的结构。
在将CAC-OS用于晶体管的情况下，通过起因于第一区域的导电性和起因于第二区域的绝缘性的互补作用，可以使CAC-OS具有开关功能(控制开启/关闭的功能)。换言之，在CAC-OS的材料的一部分中具有导电性的功能且在另一部分中具有绝缘性的功能，在材料的整体中具有半导体的功能。通过使导电性的功能和绝缘性的功能分离，可以最大限度地提高各功能。因此，通过将CAC-OS用于晶体管，可以实现高通态电流(Ion)、高场效应迁移率(μ)及良好的开关工作。
氧化物半导体具有各种结构及各种特性。本发明的一个方式的氧化物半导体也可以包括非晶氧化物半导体、多晶氧化物半导体、a-like OS、CAC-OS、nc-OS、CAAC-OS中的两种以上。
<具有氧化物半导体的晶体管>
在此，说明将上述氧化物半导体用于晶体管的情况。
通过将上述氧化物半导体用于晶体管，可以实现场效应迁移率高的晶体管。此外，可以实现可靠性高的晶体管。
优选将载流子浓度低的氧化物半导体用于晶体管的沟道形成区域。例如，氧化物半导体的沟道形成区域中的载流子浓度优选为1×1018cm-3以下，更优选低于1×1017cm-3，进一步优选低于1×1016cm-3，更进一步优选低于1×1013cm-3，还进一步优选低于1×1012cm-3。在以降低氧化物半导体膜的载流子浓度为目的的情况下，可以降低氧化物半导体膜中的杂质浓度以降低缺陷态密度。在本说明书等中，将杂质浓度低且缺陷态密度低的状态称为“高纯度本征”或“实质上高纯度本征”。此外，有时将载流子浓度低的氧化物半导体称为“高纯度本征”或“实质上高纯度本征”的氧化物半导体。
因为高纯度本征或实质上高纯度本征的氧化物半导体膜具有较低的缺陷态密度，所以有可能具有较低的陷阱态密度。
此外，被氧化物半导体的陷阱能级俘获的电荷到消失需要较长的时间，有时像固定电荷那样动作。因此，有时在陷阱态密度高的氧化物半导体中形成沟道形成区域的晶体管的电特性不稳定。
因此，为了使晶体管的电特性稳定，降低氧化物半导体中的杂质浓度是有效的。为了降低氧化物半导体中的杂质浓度，优选还降低附近膜中的杂质浓度。作为杂质有氢、氮、碱金属、碱土金属、铁、镍、硅等。
[杂质]
在此，说明氧化物半导体中的各杂质的影响。
在氧化物半导体包含第14族元素之一的硅或碳时，在氧化物半导体中形成缺陷能级。因此，将氧化物半导体的沟道形成区域中的硅或碳的浓度、氧化物半导体的与沟道形成区域的界面附近的硅或碳的浓度(通过二次离子质谱分析法(SIMS：Secondary Ion MassSpectrometry)测得的浓度)设定为2×1018atoms/cm3以下，优选为2×1017atoms/cm3以下。
此外，当氧化物半导体包含碱金属或碱土金属时，有时形成缺陷能级而形成载流子。因此，使用包含碱金属或碱土金属的氧化物半导体的晶体管容易具有常开启特性。因此，使通过SIMS测得的氧化物半导体的沟道形成区域中的碱金属或碱土金属的浓度为1×1018atoms/cm3以下，优选为2×1016atoms/cm3以下。
当氧化物半导体包含氮时，容易产生作为载流子的电子，使载流子浓度增高，而n型化。其结果是，在将包含氮的氧化物半导体用于半导体的晶体管容易具有常开启特性。或者，在氧化物半导体包含氮时，有时形成陷阱能级。其结果，有时晶体管的电特性不稳定。因此，将利用SIMS测得的氧化物半导体的沟道形成区域中的氮浓度设定为低于5×1019atoms/cm3，优选为5×1018atoms/cm3以下，更优选为1×1018atoms/cm3以下，进一步优选为5×1017atoms/cm3以下。
包含在氧化物半导体中的氢与键合于金属原子的氧起反应生成水，因此有时形成氧空位。当氢进入该氧空位时，有时产生作为载流子的电子。此外，有时由于氢的一部分与键合于金属原子的氧键合，产生作为载流子的电子。因此，使用包含氢的氧化物半导体的晶体管容易具有常开启特性。由此，优选尽可能地减少氧化物半导体的沟道形成区域中的氢。具体而言，在氧化物半导体的沟道形成区域中，将利用SIMS测得的氢浓度设定为低于1×1020atoms/cm3，优选低于5×1019atoms/cm3，更优选低于1×1019atoms/cm3，进一步优选低于5×1018atoms/cm3，还进一步优选低于1×1018atoms/cm3。
通过将杂质被充分降低的氧化物半导体用于晶体管的沟道形成区域，可以使晶体管具有稳定的电特性。
本实施方式所示的构成、结构、方法等可以与其他的实施方式及实施例等所示的构成、结构、方法等适当地组合而使用。
(实施方式6)
在本实施方式中，参照图20及图21说明具有上述实施方式所示的半导体装置100的结构的集成电路的结构。
图20示出用来说明具有半导体装置100的结构的集成电路的结构例子的方框图的一个例子。
图20所示的集成电路390包括CPU10、加速器20、片上存储器131、DMAC(DirectMemory Access Controller)141、电源电路160、电源管理单元(PMU)142、安全用电路147、存储控制器143、DDR SDRAM(Double Data Rate Synchronous Dynamic Random AccessMemory)控制器144、USB(Universal Serial Bus)接口电路145、显示器接口电路146、电桥电路150、中断控制电路151、接口电路152、电池控制电路153及ADC(Analog-to-digitalconverter)/DAC(Digital-to-analog converter)接口电路154。
作为一个例子，CPU10包括CPU核心111、指令高速缓存112、数据高速缓存113及总线接口电路114。加速器20包括存储电路121、运算电路122以及驱动电路123。
CPU核心111包括多个CPU核心。指令高速缓存112可以具有暂时性地储存CPU核心111所执行的指令的电路结构。数据高速缓存113可以具有暂时性地储存CPU核心111所处理的数据或通过处理得到的数据的电路结构。总线接口电路114可以具有能够传送及接收用来使CPU10与半导体装置内的其他电路连接的总线的数据或地址等的信号的电路结构。
存储电路121相当于实施方式1所示的存储电路24。存储电路121具有储存加速器20所处理的数据的电路结构即可。运算电路122相当于实施方式1所示的运算电路23。运算电路122具有对存储电路121所保持的数据进行运算处理的电路结构即可。驱动电路123相当于具有实施方式1所示的驱动电路15的结构。驱动电路123如图9B所示那样具有用来控制加速器20内的各电路的电路结构即可。
高速总线140A是用来高速地进行CPU10、加速器20、片上存储器131、DMAC141、电源管理单元142、安全用电路147、存储控制器143、DDR SDRAM控制器144、USB接口电路145和显示器接口电路146间的各种信号的传送及接收的总线。例如，可以将AMBA(AdvancedMicrocontoroller Bus Artcitecture：高级微控制器总线架构)-AHB(Advanced High-perfermance Bus：高级高性能总线)作为总线使用。
片上存储器131具有储存集成电路390所包括的电路，例如对CPU10或加速器20输入或从CPU10或加速器20输出的数据或程序的电路结构。
DMAC141是直接内存访问控制器。在包括DMAC141时，CPU10以外的外围设备可以不通过CPU10访问片上存储器131。
电源管理单元142具有控制集成电路390所包括的CPU核心等的电路的电源门控的电路结构。
安全用电路147具有在集成电路390与外部的电路间进行加密后进行信号的传送和接收等提高信号的保密性的电路结构。
存储控制器143具有从集成电路390的外部的程序存储器进行CPU10或加速器20所执行的程序的写入或读出的电路结构。
DDR SDRAM控制器144具有与集成电路390的外部的DRAM等的主存储器间进行数据的写入或读出的电路结构。
USB接口电路145具有与集成电路390的外部的电路通过USB端子进行数据的传送及接收的电路结构。
显示器接口电路146具有与集成电路390的外部的显示装置进行数据的传送及接收的电路结构。
电源电路160是用来生成在集成电路390内使用的电压的电路。例如，电源电路160是用来生成供应给OS晶体管的背栅极的使电特性稳定化的负电压的电路。
低速总线140B是用来将在中断控制电路151、接口电路152、电池控制电路153和ADC/DAC接口电路154间的各种信号以低速进行传送和接收的总线。例如，可以将AMBA-APB(Advanced Peripheral Bus：高级外围总线)作为总线使用。高速总线140A与低速总线140B间的各种信号的传送及接收通过电桥电路150进行。
中断控制电路151具有对从外围设备接收的要求进行中断处理的电路结构。
接口电路152具有使UART(Universal Asynchronous Receiver/Transmitter：通用异步接收器/发送器)、I2C(Inter-Integrated Circuit：内置集成电路)、SPI(SerialPeripheral Interface：串行外设接口)等接口工作的电路结构。
电池控制电路153具有用来传送及接收与集成电路390的外部的电池的充放电有关的数据的电路结构。
ADC/DAC接口电路154具有在集成电路390的外部的MEMS(Micro ElectroMechanical Systems：微电子机械系统)装置等输出模拟信号的装置间进行数据的传送和接收的电路结构。
图21A、图21B是示出被SoC化时的电路区块的配置的一个例子的图。如图21A所示的集成电路390那样在图20的方框图中示出的各结构可以在芯片上分区域配置。
此外，在图20中说明的片上存储器131可以由包括OS晶体管的存储电路诸如NOSRAM等构成。换言之，片上存储器131和存储电路121具有相同的电路结构。因此，在被SoC化时，如图21B所示的集成电路390E那样，可以将片上存储器131和存储电路121一体化地配置在相同区域内。
根据上述说明的本发明的一个方式，可以提供一种新颖的半导体装置及电子设备。此外，根据本发明的一个方式，可以提供一种功耗小的半导体装置及电子设备。此外，根据本发明的一个方式，可以提供一种能够抑制发热的半导体装置及电子设备。
本实施方式可以与其他实施方式的记载适当地组合。
(实施方式7)
在本实施方式中，参照图22至图25说明能够使用上述实施方式中记载的集成电路390的电子设备、移动体、运算系统。
图22A示出作为移动体的一个例子的汽车的外观。图22B是汽车内的数据的递送的简图。汽车590包括多个照相机591等。此外，汽车590包括红外线雷达、毫米波雷达、激光雷达等各种传感器(未图示)等。
汽车590的照相机591等可以使用上述集成电路390。汽车590通过将照相机591从多个拍摄方向592拍摄的多个图像在上述实施方式中说明的集成电路390中进行处理并通过总线593等利用主体控制器594等对多个图像进行综合分析，来判断周围的交通状況诸如护栏或行人的有无等，由此可以进行自动驾驶。此外，还可以将上述集成电路390用于进行导航、危险预测等的系统。
在集成电路390中，通过对所得到的图像数据进行神经网络等的运算处理，例如可以进行图像的高分辨率化、图像噪声的减少、人脸识别(以安全防范等为目的)、物体识别(以自动驾驶等为目的)、图像压缩、图像校正(宽动态范围化)、无透镜图像传感器的图像恢复、位置对准、文字识别、反射眩光等的降低等处理。
虽然在上述例子中作为移动体的一个例子说明汽车，但是移动体不局限于汽车。例如，作为移动体，也可以举出电车、单轨铁路、船舶、飞行物(直升机、无人驾驶飞机(无人机)、飞机、火箭)等，可以对这些移动体应用本发明的一个方式的半导体装置，以提供利用人工智能的系统。
图23A是示出便携式电子设备的一个例子的外观图。图23B是便携式电子设备内的数据的递送的简图。便携式电子设备595包括印刷线路板596、扬声器597、照相机598、麦克风599等。
在便携式电子设备595中，可以在印刷线路板596上设置上述集成电路390。便携式电子设备595通过利用上述实施方式中说明的集成电路390对通过扬声器597、照相机598、麦克风599等获得的多个数据进行处理及分析，可以提高使用者的方便性。此外，还可以将上述集成电路390用于进行声音指南、图像检索等系统。
在集成电路390中，通过对所得到的图像数据进行神经网络等的运算处理，例如可以进行图像的高分辨率化、图像噪声的减少、人脸识别(安全目的等)、物体识别(自动驾驶的目的等)、图像压缩、图像校正(宽动态范围化)、无透镜图像传感器的图像恢复、位置对准、文字识别、反射眩光等的降低等处理。
图24A所示的便携式游戏机1100包括外壳1101、外壳1102、外壳1103、显示部1104、连接部1105、操作键1107等。外壳1101、外壳1102及外壳1103可以卸下。通过将设置在外壳1101的连接部1105安装在外壳1108，可以将输出到显示部1104的影像输出到其他视频显示设备。另一方面，通过将外壳1102及外壳1103安装在外壳1109，可以使外壳1102及外壳1103一体化而作为操作部使用。上述实施方式所示的集成电路390可以组合到设置在外壳1102及外壳1103的衬底上的芯片等。
图24B是USB连接型的条状的电子设备1120。电子设备1120包括外壳1121、盖子1122、USB连接器1123及基板1124。基板1124收纳在外壳1121内。例如，基板1124安装有存储芯片1125、控制芯片1126。上述实施方式所示的集成电路390可以组合到基板1124的控制芯片1126等。
图24C是人型机器人1130。机器人1130包括传感器2101至2106及控制电路2110。例如，上述实施方式所示的集成电路390可以组合到控制电路2110。
在上述实施方式中说明的集成电路390可以不设置在电子设备内而用于与电子设备进行通信的服务器。在此情况下，由电子设备及服务器构成运算系统。图25示出系统3000的结构例子。
系统3000由电子设备3001及服务器3002构成。电子设备3001与服务器3002间的通信可以通过互联网线3003进行。
服务器3002具有多个机架3004。在多个机架设置有多个基板3005，可以在该基板3005上安装上述实施方式中所说明的集成电路390。由此，在服务器3002中构成神经网络。并且，服务器3002可以使用从电子设备3001通过互联网线3003输入的数据进行神经网络的运算。服务器3002的运算结果可以根据需要通过互联网线3003传送到电子设备3001。由此，可以减少电子设备3001中的运算负担。
本实施方式可以与其他实施方式的记载适当地组合。
[实施例1]
在本实施例中，关于在上述实施方式1中说明的处理性能非常高的加速器，说明用来估计运算效率的模拟结果。
在用于模拟的数据中，假设构成加速器的晶体管的Si工艺为55nm，IGZO工艺为60nm，并且在各布局中追加了寄生电容的情况。在神经网络中，假设所有神经元(存储电路)被活化，即利用神经网络的积和运算中的功耗更大的情况，来估计运算效率。此外，在将与一个位线连接的存储电路(存储单元)个数设定为16个单元、32个单元、64个单元以及128个单元的情况下进行估计。
作为具体计算例子，例如，在设定为32个单元/位线的情况下，可以估计为(2048(PE)×2(积和两种运算)×(50MHz))/(2048(PE)×20.2fJ×(50MHz))＝99TOPS/W。此外，2048(PE)对应于能够一次运算的运算电路个数，即存储单元阵列的列数。20.2fJ为对存储单元的读出能量(13.9fJ)加上积和运算所需的积和运算能量(6.3fJ)而得的总能量。
也就是说，估计了图26所示的电路图中的存储电路24(PE)的列数为2048的情况下的运算效率。在图26中，对位线PBL_1至PBL_N及位线NBL_1至NBL_N中的两个位线充放电，与一个位线连接的存储单元个数越大，存储单元的读出能量(相当于存储部22)越大。积和运算能量(相当于运算处理部21)无论与一个位线连接的存储单元个数如何都可以被估计为6.3fJ。
作为其他构成要素，图26示出字线WL_1至WL_M。在图26中，进行积和运算的运算处理部包括多个乘法逻辑块和多个加法逻辑块。在乘法逻辑块中，被供应来自位线PBL、NBL的信号及输入数据A1，由此得到通过乘法而得的数据Y1至YN，并将该数据Y1至YN彼此合并，以得到通过积和运算而得的数据YAS。
表4示出上述数据。如表4所示，得到了将存储单元个数设定为16个单元、32个单元、64个单元以及128个单元的情况下的运算效率。
[表4]
Figure BDA0003578975800000631
如表4所示，通过应用本发明的一个方式的半导体装置，可以期待100TOPS/W以上的运算效率。
(关于本说明书等的记载的注释)
下面，对上述实施方式及实施方式中的各结构的说明附加注释。
各实施方式所示的结构可以与其他实施方式或实施例所示的结构适当地组合而构成本发明的一个方式。此外，当在一个实施方式中示出多个结构例子时，可以适当地组合这些结构例子。
此外，可以将某一实施方式中说明的内容(或其一部分)应用/组合/替换成该实施方式中说明的其他内容(或其一部分)及/或另一个或多个其他实施方式中说明的内容(或其一部分)。
注意，实施方式中说明的内容是指各实施方式中利用各种附图所说明的内容或者利用说明书所记载的文章而说明的内容。
此外，通过将某一实施方式中示出的附图(或其一部分)与该附图的其他部分、该实施方式中示出的其他附图(或其一部分)及/或另一个或多个其他实施方式中示出的附图(或其一部分)组合，可以构成更多图。
在本说明书等中，根据功能对构成要素进行分类并在方框图中以彼此独立的方框表示。然而，在实际的电路等中难以根据功能对构成要素进行分类，有时一个电路涉及到多个功能或者多个电路涉及到一个功能。因此，方框图中的方框不局限于说明书中说明的构成要素，而可以根据情况适当地改变。
为了便于说明，在附图中，任意示出尺寸、层的厚度或区域。因此，本发明并不局限于附图中的尺寸。附图是为了明确起见而示意性地示出的，而不局限于附图所示的形状或数值等。例如，可以包括因噪声或定时偏差等所引起的信号、电压或电流的不均匀等。
此外，附图等所示的构成要素的位置关系是相对性的。因此，在参照附图说明构成要素的情况下，为了方便起见，有时使用表示位置关系的“上”、“下”等词句。构成要素的位置关系不局限于本说明书所记载的内容，根据情况可以适当地改换词句。
在本说明书等中，在说明晶体管的连接关系时，使用“源极和漏极中的一个”(第一电极或第一端子)、“源极和漏极中的另一个”(第二电极或第二端子)的表述。这是因为晶体管的源极和漏极根据晶体管的结构或工作条件等改变的缘故。注意，根据情况可以将晶体管的源极和漏极适当地换称为源极(漏极)端子或源极(漏极)电极等。
此外，在本说明书等中，“电极”或“布线”不在功能上限定其构成要素。例如，有时将“电极”用作“布线”的一部分，反之亦然。再者，“电极”或“布线”还包括多个“电极”或“布线”被形成为一体的情况等。
此外，在本说明书等中，可以适当地对电压和电位进行调换。电压是指与基准电位的电位差，例如在基准电位为地电压(接地电压)时，也可以将电压称为电位。接地电位不一定意味着0V。注意，电位是相对的，对布线等供应的电位有时根据基准电位而变化。
在本说明书等中，节点也可以根据电路结构或器件结构等被称为端子、布线、电极、导电层、导电体或杂质区域等。此外，端子、布线等也可以被称为节点。
在本说明书等中，A与B连接是指A与B电连接。在此，A与B电连接是指在A和B之间存在对象物(开关、晶体管元件或二极管等的元件、或者包含该元件及布线的电路等)时可以在A和B之间传送电信号的连接。注意，A与B电连接的情况包括A与B直接连接的情况。在此，A与B直接连接是指A和B能够不经过上述对象物而在其间通过布线(或者电极)等传送电信号的连接。换言之，直接连接是指在使用等效电路表示时可以看作相同的电路图的连接。
在本说明书等中，开关是指具有通过变为导通状态(开启状态)或非导通状态(关闭状态)来控制是否使电流流过的功能的元件。或者，开关是指具有选择并切换电流路径的功能的元件。
在本说明书等中，例如，沟道长度是指在晶体管的俯视图中，半导体(或在晶体管处于导通状态时，在半导体中电流流过的部分)和栅极重叠的区域或者形成沟道的区域中的源极和漏极之间的距离。
在本说明书等中，例如，沟道宽度是指半导体(或在晶体管处于导通状态时，在半导体中电流流过的部分)和栅电极重叠的区域、或者形成沟道的区域中的源极和漏极相对的部分的长度。
在本说明书等中，根据情况或状态，可以互相调换“膜”和“层”等词句。例如，有时可以将“导电层”调换为“导电膜”。此外，有时可以将“绝缘膜”调换为“绝缘层”。
[符号说明]
M11：晶体管、M12：晶体管、M13：晶体管、10：CPU、11：CPU核心、12：备份电路、15：驱动电路、20：加速器、21：运算处理部、22：存储部、22_N：存储部、22_1：存储部、22_6：存储部、23：运算电路、23_N：运算电路、23_1：运算电路、23_6：运算电路、24：存储电路、25：晶体管、27：晶体管、29：半导体层、30：总线、31：数据保持电路、31_N：数据保持电路、31_P：数据保持电路、32：晶体管、32_N：晶体管、32_P：晶体管、33：晶体管、33_N：晶体管、33_P：晶体管、34：晶体管、35：电容器、42：逻辑电路、43：累加器、44：锁存器电路、45：编码电路、50：神经元、51：层、52：层、53：层、54：层、61：控制器、62：行译码器、63：字线驱动器、64：列译码器、65：写入驱动器、66：预充电电路、71：输入缓冲器、72：运算控制电路、100：半导体装置、111：CPU核心、112：指令高速缓存、113：数据高速缓存、114：总线接口电路、121：存储电路、122：运算电路、123：驱动电路、131：片上存储器、140A：高速总线、140B：低速总线、141：DMAC、142：电源管理单元、143：存储器控制器、144：控制器、145：接口电路、146：显示器接口电路、147：安全用电路、150：电桥电路、151：控制电路、152：接口电路、153：电池控制电路、154：接口电路、160：电源电路、193：PMU、200：CPU核心、202：高速缓冲存储装置、203：高速缓冲存储装置、205：总线接口部、210：电源开关、211：电源开关、212：电源开关、214：电平转换器、220：触发器、221：扫描触发器、221A：时钟缓冲器电路、222：备份电路、311：衬底、312：阱区域、313：绝缘体、314：氧化物层、315：半导体区域、316a：低电阻区域、316b：低电阻区域、316c：低电阻区域、317：绝缘体、318：导电体、320：绝缘体、322：绝缘体、324：绝缘体、326：绝缘体、328：导电体、330：导电体、350：绝缘体、352：绝缘体、354：绝缘体、356：导电体、360：绝缘体、362：绝缘体、364：绝缘体、366：导电体、370：绝缘体、372：绝缘体、374：绝缘体、376：导电体、380：绝缘体、382：绝缘体、384：绝缘体、386：导电体、390：集成电路、390E：集成电路、404：绝缘体、500：晶体管、500A：晶体管、500B：晶体管、503：导电体、503a：导电体、503b：导电体、510：绝缘体、512：绝缘体、513：绝缘体、514：绝缘体、516：绝缘体、518：导电体、520：绝缘体、522：绝缘体、524：绝缘体、526：绝缘体、530：氧化物、530a：氧化物、530b：氧化物、540a：导电体、540b：导电体、542：导电体、542a：导电体、542b：导电体、543a：区域、543b：区域、544：绝缘体、545：绝缘体、546：导电体、548：导电体、550：晶体管、552：绝缘体、560：导电体、560a：导电体、560b：导电体、574：绝缘体、580：绝缘体、581：绝缘体、582：绝缘体、586：绝缘体、590：汽车、591：照相机、592：拍摄方向、593：总线、594：主体控制器、595：便携式电子设备、596：印刷线路板、597：扬声器、598：照相机、599：麦克风、600：电容器、610：导电体、612：导电体、620：导电体、630：绝缘体、640：绝缘体、910：区域、912：区域、914：功耗、916：功耗、918：功耗、920：功耗、922：功耗、1100：便携式游戏机、1101：外壳、1102：外壳、1103：外壳、1104：显示部、1105：连接部、1107：操作按键、1108：外壳、1109：外壳、1120：电子设备、1121：外壳、1122：盖子、1123：USB连接器、1124：衬底、1125：存储器芯片、1126：控制器芯片、1130：机器人、2101：传感器、2106：传感器、2110：控制电路、3000：系统、3001：电子设备、3002：服务器、3003：互联网线、3004：机架、3005：衬底

Claims (7)

1.一种半导体装置，包括：
CPU；以及
加速器，
所述加速器包括第一存储电路、驱动电路以及积和运算电路，
所述第一存储电路包括第一数据保持部、第二数据保持部以及数据读出部，
所述第一数据保持部、所述第二数据保持部以及所述数据读出部各自包括第一晶体管，
所述第一晶体管具有在沟道形成区域中包含金属氧化物的第一半导体层，
所述第一数据保持部所保持的第一数据及所述第二数据保持部所保持的第二数据是输入到所述积和运算电路的权重数据，
所述积和运算电路具有对所述权重数据与通过所述驱动电路输入的输入数据进行积和运算的功能，
所述积和运算电路及所述驱动电路各自包括第二晶体管，
所述第二晶体管具有在沟道形成区域中包含硅的第二半导体层，
并且，所述第一晶体管与所述第二晶体管层叠而设置。
2.一种半导体装置，包括：
CPU；以及
加速器，
所述加速器包括第一存储电路、驱动电路以及积和运算电路，
所述第一存储电路包括第一数据保持部、第二数据保持部以及数据读出部，
所述第一数据保持部、所述第二数据保持部以及所述数据读出部各自包括第一晶体管，
所述第一晶体管具有在沟道形成区域中包含金属氧化物的第一半导体层，
所述第一数据保持部所保持的第一数据及所述第二数据保持部所保持的第二数据是输入到所述积和运算电路的权重数据，
所述积和运算电路具有对所述权重数据与通过所述驱动电路输入的输入数据进行积和运算的功能，
所述积和运算电路及所述驱动电路各自包括第二晶体管，
所述第二晶体管具有在沟道形成区域中包含硅的第二半导体层、包含赋予导电性的杂质元素的阱区域以及与所述阱区域及所述第二半导体层接触的氧化物层，
并且，所述第一晶体管与所述第二晶体管层叠而设置。
3.根据权利要求1或2所述的半导体装置，
其中所述CPU具有包括设置有备份电路的触发器的CPU核心，
所述备份电路包括第三晶体管，
所述触发器包括第四晶体管，
所述第三晶体管具有在沟道形成区域中包含金属氧化物的第三半导体层，
所述第四晶体管具有在沟道形成区域中包含硅的第四半导体层，
并且第三晶体管与第四晶体管层叠而设置。
4.根据权利要求3所述的半导体装置，
其中所述备份电路具有在所述CPU非工作时在电源电压停止供应的状态下保持所述触发器所保持的数据的功能。
5.根据权利要求1至4中任一项所述的半导体装置，
其中所述第一数据保持部及所述第二数据保持部具有通过使所述第一晶体管成为非导通状态保持所述第一数据及所述第二数据的功能。
6.根据权利要求5所述的半导体装置，
其中所述第一存储电路与用来读出所述第一数据的第一位线及用来读出所述第二数据的第二位线电连接，
所述第一位线及所述第二位线通过在与设置有所述第二晶体管的衬底表面垂直或大致垂直的方向上设置的第一布线电连接于所述积和运算电路。
7.根据权利要求1至6中任一项所述的半导体装置，
其中所述金属氧化物包含In、Ga以及Zn。
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JP2019047006A (ja) * 2017-09-05 2019-03-22 株式会社半導体エネルギー研究所 半導体装置、電子機器
CN117519454A (zh) * 2017-09-06 2024-02-06 株式会社半导体能源研究所 运算装置及电子设备
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