CN114496029A - 一种存储器及使用方法 - Google Patents

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Abstract

本申请公开了一种存储器及使用方法，该存储器在保留了存储单元一侧集成有第一灵敏放大器和写驱动电路的输入输出端口的基础之上，在存储单元的另一侧还增设了至少一个第二灵敏放大器和至少一个读驱动电路；其中，存储单元阵列中每一存储单元中的每条位线都一对一连接有一个第二灵敏放大器，第二灵敏放大器的另一端与读驱动电路连接。由于存储单元阵列中每一存储单元中的每条位线都连接有一个第二灵敏放大器，就可以通过每一第二灵敏放大器读取位线所在位中的数据，且互不干扰。如此，可并行读取大量数据(有多少位就可以同时读取多少个数据)，特别适合高带宽读出低带宽写入的应用场景。

Description

一种存储器及使用方法
技术领域
本申请涉及半导体器件领域，尤其涉及一种存储器及使用方法。
背景技术
在低带宽写入和高带宽读出的应用场景下，使用普通的读写存储器会使读端口成为瓶颈，难以满足密集的读操作。因此，通常会通过增加存储器数据输出的数据带宽来应对，例如，使用1写2读的寄存器堆(register file)所组成的8T存储器(Static Random-Access Memory，SRAM)；或者，通过加快读取的频率来应对，例如，使用高速的单端口SRAM。
然而，使用8TSRAM会增大面积，且必须避开一边写入另一边同时读出的问题，因此会使得带宽降低；使用高速的单端口SRAM虽然可以保持面积不变，但是因为不能同时读写，不仅会使带宽受限，还会因为读取频率的加快使功耗大增。
发明内容
针对上述技术问题，本申请人创造性地提供了一种存储器及使用方法。
根据本申请实施例的第一方面，提供一种存储器，其特征在于，存储器包括：存储单元阵列；位于存储单元阵列一侧的地址译码器、集成有第一灵敏放大器和写驱动电路的输入输出端口；位于存储单元阵列另一侧的至少一个第二灵敏放大器和至少一个读驱动电路；其中，存储单元阵列中每一存储单元中的每条位线都一对一连接有一个第二灵敏放大器，第二灵敏放大器的另一端与读驱动电路连接。
可选地，第二灵敏放大器与读驱动电路的连接为一对一的连接。
可选地，第二灵敏放大器包括锁存型灵敏放大器。
可选地，该存储器，在位线和第二灵敏放大器之间，还设置有：隔离装置，隔离装置具有可以用于连接或断开第二灵敏放大器与位线之间的开关。
可选地，存储单元阵列包括两维矩阵结构。
根据本申请实施例的第二方面，还提供一种存储器的使用方法，该方法应用于上述任一项的存储器，该方法包括：接收至少一个位址输入；根据至少一个位址输入，确定要开启的至少一个读驱动电路；向至少一个读驱动电路发送开启信号，以并行执行至少一个读操作。
可选地，该方法还包括：在位址和读驱动电路之间建立一对一的映射。
可选地，存储器在位线和第一灵敏放大器之间设置有隔离装置，相应地，向至少一个读驱动电路发送开启信号，以并行执行至少一个读操作之后，方法还包括：开启隔离装置，以断开位线和第一灵敏放大器之间的连接。
可选地，在开启隔离装置之后，方法还包括响应于对位线存在写操作请求，执行以下操作：开启位线所对应的写驱动电路；向写驱动电路发送开启信号，以执行写操作。
本申请实施例提供了的一种存储器，该存储器在保留了位于存储单元一侧的集成有第一灵敏放大器和写驱动电路的输入输出端口的基础之上，在存储单元的另一侧还增设了至少一个第二灵敏放大器和至少一个读驱动电路；其中，存储单元阵列中每一存储单元中的每条位线都一对一连接有一个第二灵敏放大器，第二灵敏放大器的另一端与读驱动电路连接。
由于存储单元阵列中每一存储单元中的每条位线都连接有一个第二灵敏放大器，就可以通过每一第二灵敏放大器读取位线所在位中的数据，且互不干扰。如此，即可并行读取大量数据(有多少位就可以同时读取多少个数据)，特别适合高带宽读出的应用场景。而且由于第二灵敏放大器与驱动电路位于存储单元的同一侧，也可大大缩短第二灵敏放大器与驱动电路之间的连线，缩短因线路长度而产生的延迟，进而使得读取数据的速度更快。
需要理解的是，本申请实施例的实施并不需要实现上面的全部有益效果，而是特定的技术方案可以实现特定的技术效果，并且本申请实施例的其他实施方式还能够实现上面未提到的有益效果。
附图说明
通过参考附图阅读下文的详细描述，本申请示例性实施方式的上述以及其他目的、特征和优点将变得易于理解。在附图中，以示例性而非限制性的方式示出了本申请的若干实施方式，其中：
在附图中，相同或对应的标号表示相同或对应的部分。
图1示出了常用存储器的结构剖面示意图；
图2示出了本申请存储器一实施例在Y方向的结构剖面示意图；
图3示出了本申请存储器另一实施例的二维结构示意图；
图4示出了本申请存储器另一实施例在Y方向的结构剖面示意图；
图5示出了本申请存储器使用方法的流程示意图。
具体实施方式
为使本申请的目的、特征、优点能够更加的明显和易懂，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而非全部实施例。基于本申请中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施例或示例中。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或隐含地包括至少一个该特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
图1示出了本申请存储器一实施例在Y方向较为常用的一种编排方式。其中，YDEC为本申请存储器实施例在Y方向的字线地址译码器；IOBLK为输入输出端口；BiteLine为本申请存储器实施例存储单元的位线；Array为本申请存储器实施例存储单元阵列；Driver为读驱动电路；SAMP为灵敏放大器，用于读操作；WRITEDRV为写驱动电路。
在图1所示本申请存储器实施例中，每个存储单元(每个字线地址译码器YDEC对应的Array)的存储容量为64位，对应64条位线(例如，Bt Line0、Bt Line1、……、Bt Line 63)和一个输入输出端口(IOBLK)，最为常见的为1读1写端口。每个输入输出端口会集成有灵敏放大器和写驱动电路(SAMP&WRITEDRV)，以对存储单元阵列中的每个存储单元进行读/写操作。每个输入输出端口会连接到与位线一一对应的读驱动电路(Driver0、Driver1、……、Driver63)，通过读驱动电路可以读取与之对应的位线所控制的位(Bit cell)中存储的数据。
由于每个存储单元的输入输出端口都要连接至64个驱动电路，以图1所示的本申请存储器实施例为例，8个存储单元需要有8*64条连线。
此外，由于写驱动电路和输入输出端口在存储单元阵列的一侧，而读驱动电路位于存储单元阵列的另一侧，导致从存储单元阵列的一侧的输入输出端口连线到存储单元阵列的另一侧的读驱动电路时，会需要较长的绕线。线路长就会导致读取数据的延时增加，使读取数据的速度变慢。而这一问题在低带宽写入和高带宽读出的应用场景下尤为突出，会极大地影响存储器的性能。
针对上述技术问题，本申请实施例提供了一种如图2所示的本申请存储器实施例。参见图2，本申请实施例所提供的本申请存储器实施例包括：存储单元阵列201；位于存储单元阵列一侧的地址译码器202、集成有第一灵敏放大器和写驱动电路的输入输出端口203；位于存储单元阵列另一侧的至少一个第二灵敏放大器204和至少一个读驱动电路205；其中，存储单元阵列中每一存储单元(例如，YDEC0对应的存储单元)中的每条位线(例如，Bitline 0(000))都一对一连接有一个第二灵敏放大器204，第二灵敏放大器204的另一端与读驱动电路205连接。
由于存储单元阵列中每一存储单元中的每条位线都连接有一个第二灵敏放大器204，就可以通过每一第二灵敏放大器204读取位线所在位中的数据，且互不干扰。如此，即可并行读取大量数据(有多少位就可以同时读取多少个数据)，特别适合高带宽读出的应用场景。而且由于第二灵敏放大器204与驱动电路205位于存储单元的同一侧，也可大大缩短第二灵敏放大器204与驱动电路205之间的连线，缩短因线路长度而产生的延迟，进而使得读取数据的速度更快。
此外，图2所示的本申请存储器实施例保留了位于存储单元一侧的集成有第一灵敏放大器和写驱动电路的输入输出端口203，仍然可继续通过存储单元阵列中每隔存储单元的每一位线，对每一位进行数据的写入。
需要说明的使图2所示的本申请存储器实施例仅为本申请存储器的一个基本实施例，实施者还可在此基础上进行进一步的细化、扩展和优化。
示例性地，在图2所示的本申请存储器实施例中，每一位线对应的第二灵敏放大器204都要分别连接到每条位线对应的读驱动电路(例如，dirver0、dirver1、……、dirver7)，这就导致每个驱动电路内需要加上切换开关或者是用移位寄存器来处理与各个不同的第二灵敏放大器204之间的连接关系和对各个不同的存储单元进行存储。采用这种实施方式，不利于降低线路的长度和降低线路的复杂度。
为此，在图3所示的本申请存储器的另一实施例中，除了具有与图1所示的本申请存储器实施例类似的存储单元阵列301、地址译码器302、集成有第一灵敏放大器和写驱动电路的输入输出端口303和第二灵敏放大器304和读驱动电路305之外，还对第二灵敏放大器304与读驱动电路305之间的连线进行了改进，对驱动电路进行细分，使得第二灵敏放大器304与读驱动电路305的连接成为一对一的连接，并在都驱动电路305与位线所对应的位址之间建立一对一的映射，可减少因存储位置不匹配而增加额外绕线空间。
如此，在读取位中的数据时，可通过驱动电路305与位线所对应的位址之间形成一对一的映射，可根据位址直接确定要开启的驱动电路，就可以减少在驱动电路内设置切换开关或者是移位寄存器了，从而可进一步缩短第二灵敏放大器304与读驱动电路305之间的连线，并大大简化了驱动电路的复杂度。从而，进一步提高了通过各条位线并行读取各位数据的速度，同时降低了能耗。
图3所示的本申请实施例中的存储单元阵列采用了二维两维矩阵结构，如图3所示该在X方向设置有N条字线308(WLs)和位线地址译码器307(XDEC)。
如此，可以进一步减少整个芯片面积和缩短存储单元与输入输出端口的连线长度，进而使本申请静态随机存储器的有益效果得以突显。
在本申请存储器的另一实施例中，使用低功耗灵敏放大器作为第二灵敏放大器。由于第二灵敏放大器仅用于数据的读取，不涉及数据的写入，低功耗灵敏放大器即可满足读取数据的基本需求。且低功耗的灵敏放大器所需面积也非常小，使用低功耗灵敏放大器作为第二灵敏放大器也不会使本申请存储器实施例的面积变大，可更好地满足微缩化需求。
在本申请存储器的另一实施例中，使用锁存型灵敏放大器作为第二灵敏放大器，锁存型灵敏放大器不仅功耗低，而且能提供高速访问，并在电位偏移严重时相对于其它类型的SA有更优的综合性能表现。因此，使用锁存型灵敏放大器作为第二灵敏放大器，可进一步提高读取数据的速度和精度。
图4示出了本申请存储器的另一实施例。参见图4，该实施例中，除了存储单元阵列401、地址译码器402、集成有第一灵敏放大器和写驱动电路的输入输出端口403和第二灵敏放大器404之外，在存储单元阵列401中每个存储单元的位线和第二灵敏放大器404之间，还设置有：隔离装置406，隔离装置具有可以用于连接或断开第二灵敏放大器与位线之间的开关。
隔离装置406可以通过P型的晶体管来实现。隔离装置406中的开关是闭合的以保持第二灵敏放大器405与位线之间的连接；当锁存型的第二灵敏放大器404通过位线读取到位中存储的数据后，可将读取到的数据缓存在第二灵敏放大器中。此时，即可开启隔离装置406中的开关，以断开第二灵敏放大器405与位线之间的连接，使得位线得到释放，而无须等待读取操作执行完毕。如此，可使得位线有更多的时间可供位于存储单元另一侧的集成有第一灵敏放大器和写驱动电路的输入输出端口403使用进行写操作，进而进一步缩短了读和写操作之间的切换时间，大大提高读和写之间的并行处理能力。
为了锁住读出的数据，在本实施例中，第二灵敏放大器405采用的是锁存型放大器，否则，当第二灵敏放大器405与位线之间的连接断开后，数据可能会丢失。
根据本申请实施例的第二方面，还提供一种存储器的使用方法，如图5所示，该方法应用于上述任一项的存储器，该方法包括：操作S510，接收至少一个位址输入；操作S520，根据至少一个位址输入，确定要开启的至少一个读驱动电路；操作S530，向至少一个读驱动电路发送开启信号，以并行执行至少一个读操作。
其中，在操作S510中，所述位址对应于存储单元阵列中存储单元的位，通常包括行地址和列地址，其中，行地址对应于存储单元的一条字线(位线地址译码器得到的地址)，列地址对应于存储单元的一条位线(字线地址译码器得到的地址)，字线和位线的交叉处就是被选中的要读取的位。
在操作S520中，可通过与读驱动电路之间的连接关系，可将与该位线连接的驱动电路确定为要启动的至少一个读驱动电路。
在操作S530中，向至少一个读驱动电路发送开启信号，再配合字线即可读取相应位的数据。
由于存储单元阵列中每一存储单元中的每条位线都连接有一个第二灵敏放大器，就可以通过每一第二灵敏放大器读取位线所在位中的数据，且互不干扰。如此，即可并行读取大量数据。
可选地，该方法还包括：在位址和读驱动电路之间建立一对一的映射。如此，可大大减少根据位址确定读驱动电路的计算时间。
可选地，存储器在位线和第一灵敏放大器之间设置有隔离装置，相应地，向至少一个读驱动电路发送开启信号，以并行执行至少一个读操作之后，方法还包括：开启隔离装置，以断开位线和第一灵敏放大器之间的连接。
断开位线和第一灵敏放大器之间的连接，既不会影响已经读取的数据，而且使位线得以可以释放,从而可供位于存储单元另一侧的集成有第一灵敏放大器和写驱动电路的输入输出端口使用进行写操作。
可选地，在开启隔离装置之后，方法还包括：响应于对位线存在写操作请求，执行以下操作：开启位线所对应的写驱动电路；向写驱动电路发送开启信号，以执行写操作。
在本申请实施例中，无须等待读取操作执行完毕，只要开启隔离装置，断开位线和第一灵敏放大器之间的连接，即可对同一位进行写入，从而进一步缩短了读和写操作之间的切换时间，大大提高读和写之间的并行处理能力。
需要说明的是，本申请以上实施例均为示例性说明，并非对本申请实施例实施方式和应用场景的限定，实施者可根据具体的实施需要和实施条件，采用任何适用的实施方式，或对上述各个实施方式进行组合以应用于任何适用的应用场景。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
在本申请所提供的几个实施例中，应该理解到，所揭露的器件和方法，可以通过其它的方式实现。以上所描述的器件实施例仅仅是示意性的，例如，单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个装置，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合、或通信连接可以是通过一些接口，设备或单元的间接耦合或通信连接，可以是电性的、机械的或其它形式的。
以上，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以权利要求的保护范围为准。

Claims (10)

1.一种存储器，其特征在于，所述存储器包括：
存储单元阵列；
位于所述存储单元阵列一侧的地址译码器、集成有第一灵敏放大器和写驱动电路的输入输出端口；
位于所述存储单元阵列另一侧的至少一个第二灵敏放大器和至少一个读驱动电路；
其中，所述存储单元阵列中每一存储单元中的每条位线都一对一连接有一个所述第二灵敏放大器，所述第二灵敏放大器的另一端与所述读驱动电路连接。
2.根据权利要求1所述的存储器，所述第二灵敏放大器与所述读驱动电路的连接为一对一的连接。
3.根据权利要求1所述的存储器，所述第二灵敏放大器包括低功耗灵敏放大器。
4.根据权利要求3所述的存储器，所述第二灵敏放大器包括锁存型灵敏放大器。
5.根据权利要求4所述的存储器，在所述位线和所述第二灵敏放大器之间，还设置有：
隔离装置，所述隔离装置具有可以用于连接或断开所述第二灵敏放大器与所述位线之间的开关。
6.根据权利要求1所述的存储器，所述存储单元阵列包括两维矩阵结构。
7.一种存储器的使用方法，其特征在于，所述方法应用于权利要求1至6任一项所述的存储器，所述方法包括：
接收至少一个位址输入；
根据所述至少一个位址输入，确定要开启的至少一个读驱动电路；
向所述至少一个读驱动电路发送开启信号，以并行执行至少一个读操作。
8.根据权利要求7所述的方法，其特征在于，所述方法还包括：在所述位址和所述读驱动电路之间建立一对一的映射。
9.根据权利要求7所述的方法，其特征在于，所述存储器在所述位线和所述第一灵敏放大器之间设置有隔离装置，
相应地，所述向所述至少一个读驱动电路发送开启信号，以并行执行至少一个读操作之后，所述方法还包括：
开启所述隔离装置，以断开所述位线和所述第一灵敏放大器之间的连接。
10.根据权利要求9所述的方法，在所述开启所述隔离装置之后，所述方法还包括响应于对位所述线存在写操作请求，执行以下操作：
开启所述位线所对应的写驱动电路；
向所述写驱动电路发送开启信号，以执行写操作。
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