CN114490455A - 用于管理操作的方法以及对应的存储器设备 - Google Patents

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Abstract

本公开的实施例涉及用于管理操作的方法以及对应的存储器设备。一种用于管理用于修改被耦合到处理单元的存储器设备的存储器平面的内容的操作的实施例方法，包括：由处理器单元向存储器设备通信操作的控制、由存储器设备执行的操作、以及在操作结束时由存储器设备本身通信到处理单元的指示操作的结束的信息。

Description

用于管理操作的方法以及对应的存储器设备
相关申请的交叉引用
本申请要求于2020年11月12日提交的法国申请第2011586号的权益，该申请通过引用并入本文。
技术领域
实施例涉及微电子器件，特别地涉及存储器设备，并且更具体地涉及(例如，在写入操作期间)它们的存储器平面的内容的修改的管理。
背景技术
实施例适用于所有类型的存储器，特别是但不限于电可擦除的和可编程类型的非易失性存储器(EEPROM存储器)或者闪存。
存储器平面的内容的修改通常包括在该存储器平面中的写入操作，但是还取决于被用于不同类型的存储器的词汇，EEPROM存器的写入循环(擦除步骤之后是编程步骤)、或者闪存的编程(写入-擦除循环)。
目前，当存储器设备被用在被连接到处理单元(例如，微处理器或微控制器)的应用中时，在控制用于修改其存储器平面的内容的操作(写入、擦除或编程)之后，知道存储器是否再次可用的唯一方法是使用微处理器的资源来检查存储器的状态。
更具体地，根据第一解决方案，当写入控制被发射时，微处理器可以内部地触发时间计数器。该计数器的值取决于存储器的特征。当计数器已经达到其最大计数值时，写入操作然后被认为已经完成。
根据第二解决方案，微处理器可以根据本领域技术人员熟知的名称执行被称为“轮询”操作的操作，包括询问存储器以找出一些控制位的逻辑状态，从而确定写入操作何时结束，并且因此存储器何时再次可用。
然而，不管考虑的解决方案，它都要求微处理器使用内部资源，而这些资源不能被用于执行其它动作。此外，使用这些内部资源可以降低应用的速度并且增加电流消耗。
此外，关于上述第一解决方案，默认情况下，最大计数值通常大于执行写入操作所需的时间。
发明内容
因此，需要克服上述缺点并且提出解决方案，该解决方案允许处理单元(例如，微处理器)确定用于修改存储器设备的存储器平面的内容的操作的结束时间，而不会过多地影响其操作，特别是在消耗方面的操作。
还提出提供不影响微处理器和存储器设备的体积要求的解决方案。
根据一个实现方式和实施例，提出的是存储器设备本身通知处理单元用于修改其存储器内容的操作(例如，特别是使用已经存在的存储器设备引脚的写入操作)的结束。
根据一个方面，因此提供了用于管理用于修改(例如，写入、擦除、编程)被耦合到处理单元的存储器设备的存储器平面的内容的操作的方法。
根据该方面的方法包括由处理单元通信到存储器设备的操作的控制、由存储器设备执行的操作、以及在操作结束时由存储器设备本身通信到处理单元的指示操作的结束的信息。
因此，处理单元(例如，微处理器)不使用其内部资源来确定修改操作的结束，这是因为将通知处理单元该操作的结束的是存储器设备本身。
因此，这不会减慢应用的速度，并且不会影响电流消耗。
实际上，存储器设备可以包括辅助引脚，该辅助引脚的逻辑状态由处理单元管理，并且只在由处理单元控制的通信期间可以由存储器设备解译。
在这种情况下，该方法有利地包括：在操作的执行期间和停止信息的通信期间，由存储器设备管理辅助引脚的逻辑状态以及在辅助引脚上的中断检测模式中处理单元的配置。
然后，停止信息的通信包括由存储器设备对辅助引脚的逻辑状态的修改，该修改可以由处理单元解译为中断。
因此，在处理单元与用于发射操作的控制的存储器设备之间的通信期间，该辅助引脚在输入模式中，并且其逻辑状态由处理单元管理。该逻辑状态可以由存储器设备解译。
另一方面，从存储的内容修改操作控制的结束(这标志着修改操作的实际开始)，该辅助引脚的逻辑状态不可以再由存储器设备解译。因此，该辅助引脚将切换到输出模式，并且被用于向处理单元指示写入操作已经被完成。
更具体地，因此，一旦写入操作(例如)被完成，存储器设备本身将管理该辅助引脚的逻辑状态并且修改其逻辑状态(例如，创建下降沿)。然后，被配置在中断模式中的处理单元将检测到该中断，并且得出写入操作被完成并且存储器再次可用的结论。
因此在此可以看出，如上所述，没有使用内部微处理器资源。微处理器只需管理将辅助引脚连接到处理单元的线路上的中断。
并且，由于使用了现有的存储器设备引脚，因此所提出的解决方案不需要附加的体积。
根据一个实现，存储器设备通过支持串行通信协议的通信介质被耦合到处理单元。
该串行通信协议包括时钟信号线和至少一个数据信号线，以及将处理单元连接到辅助引脚的辅助线。
并且，该辅助线与时钟信号线和至少一个数据线分离。
实际上，时钟信号线和数据线不应被用作辅助线，因为这些线上的转换可能由连接到通信介质的另一处理单元和/或另一存储器设备解译为另一事件。
例如，通信介质可以支持I2C通信协议。
在这种情况下，可以选择在由处理单元控制的通信期间接收辅助逻辑信号的引脚作为辅助引脚，该辅助逻辑信号禁止或授权操作的执行。
因此，该辅助引脚可以是本领域技术人员通常通过接收相同名称的逻辑信号的首字母缩略词/WC来指代的引脚。
通信介质还可以是支持SPI通信协议的介质。
在这种情况下，辅助引脚可以是在由处理单元控制的通信期间接收辅助逻辑信号的引脚，该辅助逻辑信号导致或不导致处理单元与存储器设备之间的通信暂停。
换句话说，例如，该辅助引脚可以是本领域技术人员通常以“保持”的名义已知的接收相同名称的逻辑信号的引脚。
备选地，仍然在通信协议是SPI协议时，辅助引脚可以是在由处理单元控制的通信期间接收辅助逻辑信号的引脚，该辅助逻辑信号激活或去激活保护存储器设备免受操作的影响。
换句话说，在这种情况下，该辅助引脚可以是本领域技术人员通常通过接收相同名称的逻辑信号的首字母缩略词WP而知道的引脚。
存储器设备可以是非易失性存储器设备，例如EEPROM存储器或闪存。
根据另一方面，提供了存储器设备，该存储器设备包括存储器平面、控制接口，该控制接口被配置为被耦合到处理单元并且旨在从处理单元接收用于修改存储器平面的内容的操作的控制。
存储器设备还包括辅助接口，该辅助接口被配置为被耦合到处理单元。
存储器设备进一步包括处理电路，该处理电路被配置为执行操作并且在操作结束时经由辅助接口向处理单元通信指示操作结束的信息。
根据一个实施例，辅助接口包括辅助引脚，该辅助引脚的逻辑状态旨在由处理单元管理，并且仅在由处理单元控制的通信期间可以由处理电路解译。
此外，处理电路被配置为在操作的执行期间和停止信息的通信期间管理辅助引脚的逻辑状态并且修改辅助引脚的逻辑状态，以便生成可以被处理单元解译为停止信息的中断。
根据一个实施例，控制接口和辅助接口被配置为通过通信介质耦合到处理单元，该通信介质被配置为支持串行通信协议并且包括时钟信号线、至少一个数据信号线以及将处理单元连接到辅助引脚的一个辅助线。
该辅助线与时钟信号线和至少一个数据线分离。
当通信介质被配置为支持I2C通信协议时，辅助引脚可以是被配置为在由处理单元控制的通信期间接收辅助逻辑信号的引脚，该辅助逻辑信号禁止或授权操作的执行。
当通信介质被配置为支持SPI通信协议时，辅助引脚可以是被配置为在由处理单元控制的通信期间接收辅助逻辑信号的引脚，该辅助逻辑信号导致或不导致处理单元与存储器设备之间的通信暂停。
备选地，仍然在SPI通信协议的情况下，辅助引脚可以是在由处理单元控制的通信期间接收辅助逻辑信号的引脚，该辅助逻辑信号激活或去激活保护存储器设备免受操作的影响。
根据另一方面，提供了系统，该系统包括处理单元(例如，微处理器或微控制器)、如上定义的存储器设备、以及将设备的控制接口和辅助接口耦合到处理单元的通信介质。
附图说明
通过阅读下面的详细描述和研究非限制性的附图，本发明的其它优点和特征将变得显而易见，其中：
图1图示了通过通信介质被连接到存储器设备的处理单元；
图2图示了用于管理用于修改存储器设备的存储器平面的内容的操作的方法；
图3图示了能够在I2C总线上通信的集成的非易失性EEPROM存储器设备；
图4图示了在I2C总线上执行的示例通信的信号；
图5图示了在存储器设备中写入的现有技术示例；
图6图示了在存储器设备中写入的实施例示例；
图7图示了允许由存储器设备的处理电路管理传递到辅助端子的信号的逻辑状态的电路；
图8图示了通过支持SPI协议的总线连接到处理单元的存储器设备；
图9图示了存储器设备中的现有技术写入操作；
图10图示了存储器设备中的实施例写入操作；并且
图11图示了允许通过存储器设备的处理电路管理辅助信号的电路。
具体实施方式
在图1中，附图标记SYS表示包括处理单元UT(例如，微处理器或微控制器)的系统，该处理单元UT通过通信介质BS(例如，总线)连接到存储器设备DM。
存储器设备DM在此是非易失性存储器，例如EEPROM存储器或闪存，但这些示例不受限制。
存储器设备包括用于存储数据的存储器平面PM以及控制接口INTC和辅助接口BRX。
如将在下面更详细看到的，被连接到总线BS的控制接口旨在从处理单元UT接收用于修改存储器平面的内容的操作(例如，写入操作)的控制。
处理电路MT被连接在控制接口INTC、辅助接口BRX以及存储器平面PM之间，并且包括被配置为执行操作的常规电路以及其它电路，将在下面更详细地描述该处理电路的结构示例，旨在在操作(在此为写入操作)结束时，经由辅助接口BRX向处理单元UT通信指示该操作结束的信息。
最后，存储器设备包括被连接到电源电压VCC的一个引脚和被连接到参考电压VSS(例如，接地GND)的另一引脚。
下面将更详细地看到，当不再由处理单元选择存储器设备时，辅助接口BRX可以是通常不被使用的存储器设备的引脚。
现在更具体地参考图2来描述用于管理用于修改存储器设备DM的存储器平面PM的内容的操作的方法的实施例。
通常，在步骤ST20中，处理单元将修改操作的控制(在此是写入控制)通信到存储器设备DM。
在该通信阶段，由处理单元UT管理辅助接口BRX(步骤ST200)。
然后该辅助接口BRX在输入模式中。
一旦已经接收到写入控制并且已经在总线BS上取消选择了存储器设备，则存储器设备DM在步骤ST21中执行该操作，在这种情况下，将给定的数据写入到定义的地址。
尽管在步骤ST200中，辅助接口BRX的逻辑状态由处理单元UT管理，并且可以由存储器设备解译，但是在写入的执行ST21期间，辅助接口BRX的逻辑状态这次由存储器设备管理(步骤ST201)并且处理单元UT被配置在辅助接口BRX上的中断检测模式IT下(步骤ST202)。
然后，该辅助接口BRX在输出模式中。
在写入操作结束时，存储器设备DM经由辅助接口BRX向处理单元通信(步骤ST22)指示写入操作结束的信息INFF。
在通信ST22的该阶段，辅助引脚的逻辑状态的管理总是由存储器设备执行(步骤ST220)，并且停止信息INFF的通信包括由存储器设备DM对辅助接口BRX的逻辑状态的修改，这可以被处理单元UT解译为中断IT。由处理单元对该中断IT的检测向后者指示写入操作完成。
现在将更详细地描述当总线BS是支持I2C协议和SPI协议的总线时可以分别地使用的两个特定示例性实施例和实现。
图3图示了能够在I2C类型的总线BS上通信的EEPROM类型的集成的非易失性存储器设备。
在该示例中，存储器设备包括3个硬件标识引脚E0、E1、E2，但该数目不受限制。
硬件标识引脚E0、E1、E2旨在被分配相应的电位，该电位定义了专用于存储器设备DM的分配代码。例如，在卡上的集成电路的集成期间，以实质的方式执行这些电位的分配。
这些硬件标识引脚E0、E1、E2被耦合到VCC或VSS。当未连接时，这些输入通常默认在VSS处读取。耦合到VCC定义了分配代码中的值“1”的逻辑信号，并且耦合到VSS定义了值“0”的逻辑信号。
存储器设备DM的存储器平面允许数字数据被存储在行和列中布置的存储器位置中。存储器位置通常包括能够以本身已知的常规方式物理地存储数字数据(也就是说位)的表示的浮动栅极晶体管。每个位被存储在存储器位置中并且被分配相应的存储器地址，该地址的通信允许存储器以读取模式或写入模式访问该存储器位置。
集成的存储器设备DM还包括串行数据线SDA的输入/输出引脚和串行时钟线SCL的输入引脚，以及用于接收写入控制信号/WC的辅助引脚BRX。
串行数据线SDA的输入/输出引脚和串行时钟线SCL的输入引脚是控制接口INTC的一部分，并且辅助引脚BRX形成辅助接口。
输入/输出引脚SDA被用于通信传入数据或传出数据。
被施加到输入引脚SLC的信号被用于对线SDA上的传入信号和传出信号进行计时。
辅助引脚BRX上的当前信号/WC允许保护存储器的内容免受意外写入操作的影响。
例如，当引脚BRX上存在的信号/WC处于高电平时，存储器中的写入操作变得不可能。当引脚BRX上存在的信号/WC处于低电平或浮置时，写入操作是可能的。
I2C总线是众所周知的串行集成电路间通信标准。
图4图示了I2C总线上执行的通信的示例的信号。
I2C总线包括两个导线(串行数据线SDA和串行时钟线SCL)，它们在被连接到I2C总线的装置之间通信信息。每个装置由唯一的从属地址识别(例如，无论是微控制器、存储器或键盘接口)，并且每个装置可以取决于装置的功能用作发射器或接收器。例如，存储器设备DM可以接收数据(例如，写入)或发送数据(例如，读取)。主机是在总线上发起数据通信并且生成时钟信号以允许该通信的设备。此时，任何被寻址的设备都被视为从属设备。
线SDA是双向线，经由I2C总线通信的数据由可以具有高电平或低电平的信号实现。
在数据通信期间，线信号SDA必须在时钟信号的高电平周期期间稳定。数据线SDA的高状态或低状态只可以在线SCL上的时钟信号为低电平时改变。
所有转换以“开始”条件STT开始并且以“停止”条件STP结束。当SCL为高电平时，线SDA上的高电平到低电平的转换定义了开始条件STT。当SCL为高电平时，线SDA上的低电平到高电平的转换定义了停止条件STP。
在线SDA上，信号的高电平和低电平分别地代表逻辑值“1”和“0”。
数据通信遵循图1所示的格式。在开始条件STT之后，发送从属地址SLADR。该地址编码为7位，随后是方向
Figure BDA0003350303450000091
的第八位，“零”指示通信(或写入)W，“一”指示请求数据(或读取)R。
数据DATA1、DATA2通过在线SDA上的字节(即，8位)被通信。每次传输可以通信的字节的数目没有限制。每个字节后面必须跟随确认位ACK。常规地，数据DATA1、DATA2利用最高有效位MSB在第一位置中被传输。
确认发生在每个字节之后。确认位ACK允许接收器向发射器发送信号通知该字节已经被成功地接收，并且可以发送另一字节。
数据传输总是以由主机生成的停止条件STP结束。
在读取或写入操作中，在存储器平面中要被访问的第一存储器地址在从属地址SLADR之后立即被通信到存储器设备。
总线上的存储器设备在被连接到该相同的总线上的数个数个设备中的选择对于本领域技术人员来说是众所周知的，并且尤其取决于存储器设备的类型和存储器大小。
例如，在某些情况下，从属地址SLADR的最后三个最低有效位允许通过比较位的值XXX和与每个EEPROM存储器设备相关联的分配代码来从数个存储器设备选择EEPROM存储器设备。
现在更具体地参考图5和图6，图5和图6分别地图示了根据现有技术(图5)和根据本发明的实施例和实现方式(图6)的在存储器设备中写入的示例。
如图5所示，在开始条件STT与停止条件STP之间延伸的持续时间D0内，处理单元UT在线SDA上通信在存储器平面中定义的地址处要被写入的数据。
此外，对于该持续时间D0，由处理单元生成并且被通信到辅助引脚BRX的信号/WC在低电平状态下，这因此使得写入操作成为可能。
在接收到停止条件STP时，阶段D1开始，在此期间存储器设备执行写入操作。
并且，在阶段D1期间，不使用辅助引脚BRX，并且其逻辑状态不被存储器设备解译，在该阶段D1期间，在总线上不再选择该存储器设备。
与该现有技术不同，虽然在对应于图2的步骤ST20的持续时间D0内，辅助信号/WC保持在低电平状态下并且由处理单元UT管理，但是该信号/WC的逻辑状态现在由存储器设备从停止条件STP的出现管理。
更具体地，在出现该停止条件STP时，存储器设备在辅助信号/WC上生成上升沿FM，以便将该信号的逻辑状态切换到高电平状态。
然后，在持续时间D2内执行写入操作。
并且，在该持续时间D2结束时，也就是说当写入操作完成时，存储器设备将辅助信号/WC的逻辑状态再次切换到低电平状态。
因此，生成下降沿，该下降沿被处理单元解译为中断IT，该中断IT意味着写入操作的结束并且对应于停止信息INFF。
在此应当注意的是，信号/WC的上升沿FM没有被处理单元解译为中断，这是因为它被配置为将信号/WC的下降沿检测为中断。
从硬件的角度来看，图7中所示的示意性电路的示例允许在持续时间D2内管理由存储器设备的处理电路传递到辅助端子BRX的信号的逻辑状态。
在这点上，处理电路MT包括控制模块CTRL，该控制模块CTRL包括PMOS晶体管MP1以及NMOS晶体管MN1，该PMOS晶体管MP1的源极被连接到电压VCC并且PMOS晶体管MP1的漏极被连接到辅助端子BRX，该NMOS晶体管MN1的源极被连接到接地GND并且NMOS晶体管MN1的漏极也被连接到辅助引脚BRX。
晶体管MP1的栅极被连接到参考PL1的NOR逻辑门的输出，并且晶体管MN1的栅极被连接到参考PL2的NOR逻辑门的输出。
逻辑门PL1的第一输入和逻辑门PL2的第一输入接收参考BUSY的位。
逻辑门PL1的第二输入接收参考OUTPUT_BUSY的位，并且逻辑门PL2的第二输入经由反相器INV1接收反相的位OUTPUT_BUSY。
由控制逻辑LGC1传递位OUTPUT_BUSY，而由控制逻辑LGC2传递位BUSY。
位OUTPUT_BUSY代表辅助引脚BRX的“输入模式”状态或“输出模式”状态，也就是说管理其逻辑状态的设备(在输入模式中的处理单元或在输出模式中的存储器设备)。
因此，例如，在步骤ST20(持续时间D0)期间，位OUTPUT_BUSY具有逻辑值0，并且当停止条件STP发生时，它采取逻辑状态1。
由处理单元根据发送到存储器的控制(“写入”信号)和通信结束条件(对应于总线上的存储器设备的取消选择)管理该位的值。本领域技术人员将知道如何相应地执行控制逻辑LGC1。
至于位BUSY，通常是由存储器传递的位，该位表示它是否可用。换句话说，只要写入操作还没开始，位BUSY就为0。然后，它在写入操作期间被切换到1，并且在写入操作结束时切换回0。
逻辑LGC2是常规的结构逻辑。
因此，从图7中可以看出，当位OUTPUT_BUSY为0时，高电平状态被施加到晶体管MP1的栅极并且使晶体管MP1关断。同样，状态0被施加到晶体管MN1的栅极并且使晶体管MN1关断。因此，晶体管MP1和MN1从辅助引脚BRX断开，这允许处理单元管理该辅助引脚的逻辑状态。
另一方面，当停止条件STP出现时，位OUTPUT_BUSY切换到1，位BUSY也是如此，晶体管MP1接通，而晶体管MN1关断。因此，辅助信号/WC切换到高电平状态。
辅助信号保持高电平状态，直到写入操作完成为止。并且，一旦写入操作被完成，位BUSY切换到0，这关断晶体管MP1并且导通晶体管MN1。因此，辅助信号/WC切换到状态0，这导致下降转换被处理单元检测为中断并且被解译为写入结束信息INFF。
在图8的实施例中，存储器设备通过支持SPI协议的总线被连接到处理单元。
SPI协议对于本领域技术人员来说是众所周知的。
下面回顾了一些功能。
主机经由4个(在同时双向传输模式中)或更多个线路被连接到一个或多个从机：
SCLK：时钟
MOSI：主输出、从输入，以向从机传送数据
MISO：主输入、从输出，以从从机接收数据
SS：从机选择线(激活低电平以选择从机)。
因此，存储器设备包括分别地被连接在SS线、MISO线、MOSI线和SCLK线上的四个协议引脚。这些协议引脚是控制接口的一部分。
存储器设备DM还包括分别地旨在从处理单元UT接收辅助信号WP和辅助信号HOLD的两个辅助引脚BRX。
辅助信号WP是激活或去激活存储器设备免受写入操作的影响的信号。
当信号WP为高电平时，写入是可能的。
当信号WP为低电平时，写入是不可能的。
信号HOLD是辅助逻辑信号，该辅助逻辑信号导致或不导致处理单元与存储器设备之间的通信暂停。
当信号HOLD在低电平状态下时，如果信号HOLD在高电平状态下，当信号HOLD不被暂停时，通信被暂停。
如下面将更详细看到的，这两个辅助引脚中的一个辅助引脚可以被选择作为辅助接口。
SPI系统可以被配置为利用单个主机和单个从机操作，并且它可以被配置为利用由单个主机控制的多个从机操作。存在两种方法以将数个从机连接到主机。如果主机具有数个从机选择引脚，则从机可以被并联连线。如果只有一个从机选择引脚可用，则从机可以被级联连接。
时钟信号SCLK使来自主机的数据位的数据的输出与由从机采样的位同步。一个数据位被传输到每个时钟循环，使得由时钟信号的频率确定数据传输速率。SPI通信时钟总是由主机发起，这是因为主机配置并且生成时钟信号。
通过使从机的SS线处于低电压电平，主机可以选择它想要与哪个从机进行交互。在非活动状态下，在没有传输的情况下，从机选择线被保持在高电压电平处。
主机经由MOSI线逐位串联地向从机发送数据。从机接收通过MOSI引脚上的主机发送的数据。从主机发送到从机的数据通常(但不一定)首先利用最高有效位(MSB)发送。
从机还可以经由串联的MISO线将数据发送回主机。从从机发送到主机的数据通常首先利用最低有效位(LSB)发送。
数据仅在SS的低电平期间有效。
SPI数据传输的步骤如下：
主机传递时钟信号；主机将SS引脚切换到激活从机的低电压状态；主机将数据逐位地发送到MOSI线上的从机。从机在接收这些位时读取它们；如果需要响应，则从机将数据逐位地发送回MISO线上的主机。主机在接收这些位时读取它们。
在写入操作期间，处理单元是总线上的主机，并且存储器设备是从机。
图9图示了根据现有技术的存储器设备DM中的写入操作。
在选择SPI总线上的存储器设备的D0阶段期间，SS选择信号在低电平状态下并且包含要被写入的数据以及该数据必须被写入的地址的写入控制在MOSI线上被通信。
当取消选择产品时(SS信号在高电平状态下)，在执行实际写入期间开始阶段D1。
可以看出，在阶段D0期间，辅助信号HOLD和WP在此在高电平状态下，这意味着通信没有被中断并且可以在存储器中写入。
并且，在D1期间内，这些信号保持在高电平状态下，并且在任何情况下都不能被存储器设备解译。
另一方面，在图10所示的本发明的实现中，当在阶段D0结束时取消选择存储器设备时(SS信号在高电平状态下)，辅助信号HOLD或者辅助信号WP(根据已经做出的选择)在存储器设备的处理电路的作用下返回到低电平状态，从而生成下降沿FD。
在实际写入操作的持续时间D2内，该辅助信号保持低电平。
并且，当该写入操作完成时，存储器设备的处理电路MT将辅助信号返回到高电平状态，生成被处理单元解译为写入操作的停止信息INFF的中断IT。
在此应当注意，在SPI总线的情况下，处理单元被配置为在上升沿上的中断检测模式中。
图11图示了硬件电路的示例，该硬件电路允许由处理电路在持续时间D2期间管理辅助信号HOLD或WP。
在此可以看出，该处理电路的结构类似于已经参考图7描述的结构，不同之处在于现在提供了被连接在晶体管MP1和MN1的漏极与所选择的辅助引脚BRX之间的反相器INV2。
因此，该电路的操作类似于下面已经描述的，被传递到端子BRX的逻辑信号的反相由反相器INV2产生。
此外，逻辑LGC1的内部结构适合于SPI总线的信号。

Claims (20)

1.一种用于管理用于修改被耦合到处理单元的存储器设备的存储器平面的内容的操作的方法，所述方法包括：
由所述处理单元向所述存储器设备通信所述操作的控制；
由所述存储器设备执行所述操作；以及
在所述操作结束时由所述存储器设备向所述处理单元通信指示所述操作结束的信息。
2.根据权利要求1所述的方法，其中所述设备包括辅助引脚，所述辅助引脚的逻辑状态由所述处理单元管理并且仅在由所述处理单元控制的所述通信期间由所述存储器设备解译，所述方法包括在所述操作的所述执行期间以及在停止信息的通信期间：
由所述存储器设备管理所述辅助引脚的所述逻辑状态；并且
在所述辅助引脚上将所述处理单元配置在中断检测模式中；
通信所述停止信息包括由所述存储器设备修改所述辅助引脚的所述逻辑状态，以用于由所述处理单元解译为中断。
3.根据权利要求2所述的方法，其中所述存储器设备通过通信介质被耦合到所述处理单元，所述通信介质支持串行通信协议并且包括时钟信号线、至少一个数据信号线、以及将所述处理单元连接到所述辅助引脚的辅助线，所述辅助线与所述时钟信号线以及所述至少一个数据信号线分离。
4.根据权利要求3所述的方法，其中所述通信介质支持集成电路间(I2C)通信协议，并且所述方法包括在通过所述处理单元的所述控制的所述通信期间由所述辅助引脚接收辅助逻辑信号，所述辅助逻辑信号禁止或授权所述操作的所述执行。
5.根据权利要求3所述的方法，其中所述通信介质支持串行外围接口(SPI)通信协议，并且所述方法包括在通过所述处理单元的所述控制的所述通信期间由所述辅助引脚接收辅助逻辑信号，所述辅助逻辑信号导致或不导致在所述处理单元与所述存储器设备之间的所述通信暂停。
6.根据权利要求3所述的方法，其中所述通信介质支持串行外围接口(SPI)通信协议，并且所述方法包括在通过所述处理单元的所述控制的所述通信期间由所述辅助引脚接收辅助逻辑信号，所述辅助逻辑信号激活或去激活所述存储器设备免受所述操作的影响的保护。
7.根据权利要求1所述的方法，其中所述存储器设备是非易失性存储器设备。
8.一种存储器设备，包括：
存储器平面；
控制接口，被配置为被耦合到处理单元并且从所述处理单元接收用于修改所述存储器平面的内容的操作的控制；
辅助接口，被配置为被耦合到所述处理单元；以及
处理电路，被配置为执行所述操作并且在所述操作结束时经由所述辅助接口向所述处理单元通信指示所述操作结束的信息。
9.根据权利要求8所述的设备，其中所述辅助接口包括辅助引脚，所述辅助引脚的逻辑状态由所述处理单元管理并且仅在通过所述处理单元的所述控制的所述通信期间由所述处理电路解译，并且所述处理电路被配置为在所述操作的所述执行期间、以及在停止信息的通信期间管理所述辅助引脚的所述逻辑状态并且修改所述辅助引脚的所述逻辑状态，以便生成由所述处理单元解译为所述停止信息的中断。
10.根据权利要求9所述的设备，其中所述控制接口和所述辅助接口被配置为通过通信介质被耦合到所述处理单元，所述通信介质被配置为支持串行通信协议，并且所述通信介质包括时钟信号线、至少一个数据信号线、以及将所述处理单元连接到所述辅助引脚的一个辅助线，所述辅助线与所述时钟信号线以及所述至少一个数据信号线分离。
11.根据权利要求10所述的设备，其中所述通信介质被配置为支持集成电路间(I2C)通信协议，并且所述辅助引脚被配置为在通过所述处理单元的所述控制的所述通信期间接收辅助逻辑信号，所述辅助逻辑信号禁止或授权所述操作的所述执行。
12.根据权利要求10所述的设备，其中所述通信介质被配置为支持串行外围接口(SPI)通信协议，并且所述辅助引脚被配置为在通过所述处理单元的所述控制的所述通信期间接收辅助逻辑信号，所述辅助逻辑信号导致或不导致在所述处理单元与所述存储器设备之间的所述通信暂停。
13.根据权利要求10所述的设备，其中所述通信介质被配置为支持串行外围接口(SPI)通信协议，并且所述辅助引脚被配置为在通过所述处理单元的所述控制的所述通信期间接收辅助逻辑信号，所述辅助逻辑信号激活或去激活所述存储器设备免受所述操作的影响的保护。
14.根据权利要求8所述的设备，其中所述存储器设备是非易失性存储器设备。
15.一种系统，包括：
处理单元；
存储器设备，包括：
存储器平面；
控制接口，被配置为从所述处理单元接收用于修改所述存储器平面的内容的操作的控制；
辅助接口；以及
处理电路，被配置为执行所述操作，并且在所述操作结束时经由所述辅助接口将指示所述操作结束的信息通信到所述处理单元；以及
通信介质，将所述存储器设备的所述控制接口和所述辅助接口耦合到所述处理单元。
16.根据权利要求15所述的系统，其中所述辅助接口包括辅助引脚，所述辅助引脚的逻辑状态由所述处理单元管理并且仅在通过所述处理单元的所述控制的所述通信期间由所述处理电路解译，并且所述处理电路被配置为在所述操作的所述执行期间、以及在停止信息的通信期间管理所述辅助引脚的所述逻辑状态并且修改所述辅助引脚的所述逻辑状态，以便生成由所述处理单元解译为所述停止信息的中断。
17.根据权利要求16所述的系统，其中所述控制接口和所述辅助接口被配置为通过通信介质耦合到所述处理单元，所述通信介质被配置为支持串行通信协议，并且所述通信介质包括时钟信号线、至少一个数据信号线、以及将所述处理单元连接到所述辅助引脚的一个辅助线，所述辅助线与所述时钟信号线以及所述至少一个数据信号线分离。
18.根据权利要求17所述的系统，其中所述通信介质被配置为支持集成电路间(I2C)通信协议，并且所述辅助引脚被配置为在通过所述处理单元的所述控制的所述通信期间接收辅助逻辑信号，所述辅助逻辑信号禁止或授权所述操作的所述执行。
19.根据权利要求17所述的系统，其中所述通信介质被配置为支持串行外围接口(SPI)通信协议，并且所述辅助引脚被配置为在通过所述处理单元的所述控制的所述通信期间接收辅助逻辑信号，所述辅助逻辑信号导致或不导致在所述处理单元与所述存储器设备之间的所述通信暂停。
20.根据权利要求17所述的系统，其中所述通信介质被配置为支持串行外围接口(SPI)通信协议，并且所述辅助引脚被配置为在通过所述处理单元的所述控制的所述通信期间接收辅助逻辑信号，所述辅助逻辑信号激活或去激活所述存储器设备免受所述操作的影响的保护。
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