CN114464593A - 半导体结构及其制造方法 - Google Patents

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Abstract

本申请涉及半导体技术领域，具体涉及一种半导体结构及其制造方法，该半导体结构包括：半导体衬底，具有源/漏区以及栅极区；第一介质层，形成于半导体衬底上；MIM电容器，形成于第一介质层内，并与源/漏区或栅极区连接。本实施例在形成接触插塞过程中，同时一并形成MIM电容器，简化了MIM电容器的制造工艺，节约了成本。

Description

半导体结构及其制造方法
技术领域
本申请涉及半导体技术领域，具体涉及一种半导体结构及其制造方法。
背景技术
电容器是半导体电路中不可或缺的部件，其制作工艺日渐复杂，进而导致成本上升。
发明内容
本申请至少在一定程度上解决相关技术中的上述技术问题。为此，本申请提出一种半导体结构及其制造方法，以解决上述技术问题。
为了实现上述目的，本申请第一方面提供了一种半导体结构，包括：
半导体衬底，具有源/漏区以及栅极区；
第一介质层，形成于所述半导体衬底上；
MIM电容器，形成于所述第一介质层内，并与所述源/漏区或所述栅极区连接。
本申请第二方面提供了一种半导体结构的制造方法，包括以下步骤：
提供一半导体衬底，所述半导体衬底具有源/漏区以及栅极区；
在所述半导体衬底上形成第一介质层；
在所述第一介质层上形成第一沟槽，暴露所述半导体衬底上的源/漏区或栅极区；
在所述第一沟槽内形成MIM电容器。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本申请的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1示出了本申请一个实施例中第一介质层刻蚀后的结构示意图；
图2示出了在图1上沉积第一导电层、第二介质层后的结构示意图；
图3示出了在图2上沉积第二导电层、第三介质层后的结构示意图；
图4示出了在图3上平坦化处理、沉积第四介质层后的结构示意图；
图5示出了在图4上刻蚀第四介质层后的结构示意图；
图6示出了在图5上形成第一金属互连层后的结构示意图；
图7示出了在图6上形成第二金属互连层后的结构示意图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
如图7所示，本申请提供了一种半导体结构，该半导体结构包括半导体衬底100、隔离结构10、源/漏区11、栅极区、第一介质层12、第一导电层13、第二介质层14、第二导电层15、第三介质层16、第四介质层17、第一金属互连层18、刻蚀阻挡层19、第五介质层20以及第二金属互连层21。
其中，隔离结构10形成于半导体衬底100内，用于隔离并围绕形成源/漏区11或栅极区，在本实施例中，隔离结构10可为浅沟槽隔离结构，另外，隔离结构也可为局部硅氧化特征部件。
源/漏区11可以具有有短轴和长轴的相对长的岛状形状，源/漏区11的长轴可以沿平行于半导体衬底100的顶表面的方向布置。根据示例实施方式，源/漏区11可以用P型杂质或N型杂质掺杂。
具体地，本实施例中，半导体衬底10可包括例如硅、锗、硅-锗等的半导体材料，或者例如GaP、GaAs、GaSb等的III-V半导体化合物。在一些实施例中，半导体衬底可为绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。
当半导体衬底10是硅基半导体衬底时，半导体衬底可以包括例如与氧离子不接合的悬挂键合硅原子。晶体管的工作特性可以通过氢退火工艺来稳定，通过氢退火工艺，氢原子与半导体衬底的悬挂键合硅原子接合。在这种情况下，氢原子可以容易地与硅原子分离，但是硼可以增加硅原子和氢原子之间的结合能。因此，可以改善电容器的可变保持时间或电荷保持时间。
在示例实施例中，第一介质层12形成于半导体衬底100上，可为包括碳和氢的硅氧化物(SiCOH)。例如，第一介质层12可包括约10％至约50％的碳。在一些示例实施例中，第一介质层12可包括掺氟的氧化硅(F-SiO2)或多孔氧化硅。
在第一介质层12内形成有MIM电容器，且该MIM电容器与源/漏区11或者栅极区进行电连，具体地，第一介质层12内开设有第一沟槽121以及第二沟槽120，第一导电层13具有位于第一沟槽121以及填充第二沟槽120的部分，其中，第一沟槽121中的第一导电层13覆盖第一沟槽121的底面和侧面，且第一沟槽121中的第一导电层13与源/漏区11或栅极区电连接，具体地，第一沟槽121中的第一导电层13呈U形，第二沟槽120中的第一导电层13填充第二沟槽120，将第一导电层13位于第一沟槽121中的部分作为MIM电容器的下电极，将第一导电层13位于第二沟槽120中的部分作为接触插塞。
第二介质层14覆盖第一沟槽121中的第一导电层13的底面和侧面，即第二介质层14呈U形，第二导电层15覆盖第二介质层14的底面和侧面，即第二导电层15呈U形，这样以来，位于第一沟槽121中的第一导电层13、第二介质层14以及第二导电层15构成MIM电容器，三者分别作为MIM电容器的下电极、电容介质层以及上电极。
第三介质层16填充在第二导电层15内，且第三介质层16与第一介质层12的上表面、MIM电容器的上表面平齐。
第四介质层17覆盖第一介质层12的上表面，且第四介质层17覆盖MIM电容器的上表面以及接触插塞的上表面，第四介质层17上开设第三沟槽170以及第四沟槽171，第一金属互连层18填充在第三沟槽170以及第四沟槽171，并与接触插塞以及MIM电容器的上电极连接。
刻蚀阻挡层19形成在第四介质层17上，第五介质层20形成在刻蚀阻挡层19之上，第二金属互连层21形成在第四介质层17内，并贯穿刻蚀阻挡层19与第一金属互连层18的上表面连接。
下面对本实施例中的半导体结构的制备方法进行详细说明。
本申请提供了一种半导体结构的制备方法，其中，半导体结构内部具有MIM(Metal-Insulator-Metal)电容器，包括以下步骤：
参考图1所示，首先，提供半导体衬底100，将半导体衬底10放置于反应室内，在半导体衬底100中形成隔离结构10，隔离结构10用于隔离并围绕形成源/漏区11，在本实施例中，隔离结构10可为浅沟槽隔离结构，另外，隔离结构10也可为局部硅氧化特征部件。
接着，可通过沉积介电常数低于氧化硅(SiO2)的介电常数的低k材料来形成第一介质层12。
接着，在第一介质层12同时定义出MIM电容器的下电极区域以及接触插塞区域，使用刻蚀接触插塞区域的第一介质层12以及刻蚀下电极区域的第一介质层12，在在第一介质层12上同时形成第二沟槽120以及第一沟槽121，暴露半导体衬底100；
值得一提的是，第二沟槽120以及第一沟槽121分别位于源/漏区11的上方，即MIM的上电极以及接触插塞分别位于源/漏区11上，但是本实施例不因此为限，第二沟槽120以及第一沟槽121也可以形成在栅极区的上方，即MIM的上电极以及接触插塞分别位于栅极区上，本领域技术人员可以根据需要灵活选择。
定义下电极区域以及接触插塞区域的步骤包括：于第一介质层12表面形成图形化的非定型碳或光刻胶类涂覆材料层200，通过光刻工艺定义出电容的下极板区域。以图形化的非定型碳或者光刻胶类涂覆材料为掩膜，刻蚀下极板区域的第一介质层12形成若干通孔或沟槽，暴露出半导体衬底100的表面；之后去除图形化的非定型碳或光刻胶类涂覆材料。
接着，如图2所示，在第一介质层12上形成第一导电层13，其中，将位于第二沟槽120内的第一导电层13作为接触插塞，将位于第一沟槽121内的第一导电层13作为MIM电容器的下电极；
接着，继续参照图2，在第一导电层13上形成第二介质层14，将位于第一沟槽121的第二介质层14作为MIM电容器的电容介质层；
接着，如图3所示，在第二介质层14上形成第二导电层15，然后在第二导电层15上形成第三介质层16，其中，将位于第一沟槽121的第二导电层15作为MIM电容器的上电极；
接着，如图4所示，平坦化处理，暴露第一介质层12，以将接触插塞与下电极分离；
然后，接着参照图4，沉积形成第四介质层17；
接着，如图5所示，使用光刻胶类涂覆材料层200为掩模刻蚀第四介质层17，暴露接触插塞以及上电极，以形成第三沟槽170以及第四沟槽171；之后去除图形化的光刻胶；
接着，如图6所示，在第三沟槽170以及第四沟槽171内填充第一金属互连层18；
接着，如图7所示，在第一金属互连层18上依次沉积形成刻蚀阻挡层19以及第五介质层20，刻蚀第五介质层18以及刻蚀阻挡层19，暴露部分第一金属互连层18，然后再填充与第一金属互连层18连接的第二金属互连层21。
在示例实施例中，使用现有的镶嵌工艺在沟槽内形成第一金属互连层18以及第二金属互连层21。
值得一提的是，第一金属互连层18、第二金属互连层21的材质为铝、铝铜合金、氮化钛、氮化钽、、氮化钨、碳化钨、铜、钛、钽、钴、钨、钌、钼、过渡元素金属中的任意一种或多种组合中的任意一种或多种组合。
本实施例中的介质层可包括氧化物、氮化物、氮氧化物或其组合或可包括低介电(low k)材料，诸如氟硅酸盐玻璃(fluorinated silicate glass,FSG)、碳掺杂氧化物(carbon doped oxide)、甲基硅酸盐类(methyl silsequioxane,MSQ)、含氢硅酸盐类(hydrogen silsequioxane,HSQ)、或氟四乙基硅酸盐(fluorine tetra-ethyl-orthosilicate,FTEOS)。绝缘层可利用例如化学气相沉积(chemical vapor deposition,CVD)、低压化学气相沉积(low pressure CVD,LPCVD)、电浆辅助化学气相沉积(plasmaenhanced CVD,PECVD)、高密度电浆化学气相沉积(high density plasma CVD,HDPCVD)、或其他传统沉积技术形成。
值得一提的是，本实施例在形成接触插塞过程中，同时一并形成MIM电容器，简化了MIM电容器的制造工艺，节约了成本。
本实施例中的半导体装置可为诸如DRAM装置、SRAM装置的易失性存储器装置或者诸如Fl ash装置、PRAM装置、MRAM装置、RRAM装置的非易失性存储器装置等。
进一步地，具有上述半导体装置的芯片可以用于各种电子设备中，具体地，该电子设备可以是智能电话、计算机、平板电脑、可穿戴智能设备、人工智能设备、移动电源等。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (9)

1.一种半导体结构，其特征在于，包括：
半导体衬底，具有源/漏区以及栅极区；
第一介质层，形成于所述半导体衬底上；
MIM电容器，形成于所述第一介质层内，并与所述源/漏区或所述栅极区连接。
2.根据权利要求1所述的半导体结构，其特征在于，所述MIM电容器呈U形，包括层叠设置的U形下电极、电容介质层以及上电极，其中，所述下电极的底面与所述源/漏区或所述栅极区连接。
3.根据权利要求2所述的半导体结构，其特征在于，还包括：
接触插塞，形成于所述第一介质层内；
第一金属互连层，形成于所述第一介质层的上方，并与所述上电极以及接触插塞连接。
4.一种半导体结构的制造方法，其特征在于，包括以下步骤：
提供一半导体衬底，所述半导体衬底具有源/漏区以及栅极区；
在所述半导体衬底上形成第一介质层；
在所述第一介质层上形成第一沟槽，暴露所述半导体衬底上的源/漏区或栅极区；
在所述第一沟槽内形成MIM电容器。
5.根据权利要求4所述的半导体结构的制造方法，其特征在于，所述MIM电容器包括层叠设置的U形下电极、电容介质层以及上电极；
形成第一沟槽的同时形成第二沟槽；
在所述第一介质层、第一沟槽以及第二沟槽内形成第一导电层，将位于所述第二沟槽内的第一导电层作为接触插塞，将位于所述第一沟槽内的第一导电层作为所述下电极。
6.根据权利要求5所述的半导体结构的制造方法，其特征在于，形成MIM电容器包括以下步骤：
在所述第一导电层上形成第二介质层，然后在所述第二介质层上形成第二导电层，然后在所述第二导电层上形成第三介质层，其中，将位于所述第一沟槽的第二导电层、第二介质层分别作为所述上电极以及电容介质层。
7.根据权利要求6所述的半导体结构的制造方法，其特征在于，还包括以下步骤：
平坦化处理，暴露第一介质层，以将所述接触插塞与所述下电极分离；
然后形成第四介质层。
8.根据权利要求7所述的半导体结构的制造方法，其特征在于，还包括以下步骤：
刻蚀所述第四介质层，暴露所述接触插塞以及所述上电极，以形成第三沟槽以及第四沟槽。
9.根据权利要求8所述的半导体结构的制造方法，其特征在于，还包括以下步骤：
在所述第三沟槽以及第四沟槽内填充第一金属互连层；
在所述第一金属互连层上形成第五介质层，刻蚀所述第五介质层，暴露第一金属互连层，然后再填充与所述第一金属互连层连接的第二金属互连层。
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