CN114461560A - Pci-e转usb或ufs接口的控制芯片和测试板 - Google Patents

Pci-e转usb或ufs接口的控制芯片和测试板 Download PDF

Info

Publication number
CN114461560A
CN114461560A CN202210078606.1A CN202210078606A CN114461560A CN 114461560 A CN114461560 A CN 114461560A CN 202210078606 A CN202210078606 A CN 202210078606A CN 114461560 A CN114461560 A CN 114461560A
Authority
CN
China
Prior art keywords
unit
ufs
usb
physical layer
serial data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202210078606.1A
Other languages
English (en)
Other versions
CN114461560B (zh
Inventor
赖振楠
吴奕盛
王嗣钧
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hosin Global Electronics Co Ltd
Original Assignee
Hosin Global Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hosin Global Electronics Co Ltd filed Critical Hosin Global Electronics Co Ltd
Priority to CN202210078606.1A priority Critical patent/CN114461560B/zh
Publication of CN114461560A publication Critical patent/CN114461560A/zh
Application granted granted Critical
Publication of CN114461560B publication Critical patent/CN114461560B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7828—Architectures of general purpose stored program computers comprising a single central processing unit without memory
    • G06F15/7832—Architectures of general purpose stored program computers comprising a single central processing unit without memory on one IC chip (single chip microprocessors)
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K7/00—Methods or arrangements for sensing record carriers, e.g. for reading patterns
    • G06K7/0013—Methods or arrangements for sensing record carriers, e.g. for reading patterns by galvanic contacts, e.g. card connectors for ISO-7816 compliant smart cards or memory cards, e.g. SD card readers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0026—PCI express
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0042—Universal serial bus [USB]

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Artificial Intelligence (AREA)
  • Computer Vision & Pattern Recognition (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Information Transfer Systems (AREA)

Abstract

本申请涉及PCI‑E转USB或UFS接口的控制芯片、测试板和读卡器，控制芯片通过第一物理层生成PCI‑E格式的串行数据，在开关控制单元的控制下，通过第一开关切换单元接通第一物理层与USB协议转换单元，或接通第一物理层与UFS协议转换单元，通过USB协议转换单元将接收的PCI‑E格式的串行数据转换成USB格式的串行数据以发送至第二物理层，或者通过UFS协议转换单元将接收的PCI‑E格式的串行数据转换成UFS格式的串行数据以发送至第二物理层，最后通过第二物理层将USB格式的串行数据转换为对应的并行传输数据，或将UFS格式的串行数据转换为对应的并行传输数据，提升了不同设备接口之间的数据传输效率。

Description

PCI-E转USB或UFS接口的控制芯片和测试板
技术领域
本申请涉及通信技术领域，具体涉及一种PCI-E转USB或UFS接口的控制芯片、测试板和读卡器。
背景技术
随着存储技术的发展，现有的资料的传输量也越来越大，对存储接口的功能要求越来越多。
其中，UFS卡一般是在手机平台上储存资料时所使用，然而，UFS接口传输量受限，传输效率低下。
发明内容
鉴于此，本申请提供一种PCI-E转USB或UFS接口的控制芯片、测试板和读卡器，通过将PCI-E接口、UFS接口和USB接口各自的优点相结合，能够极大的提升UFS接口的传输速率。
一种PCI-E转USB或UFS接口的控制芯片，控制芯片包括：
第一物理层，用于接收外部装置发送的第一输入数据，并生成PCI-E格式的串行数据；
开关控制单元，与第一开关切换单元电性连接，用于对USB接口和UFS接口各自的接入信息进行检测，以生成对应的第一开关控制信号或第二开关控制信号，并将第一开关控制信号或第二开关控制信号发送至第一开关切换单元；
第一开关切换单元用于根据第一开关控制信号接通第一物理层与USB协议转换单元，或根据第二开关控制信号接通第一物理层与UFS协议转换单元；
USB协议转换单元，与第二物理层电性连接，用于在与第一物理层之间接通时，接收第一物理层发送的PCI-E格式的串行数据，并将PCI-E格式的串行数据转换成USB格式的串行数据以发送至第二物理层；
UFS协议转换单元，与第二物理层电性连接，用于在与第一物理层之间接通时，接收第一物理层发送的PCI-E格式的串行数据，并将PCI-E格式的串行数据转换成UFS格式的串行数据以发送至第二物理层；
第二物理层，用于接收开关控制单元发送的开关控制信号，根据开关控制信号将USB格式的串行数据转换为对应的并行传输数据，或将UFS格式的串行数据转换为对应的并行传输数据以进行输出。
在一个实施例中，第二物理层包括依次电性连接的物理解码子层和第一物理媒介附加子层，物理解码子层包括第一FIFO接口单元、第二开关切换单元、第一解码单元和第二解码单元，第一解码单元和第二解码单元分别与第一物理媒介附加子层电性连接；
第一物理媒介附加子层用于接收USB格式的串行数据，将USB格式的串行数据转换为对应的USB并行数据并发送至第一解码单元，或接收UFS格式的串行数据，将UFS格式的串行数据转换为对应的UFS并行数据并发送至第二解码单元；
第二开关切换单元用于根据第一开关控制信号，在第一物理层与USB协议转换单元之间接通时接通第一FIFO接口单元与第一解码单元并形成第一通路，或根据第二开关控制信号，在第一物理层与UFS协议转换单元之间接通时接通第一FIFO接口单元与第二解码单元以形成第二通路；
第一解码单元用于在第一通路形成时，将USB并行数据进行解码以生成对应的并行传输数据，并通过第一FIFO接口单元进行输出；
第二解码单元用于在第二通路形成时，将UFS并行数据进行解码以生成对应的并行传输数据，并通过第一FIFO接口单元进行输出。
在一个实施例中，第二物理层还包括依次电性连接的第二物理媒介附加子层和物理编码子层，物理编码子层包括第二FIFO接口单元、第三开关切换单元、第一编码单元和第二编码单元，第一编码单元和第二编码单元分别与第二物理媒介附加子层电性连接；
第三开关切换单元用于根据第一开关控制信号，在第一物理层与USB协议转换单元之间接通时接通第二FIFO接口单元与第一编码单元并形成第三通路，或在第一物理层与UFS协议转换单元之间接通时接通第二FIFO接口单元与第二编码单元以形成第四通路；
第二FIFO接口单元用于接收外部设备发送的第二输入数据，在形成第三通路时，根据第一开关控制信号将第二输入数据发送至第一编码单元；
第一编码单元用于对第二输入数据进行编码处理，得到第一编码数据，并发送至第二物理媒介附加子层；
第二FIFO接口单元还用于在形成第四通路时，根据第二开关控制信号将第二输入数据发送至第二编码单元；
第二编码单元用于对第二输入数据进行编码处理，得到第二编码数据，并发送至第二物理媒介附加子层；
第二物理媒介附加子层用于将第一编码数据转换为对应的USB格式的串行数据并发送至USB协议转换单元，或将第二编码数据转换为对应的UFS格式的串行数据并发送至UFS协议转换单元；
USB协议转换单元，还用于在与第一物理层之间接通后，将对应的USB格式的串行数据转换为对应的PCI-E格式的串行数据并发送至第一物理层；
UFS协议转换单元，还用于在与第一物理层之间接通后，将对应的UFS格式的串行数据转换为对应的PCI-E格式的串行数据并发送至第一物理层；
第一物理层还用于将与第二输入数据对应的PCI-E格式的串行数据转换为并行传输数据以进行输出。
在一个实施例中，第一物理媒介附加子层包括依次电性相连接的接收器、裁决反馈均衡器、时钟恢复电路和解串器，第二物理媒介附加子层包括依次电性相连接的串化器、反馈均衡器和驱动器。
在一个实施例中，单片机检测芯片用于通过USB检测接口单元对USB接口的设备接入信息进行检测，在USB接口存在设备接入时产生第一开关控制信号；
单片机检测芯片还用于通过UFS检测接口单元对UFS接口的设备接入信息进行检测，在UFS接口存在设备接入时产生第二开关控制信号。
在一个实施例中，第一解码单元包括电性相连接的128b132b解码器和第一不归零反转解码器，第一编码单元包括电性连接的128b132b编码器和第一不归零反转编码器，第二解码单元包括电性相连接的8b10b解码器和第二不归零反转解码器，第一编码单元包括电性连接的8b10b编码器和第二不归零反转编码器。
在一个实施例中，第一开关切换单元采用单刀双掷开关。
在一个实施例中，第一开关切换单元采用MOS管开关电路或三极管开关电路。
在一个实施例中，控制芯片还包括锁相环单元，锁相环单元用于接收开关控制单元发送的第一开关控制信号并生成第一组时钟信号，或接收开关控制单元发送的第二开关控制信号并生成第二组时钟信号；
其中，第一组时钟信号用于作为PCI-E接口转USB接口工作时所对应的内部时钟信号，第二组时钟信号用于作为PCI-E接口转UFS接口工作时所对应的内部时钟信号。
此外，还提供一种测试板，测试板设置有上述控制芯片。
此外，还提供一种读卡器，读卡器设置上述控制芯片。
上述PCI-E转USB或UFS接口的控制芯片，设置有第一物理层、开关控制单元、第一开关切换单元、USB协议转换单元、UFS协议转换单元和第二物理层，通过第一物理层生成PCI-E格式的串行数据，然后在开关控制单元的控制下，通过第一开关切换单元接通第一物理层与USB协议转换单元，或根据第二开关控制信号接通第一物理层与UFS协议转换单元，进一步通过USB协议转换单元在与第一物理层之间接通时，接收第一物理层发送的PCI-E格式的串行数据，并将PCI-E格式的串行数据转换成USB格式的串行数据以发送至第二物理层，或者通过UFS协议转换单元在与第一物理层之间接通时，接收第一物理层发送的PCI-E格式的串行数据，并将PCI-E格式的串行数据转换成UFS格式的串行数据以发送至第二物理层，最后通过第二物理层接收开关控制单元发送的开关控制信号，根据开关控制信号将USB格式的串行数据转换为对应的并行传输数据，或将UFS格式的串行数据转换为对应的并行传输数据，进而能够使得外部的第一输入数据通过上述PCI-E接口转USB接口或UFS接口进行数据输出，提升了不同设备接口之间的数据传输效率。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的一种PCI-E转USB或UFS接口的控制芯片的结构示意图；
图2是本申请实施例提供的一种第二物理层的结构示意图；
图3是本申请实施例提供的一种开关控制单元的电路结构示意图；
图4是本申请实施例提供的一种第一解码单元的结构示意图；
图5是本申请实施例提供的一种第一编码单元的结构示意图；
图6是本申请实施例提供的一种第二解码单元的结构示意图；
图7是本申请实施例提供的一种第二编码单元的结构示意图；
图8是本申请实施例提供的一种测试板的结构框图。
具体实施方式
下面结合附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请一部分实施例，而非全部实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。在不冲突的情况下，下述各个实施例及其技术特征可以相互组合。
如图1所示，提供一种PCI-E转USB或UFS接口的控制芯片100，控制芯片100包括：
第一物理层110，用于接收外部装置发送的第一输入数据，并生成PCI-E格式的串行数据。
其中，第一输入数据为并行输入数据，外部装置包括具有PCI-E插头的设备，第一物理层通常也称为PHY层(Physical Layer，PHY)，用于将接收的第一输入数据转换成PCI-E格式的串行数据。
其中，PCI-E格式包括PCI-E1.0、PCI-E2.0、PCI-E3.0、PCI-E4.0、和PCI-E5.0。
开关控制单元120，与第一开关切换单元130电性连接，用于对USB接口和UFS接口各自的接入信息进行检测，以生成对应的第一开关控制信号或第二开关控制信号，并将第一开关控制信号或第二开关控制信号发送至第一开关切换单元。
其中，控制芯片100的USB接口存在设备接入时，开关控制单元120对应生成第一开关控制信号，控制芯片100的UFS接口存在设备接入时，开关控制单元120对应生成第二开关控制信号。
在一个实施例中，开关控制单元120可采用单片机芯片电路结构实现，也可通过MOS管开关电路或者三极管开关电路实现。
其中，上述USB接口和UFS接口不能同时工作。
在一个实施例中，若USB接口和UFS接口均存在设备接入时，开关控制单元120会根据USB接口对应的设备接入和UFS接口对应的设备接入的先后顺序生成对应的开关控制信号，例如当USB接口对应的设备先接入时，则开关控制单元120会生成对应的第一开关控制信号；当UFS接口对应的设备先接入时，则开关控制单元120会生成对应的第二开关控制信号。
第一开关切换单元130用于根据第一开关控制信号接通第一物理层110与USB协议转换单元140，或根据第二开关控制信号接通第一物理层110与UFS协议转换单元160。
USB协议转换单元140，与第二物理层150电性连接，用于在与第一物理层110之间接通时，接收第一物理层110发送的PCI-E格式的串行数据，并将PCI-E格式的串行数据转换成USB格式的串行数据以发送至第二物理层150。
其中，将PCI-E格式的串行数据转换成USB格式的串行数据的电路结构显然可通过传统的电路结构实现。
UFS协议转换单元160，与第二物理层150电性连接，用于在与第一物理层110之间接通时，接收第一物理层110发送的PCI-E格式的串行数据，并将PCI-E格式的串行数据转换成UFS格式的串行数据以发送至第二物理层150。
其中，UFS协议是指Universal Flash Storage(通用闪存)协议的简称。
上述UFS协议包括UFS2.2、UFS3.0或UFS3.1。
第二物理层150，用于接收开关控制单元120发送的开关控制信号，根据开关控制信号将USB格式的串行数据转换为对应的并行传输数据，或将UFS格式的串行数据转换为对应的并行传输数据。
其中，USB格式包括USB3.0、USB3.1和USB3.2。
在一个实施例中，如图2所示，第二物理层150包括依次电性连接的物理解码子层152和第一物理媒介附加子层154，物理解码子层152包括第一FIFO接口单元152a、第二开关切换单元152b、第一解码单元152c和第二解码单元152d，第一解码单元152c和第二解码单元152d分别与第一物理媒介附加子层154电性连接。
第一物理媒介附加子层154用于接收USB格式的串行数据，将USB格式的串行数据转换为对应的USB并行数据并发送至第一解码单元152c，或接收UFS格式的串行数据，将UFS格式的串行数据转换为对应的UFS并行数据并发送至第二解码单元152d。
第二开关切换单元152b用于根据第一开关控制信号，在第一物理层110与USB协议转换单元140之间接通时接通第一FIFO接口单元152a与第一解码单元152c并形成第一通路，或根据第二开关控制信号，在第一物理层110与UFS协议转换单元160之间接通时接通第一FIFO接口单元152a与第二解码单元152d以形成第二通路。
其中，结合图1和图2可知，在形成第一通路过程中，第一物理层110、第一开关切换单元130、USB协议转换单元140、第一物理媒介附加子层154、第一解码单元152c、第二开关切换单元152b和第一FIFO接口单元152a形成通路，第一物理层110输入第一输入数据，第一FIFO接口单元152a输出对应的并行传输数据。
同理，结合图1和图2可知，在形成第二通路过程中，第一物理层110、第一开关切换单元130、UFS协议转换单元140、第一物理媒介附加子层154、第二解码单元152d、第二开关切换单元152b和第一FIFO接口单元152a形成通路，第一物理层110输入第一输入数据，第一FIFO接口单元152a输出对应的并行传输数据。
第一解码单元152c用于在第一通路形成时，将USB并行数据进行解码以生成对应的并行传输数据，并通过第一FIFO接口单元152a进行输出。
第二解码单元152d用于在第二通路形成时，将UFS并行数据进行解码以生成对应的并行传输数据，并通过第一FIFO接口单元152a进行输出。
在一个实施例中，如图2所示，第二物理层150还包括依次电性连接的第二物理媒介附加子层156和物理编码子层158，物理编码子层158包括第二FIFO接口单元158a、第三开关切换单元158b、第一编码单元158c和第二编码单元158d，第一编码单元158c和第二编码单元158d分别与第二物理媒介附加子层156电性连接。
第三开关切换单元158b用于根据第一开关控制信号，在第一物理层110与USB协议转换单元140之间接通时接通第二FIFO接口单元158a与第一编码单元158c并形成第三通路，或在第一物理层110与UFS协议转换单元160之间接通时接通第二FIFO接口单元158a与第二编码单元158d以形成第四通路。
其中，结合图1和图2，在形成第三通路时，第二FIFO接口单元158a、第三开关切换单元158b、第一编码单元158c、第二物理媒介附加子层156、USB协议转换单元140、第一开关切换单元130和第一物理层110形成通路。
其中，结合图1和图2，在形成第四通路时，第二FIFO接口单元158a、第三开关切换单元158b、第二编码单元158d、第二物理媒介附加子层156、UFS协议转换单元150、第一开关切换单元130和第一物理层110形成通路。
其中，第二FIFO接口单元158a用于接收外部设备发送的第二输入数据，在形成第三通路时，根据第一开关控制信号将第二输入数据发送至第一编码单元158c。
第一编码单元158c用于对第二输入数据进行编码处理，得到第一编码数据，并发送至第二物理媒介附加子层156。
第二FIFO接口单元158a还用于在形成第四通路时，根据第二开关控制信号将第二输入数据发送至第二编码单元158d。
第二编码单元158d用于对第二输入数据进行编码处理，得到第二编码数据，并发送至第二物理媒介附加子层156。
第二物理媒介附加子层156用于将第一编码数据转换为对应的USB格式的串行数据并发送至USB协议转换单元140，或将第二编码数据转换为对应的UFS格式的串行数据并发送至UFS协议转换单元160。
USB协议转换单元140，还用于在与第一物理层110之间接通后，将对应的USB格式的串行数据转换为对应的PCI-E格式的串行数据并发送至第一物理层110。
UFS协议转换单元160，还用于在与第一物理层110之间接通后，将对应的UFS格式的串行数据转换为对应的PCI-E格式的串行数据并发送至第一物理层110。
第一物理层110还用于将与第二输入数据对应的PCI-E格式的串行数据转换为并行传输数据以进行输出。
在一个实施例中，如图2所示，第一物理媒介附加子层154包括依次电性相连接的接收器154a、裁决反馈均衡器154b、时钟恢复电路154c和解串器154d，第二物理媒介附加子层156包括依次电性相连接的串化器156a、反馈均衡器156b和驱动器156c。
在一个实施例中，如图3所示，开关控制单元120采用单片机检测芯片122，单片机检测芯片122设置有USB检测接口单元124和UFS检测接口单元126；
单片机检测芯片122用于通过USB检测接口单元124对USB接口的设备接入信息进行检测，在USB接口存在设备接入时产生第一开关控制信号；
单片机检测芯片122还用于通过UFS检测接口单元126对UFS接口的设备接入信息进行检测，在UFS接口存在设备接入时产生第二开关控制信号。
单片机检测芯片122产生第一开关控制信号时，通过第一输出端OUT1输出至第一开关切换单元130，单片机检测芯片122产生第二开关控制信号并通过第二输出端OUT2输出至第一开关切换单元130。
其中，USB检测接口单元124采用传统的USB设备插入检测方法即可实现，UFS检测接口单元126也可通过传统的UFS设备插入检测方法实现。
其中，USB检测接口单元124中D+端口用于检测全速USB设备，USB检测接口单元124中D-端口用于检测低速USB设备。
在一个实施例中，如图4所示，第一解码单元152c包括电性相连接的128b132b解码器152c1和第一不归零反转解码器152c2，如图5所示，第一编码单元158c包括电性连接的128b132b编码器158c1和第一不归零反转编码器158c2，如图6所示，第二解码单元152d包括电性相连接的8b10b解码器152d1和第二不归零反转解码器152d2，如图7所示，第二编码单元158d包括电性连接的8b10b编码器158d1和第二不归零反转编码器158d2。
在一个实施例中，第一开关切换单元130采用单刀双掷开关。
在一个实施例中，第一开关切换单元130采用MOS管开关电路或三极管开关电路。
在一个实施例中，控制芯片还包括锁相环单元，锁相环单元用于接收开关控制单元120发送的第一开关控制信号并生成第一组时钟信号，或接收开关控制单元120发送的第二开关控制信号并生成第二组时钟信号。
本实施例中，第一组时钟信号用于作为PCI-E接口转USB接口工作时所对应的内部时钟信号，第二组时钟信号用于作为PCI-E接口转UFS接口工作时所对应的内部时钟信号。
此外，还提供一种测试板200，测试板设置有上述控制芯片100。
此外，还提供一种读卡器，读卡器设置上述控制芯片100。
即，以上所述仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，例如各实施例之间技术特征的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。
另外，对于特性相同或相似的结构元件，本申请可采用相同或者不相同的标号进行标识。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本申请中，“例如”一词是用来表示“用作例子、例证或说明”。本申请中被描述为“例如”的任何一个实施例不一定被解释为比其它实施例更加优选或更加具优势。为了使本领域任何技术人员能够实现和使用本申请，本申请给出了以上描述。在以上描述中，为了解释的目的而列出了各个细节。
应当明白的是，本领域普通技术人员可以认识到，在不使用这些特定细节的情况下也可以实现本申请。在其它实施例中，不会对公知的结构和过程进行详细阐述，以避免不必要的细节使本申请的描述变得晦涩。因此，本申请并非旨在限于所示的实施例，而是与符合本申请所公开的原理和特征的最广范围相一致。

Claims (11)

1.一种PCI-E转USB或UFS接口的控制芯片，其特征在于，所述控制芯片包括：
第一物理层，用于接收外部装置发送的第一输入数据，并生成PCI-E格式的串行数据；
开关控制单元，与第一开关切换单元电性连接，用于对所述USB接口和UFS接口各自的接入信息进行检测，以生成对应的第一开关控制信号或第二开关控制信号，并将所述第一开关控制信号或所述第二开关控制信号发送至第一开关切换单元；
所述第一开关切换单元用于根据所述第一开关控制信号接通所述第一物理层与USB协议转换单元，或根据所述第二开关控制信号接通所述第一物理层与UFS协议转换单元；
所述USB协议转换单元，与第二物理层电性连接，用于在与所述第一物理层之间接通时，接收所述第一物理层发送的PCI-E格式的串行数据，并将所述PCI-E格式的串行数据转换成所述USB格式的串行数据以发送至所述第二物理层；
所述UFS协议转换单元，与所述第二物理层电性连接，用于在与所述第一物理层之间接通时，接收所述第一物理层发送的PCI-E格式的串行数据，并将所述PCI-E格式的串行数据转换成所述UFS格式的串行数据以发送至所述第二物理层；
所述第二物理层，用于接收所述开关控制单元发送的开关控制信号，根据所述开关控制信号将所述USB格式的串行数据转换为对应的并行传输数据以进行输出，或将所述UFS格式的串行数据转换为对应的并行传输数据以进行输出。
2.根据权利要求1所述的控制芯片，其特征在于，所述第二物理层包括依次电性连接的物理解码子层和第一物理媒介附加子层，所述物理解码子层包括第一FIFO接口单元、第二开关切换单元、第一解码单元和第二解码单元，所述第一解码单元和所述第二解码单元分别与所述第一物理媒介附加子层电性连接；
所述第一物理媒介附加子层用于接收所述USB格式的串行数据，将所述USB格式的串行数据转换为对应的USB并行数据并发送至所述第一解码单元，或接收所述UFS格式的串行数据，将所述UFS格式的串行数据转换为对应的UFS并行数据并发送至所述第二解码单元；
所述第二开关切换单元用于根据所述第一开关控制信号，在所述第一物理层与所述USB协议转换单元之间接通时接通所述第一FIFO接口单元与所述第一解码单元并形成第一通路，或根据所述第二开关控制信号，在所述第一物理层与所述UFS协议转换单元之间接通时接通所述第一FIFO接口单元与所述第二解码单元以形成第二通路；
所述第一解码单元用于在所述第一通路形成时，将所述USB并行数据进行解码以生成对应的并行传输数据，并通过所述第一FIFO接口单元进行输出；
所述第二解码单元用于在所述第二通路形成时，将所述UFS并行数据进行解码以生成对应的并行传输数据，并通过所述第一FIFO接口单元进行输出。
3.根据权利要求2所述的控制芯片，其特征在于，所述第二物理层还包括依次电性连接的第二物理媒介附加子层和物理编码子层，所述物理编码子层包括第二FIFO接口单元、第三开关切换单元、第一编码单元和第二编码单元，所述第一编码单元和所述第二编码单元分别与所述第二物理媒介附加子层电性连接；
所述第三开关切换单元用于根据所述第一开关控制信号，在所述第一物理层与所述USB协议转换单元之间接通时接通所述第二FIFO接口单元与所述第一编码单元并形成第三通路，或在所述第一物理层与所述UFS协议转换单元之间接通时接通所述第二FIFO接口单元与所述第二编码单元以形成第四通路；
所述第二FIFO接口单元用于接收外部设备发送的第二输入数据，在形成所述第三通路时，根据所述第一开关控制信号将所述第二输入数据发送至所述第一编码单元；
所述第一编码单元用于对所述第二输入数据进行编码处理，得到第一编码数据，并发送至所述第二物理媒介附加子层；
所述第二FIFO接口单元还用于在形成所述第四通路时，根据所述第二开关控制信号将所述第二输入数据发送至所述第二编码单元；
所述第二编码单元用于对所述第二输入数据进行编码处理，得到第二编码数据，并发送至所述第二物理媒介附加子层；
所述第二物理媒介附加子层用于将所述第一编码数据转换为对应的所述USB格式的串行数据并发送至所述USB协议转换单元，或将所述第二编码数据转换为对应的所述UFS格式的串行数据并发送至所述UFS协议转换单元；
所述USB协议转换单元，还用于在与所述第一物理层之间接通后，将对应的所述USB格式的串行数据转换为对应的所述PCI-E格式的串行数据并发送至所述第一物理层；
所述UFS协议转换单元，还用于在与所述第一物理层之间接通后，将对应的所述UFS格式的串行数据转换为对应的所述PCI-E格式的串行数据并发送至所述第一物理层；
所述第一物理层还用于将与所述第二输入数据对应的PCI-E格式的串行数据转换为对应的并行传输数据以进行输出。
4.根据权利要求2所述的控制芯片，其特征在于，所述第一物理媒介附加子层包括依次电性相连接的接收器、裁决反馈均衡器、时钟恢复电路和解串器，所述第二物理媒介附加子层包括依次电性相连接的串化器、反馈均衡器和驱动器。
5.根据权利要求1所述的控制芯片，其特征在于，所述开关控制单元采用单片机检测芯片，所述单片机检测芯片设置有USB检测接口单元和UFS检测接口单元；
所述单片机检测芯片用于通过所述USB检测接口单元对所述USB接口的设备接入信息进行检测，在所述USB接口存在设备接入时产生所述第一开关控制信号；
所述单片机检测芯片还用于通过所述UFS检测接口单元对所述UFS接口的设备接入信息进行检测，在所述UFS接口存在设备接入时产生所述第二开关控制信号。
6.根据权利要求1所述的控制芯片，其特征在于，所述第一解码单元包括电性相连接的128b132b解码器和第一不归零反转解码器，所述第一编码单元包括电性连接的128b132b编码器和第一不归零反转编码器，所述第二解码单元包括电性相连接的8b10b解码器和第二不归零反转解码器，所述第一编码单元包括电性连接的8b10b编码器和第二不归零反转编码器。
7.根据权利要求1所述的控制芯片，其特征在于，所述第一开关切换单元采用单刀双掷开关。
8.根据权利要求1所述的控制芯片，其特征在于，所述第一开关切换单元采用MOS管开关电路或三极管开关电路。
9.根据权利要求1所述的控制芯片，其特征在于，所述控制芯片还包括锁相环单元，锁相环单元用于接收所述开关控制单元发送的第一开关控制信号并生成第一组时钟信号，或接收所述开关控制单元发送的第二开关控制信号并生成第二组时钟信号；
其中，所述第一组时钟信号用于作为所述PCI-E接口转USB接口工作时所对应的内部时钟信号，所述第二组时钟信号用于作为所述PCI-E接口转UFS接口工作时所对应的内部时钟信号。
10.一种测试板，其特征在于，所述测试板设置有1至9中任一项所述的控制芯片。
11.一种读卡器，其特征在于，所述读卡器设置有1至9中任一项所述的控制芯片。
CN202210078606.1A 2022-01-20 2022-01-20 Pci-e转usb或ufs接口的控制芯片和测试板 Active CN114461560B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210078606.1A CN114461560B (zh) 2022-01-20 2022-01-20 Pci-e转usb或ufs接口的控制芯片和测试板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210078606.1A CN114461560B (zh) 2022-01-20 2022-01-20 Pci-e转usb或ufs接口的控制芯片和测试板

Publications (2)

Publication Number Publication Date
CN114461560A true CN114461560A (zh) 2022-05-10
CN114461560B CN114461560B (zh) 2024-07-19

Family

ID=81411327

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210078606.1A Active CN114461560B (zh) 2022-01-20 2022-01-20 Pci-e转usb或ufs接口的控制芯片和测试板

Country Status (1)

Country Link
CN (1) CN114461560B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116543828A (zh) * 2023-07-06 2023-08-04 成都佰维存储科技有限公司 Ufs协议测试方法、装置、可读存储介质及电子设备

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130097460A1 (en) * 2011-10-18 2013-04-18 Samsung Electronics Co., Ltd. Method of testing universal flash storage (ufs) interface and memory device implementing method of testing ufs interface
CN104956347A (zh) * 2013-02-28 2015-09-30 英特尔公司 将一种互连协议的枚举和/或配置机制用于不同的互连协议
CN106295374A (zh) * 2016-08-23 2017-01-04 记忆科技(深圳)有限公司 一种支持多个UFS设备的加密Hub装置
US20170184667A1 (en) * 2015-12-24 2017-06-29 Intel Corporation Serial I/O functional tester
US20170286357A1 (en) * 2016-03-30 2017-10-05 Intel Corporation Method, Apparatus And System For Communicating Between Multiple Protocols
CN111190839A (zh) * 2018-11-14 2020-05-22 宇瞻科技股份有限公司 存储装置及其微型接口
CN112685351A (zh) * 2020-12-31 2021-04-20 深圳安捷丽新技术有限公司 一种pcie转usb协议的桥接芯片及其运行方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130097460A1 (en) * 2011-10-18 2013-04-18 Samsung Electronics Co., Ltd. Method of testing universal flash storage (ufs) interface and memory device implementing method of testing ufs interface
CN104956347A (zh) * 2013-02-28 2015-09-30 英特尔公司 将一种互连协议的枚举和/或配置机制用于不同的互连协议
US20170184667A1 (en) * 2015-12-24 2017-06-29 Intel Corporation Serial I/O functional tester
US20170286357A1 (en) * 2016-03-30 2017-10-05 Intel Corporation Method, Apparatus And System For Communicating Between Multiple Protocols
CN106295374A (zh) * 2016-08-23 2017-01-04 记忆科技(深圳)有限公司 一种支持多个UFS设备的加密Hub装置
CN111190839A (zh) * 2018-11-14 2020-05-22 宇瞻科技股份有限公司 存储装置及其微型接口
CN112685351A (zh) * 2020-12-31 2021-04-20 深圳安捷丽新技术有限公司 一种pcie转usb协议的桥接芯片及其运行方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116543828A (zh) * 2023-07-06 2023-08-04 成都佰维存储科技有限公司 Ufs协议测试方法、装置、可读存储介质及电子设备
CN116543828B (zh) * 2023-07-06 2023-09-19 成都佰维存储科技有限公司 Ufs协议测试方法、装置、可读存储介质及电子设备

Also Published As

Publication number Publication date
CN114461560B (zh) 2024-07-19

Similar Documents

Publication Publication Date Title
US9948485B2 (en) Three phase and polarity encoded serial interface
US10812102B2 (en) Efficient data encoding
US10484164B2 (en) Clock and data recovery for pulse based multi-wire link
US20200142854A1 (en) Multilane heterogeneous serial bus
CN114461560B (zh) Pci-e转usb或ufs接口的控制芯片和测试板
CN102799558B (zh) 基于cpci总线的rs422通讯模块
TW201810959A (zh) 用於符號轉變時鐘轉碼的偵錯和糾錯的翻轉位元
CN117544248B (zh) 一种隔离式串行接口通信装置及方法
CN113054716B (zh) 一种充电芯片、充电装置及移动终端
Cao et al. Working principle and application analysis of UART
KR20100024255A (ko) 입출력 인터페이스 및 입출력 데이터 전송 방법
CN114336197B (zh) 接口转换装置、测试板和读卡器
US8175170B2 (en) Transmitter, receiver, method for transmitting, method for receiving, fixed length serial burst data transfer system, semiconductor device, and hybrid semiconductor device
CN213581897U (zh) 一种新型显示控制计算模块
CN101667836B (zh) 信息处理设备、解码处理设备和信号传输方法
US11454943B2 (en) Serial isolation communication method, device and system
TWM321548U (en) Control device for level shift of IIC
CN109582620B (zh) 一种uart接口转换装置及接口转换方法
CN201004223Y (zh) 串行高阶连接技术接口主机桥接装置
CN218183434U (zh) 视频编解码卡及视频编解码装置
CN116506097B (zh) 数据处理方法、电子设备及存储介质
CN214795911U (zh) 数据类型控制电路及电路板
CN114416629B (zh) 一种共享串口的通讯电路及通讯方法
CN114189599B (zh) Dp有源光缆及处理其信号同步的方法、可读存储介质
WO2023065162A1 (zh) 移动存储装置的数据传输方法、装置和存储介质

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant