CN218183434U - 视频编解码卡及视频编解码装置 - Google Patents

Abstract

本实用新型提出一种视频编解码卡及视频编解码装置，该视频编解码卡包括板卡，所述板卡上设置有嵌入式CPU、第一DDR内存、第二DDR内存、EMMC Flash闪存、电源管理芯片和数据总线接口；其中，所述数据总线接口设置于所述板卡的一端，所述嵌入式CPU设置于所述第一DDR内存与所述EMMC Flash闪存之间，所述第二DDR内存设置于所述嵌入式CPU与所述数据总线接口之间，所述电源管理芯片设置于所述第一DDR内存远离所述嵌入式CPU的一端；由于本实用新型将嵌入式CPU设置在板卡上，再通过板卡与主机进行相连，进而可在嵌入式CPU内进行视频数据编解码处理，占用主机系统资源较少，提升了处理效率。

Description

视频编解码卡及视频编解码装置

技术领域

本实用新型涉及视频处理技术领域，尤其涉及一种视频编解码卡及视频编解码装置。

背景技术

目前，随着网络的普及，视频技术的应用范围越来越广，如网上可视会议、网上可视电子商务、网上政务、网上购物等。在使用时，为了提升视频数据的传输速率，需对视频数据进行编解码处理。

但现有的大部分是通过服务器预先安装的通用CPU进行编解码，由于一个服务器可安装的CPU数量有限，一般是1～2个，进而当编解码视频数据较多时，通过服务器内置CPU进行编解码容易占用系统资源，处理效率较低。

上述内容仅用于辅助理解本实用新型的技术方案，并不代表承认上述内容是现有技术。

实用新型内容

本实用新型的主要目的在于提供一种视频编解码卡及视频编解码装置，旨在解决现有技术中通过内置CPU进行视频数据编解码容易占用系统资源，处理效率较低的技术问题。

为实现上述目的，本实用新型提出一种视频编解码卡，所述视频编解码卡包括：板卡，所述板卡上设置有嵌入式CPU、第一DDR内存、第二DDR内存、EMMC Flash闪存、电源管理芯片和数据总线接口；

其中，所述数据总线接口设置于所述板卡的一端，所述嵌入式CPU设置于所述第一DDR内存与所述EMMC Flash闪存之间，所述第二DDR内存设置于所述嵌入式CPU与所述数据总线接口之间，所述电源管理芯片设置于所述第一DDR内存远离所述嵌入式CPU的一端；

所述数据总线接口与所述嵌入式CPU和所述电源管理芯片连接，所述嵌入式CPU与所述第一DDR内存、所述第二DDR内存和所述EMMC Flash闪存连接，所述电源管理芯片与所述嵌入式CPU、第一DDR内存、所述第二DDR内存和所述EMMC Flash闪存连接。

可选地，所述嵌入式CPU内集成有CPU模块和编解码模块；

其中，所述CPU模块与所述数据总线接口和所述编解码模块连接；

所述数据总线接口，用于接收主机中的数字视频流，并将所述数字视频流传输至所述CPU模块；

所述CPU模块，用于对所述数字视频流进行转换，并将转换后的数字视频流传输至所述编解码模块；

所述编解码模块，用于对所述转换后的数字视频流进行编码和/或解码处理，并将处理后的数字视频流传输至所述CPU模块；

所述CPU模块，还用于将所述处理后的数字视频流传输至所述数据总线接口；

所述数据总线接口，还用于将所述处理后的数字视频流传输至所述主机。

可选地，所述CPU模块包括：PCIE物理层、信号处理单元、DMA控制器和CPU单元；

其中，所述PCIE物理层与所述数据总线接口和所述信号处理单元连接，所述信号处理单元与所述DMA控制器连接，所述CPU单元与所述DMA控制器和所述编解码模块连接；

所述PCIE物理层，用于接收所述数据总线接口传输的所述数字视频流，并将所述数字视频流传输至所述信号处理单元；

所述信号处理单元，用于将所述数字视频流中的电信号转换成数字信号，并将转换后的数字视频流传输至所述DMA控制器；

所述DMA控制器，用于将所述转换后的数字视频流传输至所述CPU单元；

所述CPU单元，用于将所述转换后的数字视频流传输至所述编解码模块。

可选地，所述数字视频流为原始视频数据流和/或已编码视频数据流。

可选地，在进行编码处理时，所述原始视频数据流为YVU或RGB格式的数字比特流。

可选地，在进行解码处理时，所述已编码视频数据流为H264或H265格式的数字比特流。

可选地，所述嵌入式CPU内还集成有系统管理模块；

其中，所述系统管理模块与所述数据总线接口和所述CPU模块连接；

所述系统管理模块，用于在检测到所述数据总线接口与主机连接成功时，输出处理信号至所述数据总线接口；

所述数据总线接口，还用于在接收到所述处理信号时，将所述主机中的数字视频流传输至所述CPU模块。

为实现上述目的，本实用新型还提出一种视频编解码装置，所述视频编解码装置包括如上文所述的视频编解码卡。

本实用新型提出一种视频编解码卡及视频编解码装置，该视频编解码卡包括板卡，所述板卡上设置有嵌入式CPU、第一DDR内存、第二DDR内存、EMMC Flash闪存、电源管理芯片和数据总线接口；其中，所述数据总线接口设置于所述板卡的一端，所述嵌入式CPU设置于所述第一DDR内存与所述EMMC Flash闪存之间，所述第二DDR内存设置于所述嵌入式CPU与所述数据总线接口之间，所述电源管理芯片设置于所述第一DDR内存远离所述嵌入式CPU的一端；所述数据总线接口与所述嵌入式CPU和所述电源管理芯片连接，所述嵌入式CPU与所述第一DDR内存、所述第二DDR内存和所述EMMC Flash闪存连接，所述电源管理芯片与所述嵌入式CPU、第一DDR内存、所述第二DDR内存和所述EMMC Flash闪存连接。由于本实用新型将嵌入式CPU设置在板卡上，再通过板卡与主机进行相连，进而可在嵌入式CPU内进行视频数据编解码处理，占用主机系统资源较少，提升了处理效率。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。

图1为本实用新型实施例提出的视频编解码卡第一实施例的结构示意图；

图2为本实用新型实施例提出的视频编解码卡第二实施例的结构示意图；

图3为本实用新型实施例提出的视频编解码卡第三实施例的结构示意图。

附图标号说明：

标号	名称	标号	名称
				1	板卡	21	CPU模块
2	嵌入式CPU	22	编解码模块
				3	第一DDR内存	23	系统管理模块
4	第二DDR内存	211	PCIE物理层
				5	EMMC Flash闪存	212	信号处理单元
6	电源管理芯片	213	DMA控制器
				7	数据总线接口	214	CPU单元

本实用新型目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。

具体实施方式

应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型的一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

需要说明，本实用新型实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。

另外，在本实用新型中涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当人认为这种技术方案的结合不存在，也不在本实用新型要求的保护范围之内。

参照图1，图1为本实用新型实施例提出的视频编解码卡第一实施例的结构示意图。

基于图1，提出本实用新型视频编解码卡的第一实施例。

本实施例中，所述视频编解码卡包括：板卡1，所述板卡1上设置有嵌入式CPU2、第一DDR内存3、第二DDR内存4、EMMC Flash闪存5、电源管理芯片6和数据总线接口7；

其中，所述数据总线接口7设置于所述板卡1的一端，所述嵌入式CPU2设置于所述第一DDR内存3与所述EMMC Flash闪存5之间，所述第二DDR内存4设置于所述嵌入式CPU2与所述数据总线接口7之间，所述电源管理芯片6设置于所述第一DDR内存3远离所述嵌入式CPU2的一端；

所述数据总线接口7与所述嵌入式CPU2和所述电源管理芯片6连接，所述嵌入式CPU2与所述第一DDR内存3、所述第二DDR内存4和所述EMMC Flash闪存5连接，所述电源管理芯片6与所述嵌入式CPU2、第一DDR内存3、所述第二DDR内存4和所述EMMC Flash闪存5连接。

需要说明的是，本实施例提供的上述视频编解码卡可应用在对任何视频进行编解码的场景中，或者对其它需要进行编解码的场景中，上述板卡1可以是PCB板，或者其它用于焊接元器件的电路板，本实施例对此不加以限制。

可理解的是，上述嵌入式CPU2可具有独立视频编解码功能，支持PCIE总线协议，上述嵌入式CPU2可采用型号为RK3588的芯片，或者是其它型号的芯片。

应理解的是，上述数据总线接口7可以是M.2接口，且数据总线接口7的传输速度可根据实际情况自行设置，上述数据总线接口7可支持双向通信。

需要说明的是，上述第一DDR内存3和第二DDR内存4可供上述嵌入式CPU2运算时使用，需上述电源管理芯片6持续供电，上述EMMC Flash闪存5可用于存储视频编解码的相关数据，同时上述第一DDR内存3、第二DDR内存4和EMMC Flash闪存5的容量本实施例均不加以限制。

本实施例将嵌入式CPU2设置在板卡1上，再通过板卡1与主机进行相连，进而可在嵌入式CPU2内进行视频数据编解码处理，占用主机系统资源较少，提升了处理效率，同时通过数据总线接口7实现插槽式连接，可扩展性较强，提升用户体验。

参照图2，图2为本实用新型实施例提出的视频编解码卡第二实施例的结构示意图；

如图2所示，基于上述第一实施例，在本实施例中，所述嵌入式CPU2内集成有CPU模块21和编解码模块22；

其中，所述CPU模块21与所述数据总线接口7和所述编解码模块22连接；

所述数据总线接口7，用于接收主机中的数字视频流，并将所述数字视频流传输至所述CPU模块21；

所述CPU模块21，用于对所述数字视频流进行转换，并将转换后的数字视频流传输至所述编解码模块22；

所述编解码模块22，用于对所述转换后的数字视频流进行编码和/或解码处理，并将处理后的数字视频流传输至所述CPU模块21；

所述CPU模块21，还用于将所述处理后的数字视频流传输至所述数据总线接口7；

所述数据总线接口7，还用于将所述处理后的数字视频流传输至所述主机。

需要说明的是，上述主机中可设置有视频处理库，视频处理库内可存储有数字视频流，上述数字视频流可分为原始视频数据流和已编码视频数据流，上述原始视频数据流即为待编码的数字视频流。

可理解的是，在进行编码处理时，上述原始视频数据流可为YVU或RGB格式的数字比特流，在进行解码处理时，上述已编码视频数据流可为H264或H265格式的数字比特流，上述原始视频数据流和已编码视频数据流还可以是其它格式的数字比特流。

在具体实现中，上述数据总线接口7可从主机的视频处理库中接收原始视频数据流，并将原始视频数据流传输至上述CPU模块21进行转换，将CPU模块21转换后的原始视频数据流传输至编解码模块22进行编码，获得已编码视频数据流，再将上述已编码视频数据流通过CPU模块21和数据总线接口7传输至主机，进而完成编码；同时上述数据总线接口7可从主机接收已编码视频数据流，并通过CPU模块21传输至编解码模块22进行解码，获得原始视频数据流，再将原始视频数据流通过CPU模块21和数据总线接口7传输至主机，进而完成解码。

进一步地，为了提升编解码的效率，所述CPU模块21包括：PCIE物理层211、信号处理单元212、DMA控制器213和CPU单元214；

其中，所述PCIE物理层211与所述数据总线接口7和所述信号处理单元212连接，所述信号处理单元212与所述DMA控制器213连接，所述CPU单元214与所述DMA控制器213和所述编解码模块22连接；

所述PCIE物理层211，用于接收所述数据总线接口7传输的所述数字视频流，并将所述数字视频流传输至所述信号处理单元212；

所述信号处理单元212，用于将所述数字视频流中的电信号转换成数字信号，并将转换后的数字视频流传输至所述DMA控制器213；

所述DMA控制器213，用于将所述转换后的数字视频流传输至所述CPU单元214；

所述CPU单元214，用于将所述转换后的数字视频流传输至所述编解码模块22。

需要说明的是，上述PCIE物理层211与信号处理单元212可双向通信，信号处理单元212与DMA控制器213可双向通信，DMA控制器213和CPU单元214可双向通信，CPU单元214与视频编解码模块22可双向通信。

本实施例中数据总线接口7可从主机视频处理库中接收原始视频数据流，并将原始视频数据流传输至上述PCIE物理层211，并通过信号处理单元212转换成数字信号后，传输至DMA控制器213，上述DMA控制器213将转换后的原始视频数据流传输至CPU单元214，CPU单元214再将转换后的原始视频数据流传输至编解码模块22进行编码，获得已编码视频数据流；同时，上述CPU单元214可接收编解码模块22传输的已编码视频数据流，并通过DMA控制器213传输至信号处理单元212，信号处理单元212再将已编码视频数据流通过PCIE物理层211和数据总线接口7传输至主机；同时上述数据总线接口7可从主机接收已编码视频数据流，并依次通过PCIE物理层211、信号处理单元212、DMA控制器213和CPU单元214传输至编解码模块22进行解码，再返回至主机，进而可通过本实施例在主机外部完成视频编解码操作，提升了处理效率。

参照图3，图3为本实用新型实施例提出的视频编解码卡第三实施例的结构示意图；

如图3所示，基于上述各实施例，在本实施例中，为了便于用户管理，所述嵌入式CPU2内还集成有系统管理模块23；

其中，所述系统管理模块23与所述数据总线接口7和所述CPU模块21连接；

所述系统管理模块23，用于在检测到所述数据总线接口7与主机连接成功时，输出处理信号至所述数据总线接口7；

所述数据总线接口7，还用于在接收到所述处理信号时，将所述主机中的数字视频流传输至所述CPU模块21。

需要说明的是，上述系统管理模块23可与主机上的视频处理库建立通信，当检测到视频处理库与数据总线接口7连接成功时，系统管理模块23才输出处理信号传输至数据总线接口7，进而允许数据总线接口7开始数据传输，当未检测到视频处理库与数据总线接口7连接成功时，则未输出处理信号至数据总线接口7，进而不允许数据总线接口7开始数据传输。

本实施例通过系统管理模块23可实时检测数据总线接口7与主机的连接状态，进而便于用户管理。

为实现上述目的，本实用新型还提供了视频编解码装置，所述视频编解码装置包括如上述的视频编解码卡。该视频编解码卡的具体结构参照上述实施例，由于本视频编解码装置采用了上述所有实施例的全部技术方案，因此至少具有上述实施例的技术方案所带来的所有有益效果，在此不再一一赘述。

以上仅为本实用新型的优选实施例，并非因此限制本实用新型的专利范围，凡是利用本实用新型说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本实用新型的专利保护范围。

Claims (8)

1.一种视频编解码卡，其特征在于，所述视频编解码卡包括：板卡，所述板卡上设置有嵌入式CPU、第一DDR内存、第二DDR内存、EMMC Flash闪存、电源管理芯片和数据总线接口；

其中，所述数据总线接口设置于所述板卡的一端，所述嵌入式CPU设置于所述第一DDR内存与所述EMMC Flash闪存之间，所述第二DDR内存设置于所述嵌入式CPU与所述数据总线接口之间，所述电源管理芯片设置于所述第一DDR内存远离所述嵌入式CPU的一端；

所述数据总线接口与所述嵌入式CPU和所述电源管理芯片连接，所述嵌入式CPU与所述第一DDR内存、所述第二DDR内存和所述EMMC Flash闪存连接，所述电源管理芯片与所述嵌入式CPU、第一DDR内存、所述第二DDR内存和所述EMMC Flash闪存连接。

2.如权利要求1所述的视频编解码卡，其特征在于，所述嵌入式CPU内集成有CPU模块和编解码模块；

其中，所述CPU模块与所述数据总线接口和所述编解码模块连接；

所述数据总线接口，用于接收主机中的数字视频流，并将所述数字视频流传输至所述CPU模块；

所述CPU模块，用于对所述数字视频流进行转换，并将转换后的数字视频流传输至所述编解码模块；

所述编解码模块，用于对所述转换后的数字视频流进行编码和/或解码处理，并将处理后的数字视频流传输至所述CPU模块；

所述CPU模块，还用于将所述处理后的数字视频流传输至所述数据总线接口；

所述数据总线接口，还用于将所述处理后的数字视频流传输至所述主机。

3.如权利要求2所述的视频编解码卡，其特征在于，所述CPU模块包括：PCIE物理层、信号处理单元、DMA控制器和CPU单元；

其中，所述PCIE物理层与所述数据总线接口和所述信号处理单元连接，所述信号处理单元与所述DMA控制器连接，所述CPU单元与所述DMA控制器和所述编解码模块连接；

所述PCIE物理层，用于接收所述数据总线接口传输的所述数字视频流，并将所述数字视频流传输至所述信号处理单元；

所述信号处理单元，用于将所述数字视频流中的电信号转换成数字信号，并将转换后的数字视频流传输至所述DMA控制器；

所述DMA控制器，用于将所述转换后的数字视频流传输至所述CPU单元；

所述CPU单元，用于将所述转换后的数字视频流传输至所述编解码模块。

4.如权利要求3所述的视频编解码卡，其特征在于，所述数字视频流为原始视频数据流和/或已编码视频数据流。

5.如权利要求4所述的视频编解码卡，其特征在于，在进行编码处理时，所述原始视频数据流为YVU或RGB格式的数字比特流。

6.如权利要求5所述的视频编解码卡，其特征在于，在进行解码处理时，所述已编码视频数据流为H264或H265格式的数字比特流。

7.如权利要求2所述的视频编解码卡，其特征在于，所述嵌入式CPU内还集成有系统管理模块；

其中，所述系统管理模块与所述数据总线接口和所述CPU模块连接；

所述系统管理模块，用于在检测到所述数据总线接口与主机连接成功时，输出处理信号至所述数据总线接口；

所述数据总线接口，还用于在接收到所述处理信号时，将所述主机中的数字视频流传输至所述CPU模块。

8.一种视频编解码装置，其特征在于，所述视频编解码装置包括权利要求1至7中任一项所述的视频编解码卡。

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