CN114460782B - 阵列基板及其制备方法、显示装置 - Google Patents

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Abstract

本公开实施例公开了一种阵列基板及其制备方法、显示装置，涉及显示技术领域，用于改善亮点(或暗点)不良现象。阵列基板包括第一衬底；沿第一方向延伸的栅线和沿第二方向延伸的数据线；薄膜晶体管；反射电极。第一方向和第二方向相交，栅线和数据线限定出子像素区域。一个薄膜晶体管位于一个子像素区域。一个反射电极位于一个子像素区域，反射电极与位于同一子像素区域的薄膜晶体管电连接。反射电极的边界包括：沿第一方向延伸的第一子边界，沿第二方向延伸的第二子边界，连接相邻第一子边界和第二子边界的倒角边界；相邻第一子边界和第二子边界的延长线的交点位于反射电极的边界外。本公开实施例提供的阵列基板及其制备方法、显示装置用于显示。

Description

阵列基板及其制备方法、显示装置
技术领域
本公开涉及显示技术领域，尤其涉及一种阵列基板及其制备方法、显示装置。
背景技术
液晶显示器(Liquid Crystal Display，简称LCD)由于具有体积小、功耗低、无辐射等特点，得到了迅速地发展及广泛地应用。
发明内容
本公开实施例的目的在于提供一种阵列基板及其制备方法、显示装置，用于改善亮点(或暗点)不良现象，提升显示效果。
为达到上述目的，本公开实施例提供了如下技术方案：
本公开实施例第一方面，提供一种阵列基板。所述阵列基板，包括：第一衬底；设置在所述第一衬底上、且沿第一方向延伸的多条栅线和沿第二方向延伸的多条数据线；设置在所述第一衬底上的多个薄膜晶体管；以及，设置在所述多个薄膜晶体管远离所述第一衬底的一侧的多个反射电极。所述第一方向和所述第二方向相交，所述多条栅线和所述多条数据线限定出多个子像素区域。一个薄膜晶体管位于一个子像素区域内。一个反射电极位于一个所述子像素区域内，所述反射电极与位于同一所述子像素区域内的所述薄膜晶体管电连接。其中，所述反射电极的边界包括：沿所述第一方向延伸的多条第一子边界，沿所述第二方向延伸的多条第二子边界，以及连接相邻第一子边界和第二子边界的多条倒角边界；相邻第一子边界和第二子边界的延长线的交点位于所述反射电极的边界之外。
本公开的一些实施例所提供的阵列基板，通过在反射电极的第一子边界和第二子边界之间设置倒角边界，并将相邻第一子边界和第二子边界的延长线的交点设置在反射电极的边界之外，可以使得倒角边界与相应栅线及数据线的交叠位置处之间的间距，大于该交点与栅线及数据线的交叠位置处之间的间距，进而使得相邻的反射电极中与该交叠位置处相对应的部分之间具有较大的间距。这样在制备形成反射电极的过程中，可以为显影液提供较大的流动空间，有效提升显影液的流动性，有效提升显影液和光刻胶之间的置换效果，避免出现相邻反射电极中位于该交叠位置处的部分之间具有反射电极材料残留的情况。在将阵列基板应用至显示装置中的情况下，可以避免出现相邻子像素区域之间串扰的情况，改善亮点(或暗点)不良的现象，提升显示效果。
在一些实施例中，同一所述反射电极的所述多条倒角边界的形状相同或大致相同；和/或，同一所述反射电极的所述多条倒角边界的长度相等或大致相等。
在一些实施例中，不同所述反射电极的所述多条倒角边界的形状相同或大致相同；和/或，不同所述反射电极的所述多条倒角边界的长度相等或大致相等。
在一些实施例中，所述多条倒角边界的形状包括直线状；呈直线状的倒角边界与相连接的第一子边界之间的夹角为钝角，呈直线状的倒角边界与相连接的第二子边界之间的夹角为钝角。或者，所述多条倒角边界的形状包括曲线状，呈曲线状的倒角边界的曲率中心位于所述反射电极的边界内。或者，所述多条倒角边界的形状包括折线状，呈折线状的倒角边界包括至少两条顺次连接的线段，相邻两条线段之间的夹角为钝角。
在一些实施例中，至少两条倒角边界的两端点连接方向与所述第一方向之间的夹角相等或大致相等；和/或，至少两条倒角边界的两端点连接方向与所述第二方向之间的夹角相等或大致相等。
在一些实施例中，所述第一方向和所述第二方向相互垂直或大致垂直。至少两条倒角边界的两端点连接方向与所述第一方向之间的夹角为45°，至少两条倒角边界的两端点连接方向与所述第二方向之间的夹角为45°。
在一些实施例中，所述多条第一子边界包括相对设置的两条第一子边界；所述多条第二子边界包括相对设置的两条第二子边界；所述多条倒角边界包括四条倒角边界，相邻第一子边界和第二子边界之间连接有一条倒角边界。
在一些实施例中，所述阵列基板，还包括：与所述多条栅线材料相同且同层设置的多个第一电极；以及，与所述多条数据线材料相同且同层设置的多个第二电极。一个第一电极位于一个所述子像素区域内，一个第二电极位于一个所述子像素区域内。其中，位于同一所述子像素区域的第一电极和第二电极构成存储电容器。
在一些实施例中，在所述反射电极与位于同一子像素区域的薄膜晶体管的源极电连接的情况下，所述第二电极与位于同一子像素区域的薄膜晶体管的源极电连接且为一体结构。在所述反射电极与位于同一子像素区域的薄膜晶体管的漏极电连接的情况下，所述第二电极与位于同一子像素区域的薄膜晶体管的漏极电连接且为一体结构。
在一些实施例中，同一所述子像素区域中，所述第二电极在所述第一衬底上的正投影位于所述第一电极在所述第一衬底上的正投影范围内。
在一些实施例中，所述第二电极在所述第一衬底上的正投影边界，与所述第一电极在所述第一衬底上的正投影边界之间的最小间距大于或等于1μm，且小于或等于相邻两条数据线之间间距的10％。
在一些实施例中，所述第二电极在所述第一衬底上的正投影边界，与相邻数据线在所述第一衬底上的正投影边界之间的间距为第一预设值，所述第一预设值大于或等于3μm，且小于或等于相邻两条数据线之间间距的40％。在所述第二电极与位于同一子像素区域的薄膜晶体管的源极电连接的情况下，所述第二电极在所述第一衬底上的正投影边界，与位于同一子像素区域的薄膜晶体管的漏极在所述第一衬底上的正投影边界之间的间距为第二预设值，所述第二预设值大于或等于所述第一预设值。在所述第二电极与位于同一子像素区域的薄膜晶体管的漏极电连接的情况下，所述第二电极在所述第一衬底上的正投影边界，与位于同一子像素区域的薄膜晶体管的源极在所述第一衬底上的正投影边界之间的间距为第三预设值，所述第三预设值大于或等于所述第一预设值。
在一些实施例中，所述第一电极在所述第一衬底上的正投影边界，与相邻数据线在所述第一衬底上的正投影边界之间的间距为第四预设值。在所述第二电极与位于同一子像素区域的薄膜晶体管的源极电连接的情况下，所述第一电极在所述第一衬底上的正投影边界，与位于同一子像素区域的薄膜晶体管的漏极在所述第一衬底上的正投影边界之间的间距为第五预设值，所述第五预设值大于或等于所述第四预设值。在所述第二电极与位于同一子像素区域的薄膜晶体管的漏极电连接的情况下，所述第一电极在所述第一衬底上的正投影边界，与位于同一子像素区域的薄膜晶体管的源极在所述第一衬底上的正投影边界之间的间距为第六预设值，所述第六预设值大于或等于所述第四预设值。
另一方面，提供一种显示装置。所述显示装置包括：如上述任一实施例所述的阵列基板；与所述阵列基板相对设置的对置基板；以及，设置在所述对置基板靠近所述阵列基板一侧的多个隔垫物。其中，一个隔垫物靠近所述阵列基板的端面，与所述阵列基板中的一条栅线和一条数据线的交叠位置相抵，且位于所述阵列基板中与所述交叠位置相邻的多个反射电极的倒角边界所围绕的范围内。
本公开的一些实施例所提供的显示装置所能实现的有益效果，与上述一些实施例中所提供的阵列基板所能实现的有益效果相同，此处不再赘述。
在一些实施例中，所述隔垫物靠近所述阵列基板的端面，与相邻的所述多个反射电极的倒角边界之间的间距，大于或等于2.5μm。
在一些实施例中，所述对置基板包括：第二衬底；以及，设置在所述第二衬底靠近所述阵列基板一侧的黑矩阵。所述黑矩阵具有多个开口。其中，一个开口在所述阵列基板的第一衬底上的正投影位于一个反射电极在所述第一衬底上的正投影范围内。所述开口位于所述阵列基板中所述交叠位置处的部分，与所述反射电极的倒角边界之间的间距，小于或等于2.5μm。
又一方面，提供一种阵列基板的制备方法。所述阵列基板的制备方法，包括：提供第一衬底。在所述第一衬底的一侧形成沿第一方向延伸的多条栅线、沿第二方向延伸的多条数据线以及多个薄膜晶体管；所述第一方向和所述第二方向相交，所述多条栅线和所述多条数据线限定出多个子像素区域，一个薄膜晶体管位于一个子像素区域内。在所述多个薄膜晶体管远离所述第一衬底的一侧形成多个反射电极；一个反射电极位于一个子像素区域内，所述反射电极与位于同一所述子像素区域的薄膜晶体管电连接。其中，所述反射电极的边界包括：沿所述第一方向延伸的多条第一子边界，沿所述第二方向延伸的多条第二子边界，以及连接相邻第一子边界和第二子边界的多条倒角边界；相邻第一子边界和第二子边界的延长线的交点位于所述反射电极的边界之外。
在一些实施例中，所述阵列基板的制备方法，还包括：在形成所述多条栅线的过程中，同步形成多个第一电极；一个第一电极位于一个所述子像素区域内。在形成所述多条数据线的过程中，同步形成多个第二电极；一个第二电极位于一个所述子像素区域内，位于同一所述子像素区域的第一电极和第二电极构成存储电容器。
本公开的一些实施例所提供的阵列基板的制备方法所能实现的有益效果，与上述一些实施例中所提供的阵列基板所能实现的有益效果相同，此处不再赘述。
附图说明
为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程等的限制。
图1为根据一种实现方式中的一种阵列基板的结构图；
图2为图1所示阵列基板的局部放大图；
图3为根据一中实现方式中的一种栅线和数据线交叠位置处的SEM(ScanningElectron Microscope，扫描电子显微镜)成象图；
图4为根据本公开一些实施例中的一种阵列基板的结构图；
图5为根据本公开一些实施例中的另一种阵列基板的结构图；
图6为根据本公开一些实施例中的又一种阵列基板的结构图；
图7为图6所示阵列基板沿M-M＇向的一种剖视图；
图8为图6所示阵列基板沿N-N＇向的一种剖视图；
图9为图6所示阵列基板的一种局部结构放大图；
图10为图9所示结构沿Q-Q＇向的一种剖视图；
图11为根据本公开一些实施例中的一种阵列基板的制备方法的流程图；
图12(a)～图12(d)为根据本公开一些实施例中的一种阵列基板的制备流程图；
图13(a)～图13(g)为根据本公开一些实施例中的另一种阵列基板的制备流程图；
图14为根据本公开一些实施例中的一种显示装置的结构图；
图15为根据本公开一些实施例中的另一种显示装置的结构图；
图16为根据本公开一些实施例中的又一种显示装置的结构图；
图17为根据本公开一些实施例中的又一种显示装置的结构图。
具体实施方式
下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。
除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括(comprise)”及其其他形式例如第三人称单数形式“包括(comprises)”和现在分词形式“包括(comprising)”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例(one embodiment)”、“一些实施例(some embodiments)”或“一些示例(some examples)”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在描述一些实施例时，可能使用了“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。这里所公开的实施例并不必然限制于本文内容。
“A、B和C中的至少一个”与“A、B或C中的至少一个”具有相同含义，均包括以下A、B和C的组合：仅A，仅B，仅C，A和B的组合，A和C的组合，B和C的组合，及A、B和C的组合。
“A和/或B”，包括以下三种组合：仅A，仅B，及A和B的组合。
另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。
如本文所使用的那样，“约”或“近似”包括所阐述的值以及处于特定值的可接受偏差范围内的平均值，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。
本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。
在相关技术中，LCD的主体结构通常包括相对设置的阵列基板和对置基板，以及设置在该阵列基板和对置基板之间的液晶层。通过给LCD提供驱动电压，可以在阵列基板和对置基板之间形成能够驱动液晶层中的液晶分子偏转的电场，使得LCD实现灰阶显示。
按照LCD所采用的光源种类，LCD的类型可以包括透射型、反射型和半透半反型等。其中，反射型LCD指的是，在阵列基板中设置反射层，以利用该反射层对外界入射的自然光进行反射，进而利用反射后的自然光实现图像显示的LCD。由于反射型LCD采用自然光作为光源，不需要使用背光源，因而可以大大降低反射型LCD的功耗，有效增加反射型LCD的续航时间。例如可以将反射型LCD应用到可穿戴领域或工控领域等。
在一种实现方式中，如图1～图2所示，阵列基板通常包括多条栅线GL＇以及与该多条栅线GL＇相交叉且绝缘设置的多条数据线，该多条栅线GL＇和多条数据线DL＇限定出多个子像素区域。阵列基板所包括的反射层R＇可以与该多个子像素区域一一对应设置。其中，上述反射层R＇的形状通常为较为规则的简单形状，例如矩形等，以便于简化制备形成反射层的复杂程度。
在制备形成上述反射层R＇的工艺过程可以为：先形成反射材料薄膜，然后采用光刻工艺对该反射材料薄膜进行图案化处理，得到多个反射层R＇。
经本公开的发明人研究发现，阵列基板中栅线GL＇和数据线DL＇的交叠位置处与其他位置处(例如栅线GL＇中除该交叠位置处的部分所对应的位置或数据线DL＇中除该交叠位置处的部分所对应的位置)具有高度差。在对上述反射材料薄膜进行图案化处理的过程中，位于栅线GL＇和数据线的交叠位置处的光刻胶和其他位置处的光刻胶容易出现感光量不同的情况，而且在栅线GL＇和数据线DL＇的交叠位置处显影液的流动性较差，进而容易导致显影液和光刻胶之间的置换效果较差，这样在图案化处理完成并得到多个反射层R＇之后，容易在栅线GL＇和数据线DL＇的交叠位置处出现反射材料残留的现象(如图3所示)，使得相邻的反射层形成短接，并导致相邻子像素区域之间容易出现串扰，造成反射型LCD出现显示亮点(或暗点)不良的情况。
基于此，如图4～图6所示，本公开的一些实施例提供了一种阵列基板100。
在一些实施例中，如图4～图6所示，阵列基板100可以包括：第一衬底1。
上述第一衬底1的类型包括多种，可以根据实际需要选择设置。
示例性的，上述第一衬底1可以为刚性衬底。其中，该刚性衬底可以为玻璃衬底或PMMA(Polymethyl methacrylate，聚甲基丙烯酸甲酯)衬底等。
示例性的，上述第一衬底1可以为柔性衬底。其中，该柔性衬底可以为PET(Polyethylene terephthalate，聚对苯二甲酸乙二醇酯)衬底、PEN(Polyethylenenaphthalate two formic acid glycol ester，聚萘二甲酸乙二醇酯)衬底或PI(Polyimide，聚酰亚胺)衬底等。
在一些实施例中，如图4～图6所示，阵列基板100还可以包括：设置在第一衬底1上的多条栅线GL和多条数据线DL。
示例性的，上述多条栅线GL沿第一方向X延伸，上述多条数据线DL沿第二方向Y延伸，该多条数据线DL位于该多条栅线GL远离衬底11的一侧，且该多条数据线DL和多条栅线GL之间相互绝缘。
示例性的，如图4～图6所示，第一方向X和第二方向Y相互交叉。这也就意味着，上述多条栅线GL和多条数据线DL相互交叉设置，这样可以利用该多条栅线GL和多条数据线DL限定出多个子像素区域P。
此处，第一方向X和第二方向Y之间的夹角，可以根据实际需要选择设置。例如，第一方向X和第二方向Y之间的夹角可以为85°、87°、90°、91°或95°等。其中，在第一方向X和第二方向Y之间的夹角为90°的情况下，上述多条栅线GL和多条数据线DL相互垂直或大约致相互垂直。
在一些实施例中，如图4～图6所示，阵列基板100还可以包括：设置在第一衬底1上的多个薄膜晶体管2。
示例性的，如图4～图6所示，一个薄膜晶体管2位于一个子像素区域P内，也即，上述多个薄膜晶体管2可以一一对应地设置在上述多个子像素区域P内。
示例性的，如图4～图6所示，可以把沿第一方向X排列成一行的子像素区域P称为同一行子像素区域P，可以把沿第二方向Y排列成一列的子像素区域P称为同一列子像素区域P。同一行子像素区域P的各薄膜晶体管2可以与一条栅线GL电连接，同一列子像素区域P内的薄膜晶体管2可以与一条数据线DL电连接。其中，栅线GL可以给与其电连接的同一行薄膜晶体管2提供扫描信号，控制该行薄膜晶体管2的导通状态，数据线DL可以给与其电连接的同一列薄膜晶体管2提供数据信号。
上述多个薄膜晶体管2的设置方式包括多种，可以根据实际需要选择设置。示例性的，上述多个薄膜晶体管2可以均为N型晶体管；或者，上述多个薄膜晶体管2可以均为P型晶体管；或者，上述多个薄膜晶体管2中的一部分为N型晶体管，另一部分为P型晶体管。其中，上述多个薄膜晶体管2的类型例如可以为低温多晶硅薄膜晶体管。当然，该多个薄膜晶体管2的类型可以不局限于低温多晶硅薄膜晶体管。
上述多个薄膜晶体管2的结构包括多种，可以根据实际需要选择设置。示例性的，上述多个薄膜晶体管2可以均为底栅型薄膜晶体管；或者，上述多个薄膜晶体管2可以均为顶栅型薄膜晶体管；或者，上述多个薄膜晶体管2中的一部分为底栅型薄膜晶体管，另一部分为顶栅型薄膜晶体管。本公开的一些实施例以上述多个薄膜晶体管2均为顶栅型薄膜晶体管为例进行示意性说明。
在一些示例中，如图4～图6及图9、图10所示，每个薄膜晶体管2可以包括有源层21、设置在有源层21远离第一衬底1一侧的栅极22、以及设置在栅极22远离第一衬底1一侧的源极23和漏极24，源极23和漏极24分别通过一过孔与有源层21连接。
示例性的，如图5和图6所示，每个薄膜晶体管2的栅极22可以和上述多条栅线GL材料相同且同层设置，并与相应的一条栅线GL连接；源极23及漏极24可以和上述多条数据线DL材料相同且同层设置，源极23或漏极24可以与相应的一条数据线DL连接。
需要说明的是，本文中提及的“同层”指的是采用同一成膜工艺形成用于形成特定图形的膜层，然后利用同一掩模板通过一次构图工艺形成的层结构。根据特定图形的不同，一次构图工艺可能包括多次曝光、显影或刻蚀工艺，而形成的层结构中的特定图形可以是连续的也可以是不连续的，这些特定图形还可能处于不同的高度或者具有不同的厚度。这样一来，可以在一次构图工艺中同时制备形成上述栅极22和多条栅线GL，在一次构图工艺中同时制备形成上述源极23、漏极24和多条数据线DL，有利于简化阵列基板100的制备工艺。
在一些实施例中，如图4～图6所示，阵列基板100还可以包括：设置在上述多个薄膜晶体管2远离第一衬底1的一侧的多个反射电极3。其中，一个反射电极3位于一个子像素区域P内，也即，该多个反射电极3可以一一对应地设置在上述多个子像素区域P内。
在一些示例中，如图4～图6所示，反射电极3与位于同一子像素区域P内的薄膜晶体管2电连接。此时，反射电极3可以在用于对外界自然光进行反射的同时，作为像素电极，用于进行图像的显示。
示例性的，如图10所示，在上述薄膜晶体管2的源极23与相应的数据线DL电连接的情况下，反射电极3可以与该薄膜晶体管2的漏极24电连接；在上述薄膜晶体管2的漏极24与相应的数据线DL电连接的情况下，反射电极3可以与该薄膜晶体管2的源极23电连接。
上述反射电极3的材料包括多种，具体可以根据实际需要选择设置。示例性的，反射电极3的材料可以为金属材料，例如银(Ag)、铜(Cu)、铝(Al)或钼(Mo)等，或者，反射电极3的材料可以为上述金属材料的合金材料。此处，以反射电极3的材料包括Ag为例，反射电极3的材料还可以包括氧化铟锡(Indium Tin Oxide，简称ITO)，使得反射电极3的结构为ITO/Ag/ITO的层叠结构，这样可以利用ITO对Ag进行保护，避免Ag被氧化。
上述反射电极3的结构包括多种，具体可以根据实际需要选择设置。示例性的，反射电极3例如可以为块状电极，或者，反射电极3可以为具有狭缝的电极。
在一些示例中，如图5、图6及图9所示，反射电极3的边界31包括：沿第一方向X延伸的多条第一子边界31a，沿第二方向Y延伸的多条第二子边界31b，以及连接相邻第一子边界31a和第二子边界31b的多条倒角边界31c。
示例性的，如图5、图6及图9所示，相邻第一子边界31a和第二子边界31b的延长线的交点O位于反射电极3的边界31之外。
此处，如图5、图6及图9所示，相邻第一子边界31a和第二子边界31b的延长线的交点O位于相应栅线GL及数据线DL的交叠位置处。也就是说，相比于相邻第一子边界31a和第二子边界31b的延长线的交点O，与该相邻第一子边界31a和第二子边界31b连接的倒角边界31c更为远离相对应的栅线GL及数据线DL的交叠位置处，倒角边界31c与该交叠位置处之间的间距更大。这样可以使得相邻的反射电极3中与该交叠位置处相对应的部分之间具有较大的间距，进而在制备形成反射电极3的过程中，可以提升显影液的流动性，提升显影液和光刻胶之间的置换效果，避免在相邻的反射电极3中位于该交叠位置处的部分之间形成反射电极材料的残留。
其中，相应栅线GL及数据线DL的交叠位置处指的是，与相邻第一子边界31a和第二子边界31b的延长线的交点O间距最小的栅线GL和数据线DL之间的交叠位置处。
由此，本公开的一些实施例所提供的阵列基板100，通过在反射电极3的第一子边界31a和第二子边界31b之间设置倒角边界31c，并将相邻第一子边界31a和第二子边界31b的延长线的交点O设置在反射电极3的边界31之外，可以使得倒角边界31c与相应栅线GL及数据线DL的交叠位置处之间的间距，大于该交点O与栅线GL及数据线DL的交叠位置处之间的间距，进而使得相邻的反射电极3中与该交叠位置处相对应的部分之间具有较大的间距。这样在制备形成反射电极3的过程中，可以为显影液提供较大的流动空间，有效提升显影液的流动性，有效提升显影液和光刻胶之间的置换效果，避免出现相邻反射电极3中位于该交叠位置处的部分之间具有反射电极材料残留的情况。在将阵列基板100应用至显示装置中的情况下，可以避免出现相邻子像素区域P之间串扰的情况，改善亮点(或暗点)不良的现象，提升显示效果。
需要说明的是，上述倒角边界31c具有多种设置方式，可以根据实际需要选择设置。
在一些实施例中，同一反射电极3所包括的多条倒角边界31c的形状相同或大致相同；和/或，同一反射电极3所包括的多条倒角边界31c的长度相等或大致相等。
也即，同一反射电极3所包括的多条倒角边界31c，形状相同或大致相同，或者，长度相等或大致相等，或者在形状相同或大致相同的同时，长度相等或大致相等。
这样便于对反射电极3进行图案设计，有利于降低制备形成反射电极3的复杂度。
在另一些实施例中，不同反射电极3所包括的多条倒角边界31c的形状相同或大致相同；和/或，不同反射电极3所包括的多条倒角边界31c的长度相等或大致相等。
也即，不同反射电极3所包括的多条倒角边界31c，形状相同或大致相同，或者，长度相等或大致相等，或者在形状相同或大致相同的同时，长度相等或大致相等。
这样不仅能够进一步降低制备形成反射电极3的复杂度，便于对反射电极3进行图案设计，还可以确保相邻反射电极3中与相应栅线GL及数据线DL交叠位置处相对应的部分之间具有较大的间距，确保对相邻反射电极3之间反射电极材料残留现象的改善效果。
上述反射电极3所包括的多条倒角边界31c的形状包括多种，可以根据实际需要选择设置。
在一些示例中，该多条倒角边界31c的形状包括直线状、曲线状和折线状中的至少一种。当然，倒角边界31c的形状不局限于上述示意性描述的几种。下面结合附图对倒角边界31c进行示意性说明。
示例性的，如图5和图9所示，上述多条倒角边界31c的形状可以包括直线状。在此情况下，呈直线状的倒角边界31c与相连接的第一子边界31a之间的夹角为钝角，呈直线状的倒角边界31c与相连接的第二子边界31b之间的夹角为钝角。
这可以相当于去除了反射电极3中位于栅线GL和数据线DL的交叠位置处的部分，也即去除了反射电极3的棱角，对反射电极3进行了倒角处理，避免反射电极3的边界31在该交叠位置处形成尖端。
这样不仅便于对反射电极3进行图案设计，避免增加制备形成反射电极3的复杂度，还可以确保倒角边界31c与该交叠位置处之间的间距，大于与该倒角边界31c相连接的第一子边界31a和第二子边界31b的延长线交点O与该交叠位置处之间的间距，确保对相邻反射电极3之间反射电极材料残留现象的改善效果。
此外，通过对反射电极3进行倒角设计，可以避免相邻的反射电极3之间或者反射电极3与相邻的数据线DL之间出现尖端放电的现象，提高阵列基板100抗ESD(Electro-Static discharge，静电释放)的能力。
示例性的，如图5所示，上述多条倒角边界31c的形状可以包括曲线状。在此情况下，呈曲线状的倒角边界31c的曲率中心位于反射电极3的边界31内。也即，倒角边界31c朝向相应栅线GL和数据线DL的交叠位置处凸出。
通过将倒角边界31c的形状设置为曲线状，不仅可以避免增加制备形成反射电极3的复杂度，还可以确保倒角边界31c与上述交叠位置处之间的间距，大于与该倒角边界31c相连接的第一子边界31a和第二子边界31b的延长线交点O与该交叠位置处之间的间距，确保对相邻反射电极3之间反射电极材料残留现象的改善效果。
通过将呈曲线状的倒角边界31c的曲率中心位于反射电极3的边界31内，可以确保反射电极3与上述交叠位置处相对应的部分是朝向该交叠位置处凸出的，而不是朝向反射电极3内部凹陷。这样不仅可以避免倒角边界31c形成尖端，还可以避免倒角边界31c和第一子边界31a的连接处或者倒角边界31c和第二子边界31b的连接处形成尖端，有效提升提高阵列基板100抗ESD的能力。
此处，上述曲线的形状例如可以为波浪形或弧形等。
示例性的，如图6所示，上述多条倒角边界31c的形状包括折线状。在此情况下，呈折线状的倒角边界31c包括至少两条顺次连接的线段，相邻两条线段之间的夹角为钝角。
此处，呈折线状的倒角边界31c所包括的线段的数量例如可以为两条、三条、四条或五条等。其中，无论线段的数量为多少，相邻两条线段之间的夹角均为钝角，以避免倒角边界31c中存在尖端。
通过将倒角边界31c的形状设置为折线状，并使得折线状的倒角边界31c所包括的线段中，相邻两条线段之间的夹角为钝角，不仅可以有效增大倒角边界31c与上述交叠位置处之间的间距，确保对相邻反射电极3之间反射电极材料残留现象的改善效果，还可以避免反射电极3与上述交叠位置处相对应的部分形成尖端，有效提升提高阵列基板100抗ESD的能力。
在一些实施例中，如图5所示，至少两条倒角边界31c的两端点D连接方向与第一方向X之间的夹角相等或大致相等；和/或，至少两条倒角边界31c的两端点D连接方向与第二方向Y之间的夹角相等或大致相等。
在一些示例中，可以仅有两条倒角边界31c的两端点D连接方向与第一方向X之间的夹角相等或大致相等；或者，可以有多条倒角边界31c(例如所有的倒角边界31c)的两端点D连接方向与第一方向X之间的夹角相等或大致相等。
在另一些示例中，可以仅有两条倒角边界31c的两端点D连接方向与第二方向Y之间的夹角相等或大致相等；或者，可以有多条倒角边界31c(例如所有的倒角边界31c)的两端点D连接方向与第二方向Y之间的夹角相等或大致相等。
通过设置倒角边界31c的两端点D连接方向与第一方向X之间的夹角和/或第二方向Y之间的夹角，可以有效降低制备形成反射电极3的复杂度，而且，能够实现对倒角边界31c与上述交叠位置处之间的间距的控制，可以在确保对相邻反射电极3之间反射电极材料残留现象的改善效果的同时，避免影响应用有阵列基板100的显示装置的正常显示。
下面对倒角边界31c的两端点D连接方向与第一方向X之间的夹角和/或第二方向Y之间的夹角进行示意性说明。
在一些示例中，如图5所示，第一方向X和第二方向Y相互垂直或大致垂直。至少两条倒角边界31c(例如两条、三条或所有倒角边界31c)的两端点D连接方向与第一方向X之间的夹角为45°，至少两条倒角边界31c(例如两条、三条或所有倒角边界31c)的两端点D连接方向与第二方向Y之间的夹角为45°。
这样有利于使得不同倒角边界31c与上述交叠位置处之间的间距具有较小的差异，或者有利于使得不同倒角边界31c与上述交叠位置处之间的间距相等，有效改善相邻反射电极3之间反射电极材料残留现象，并为后续制备形成的结构提供较好的条件。
在一些示例中，如图5和图6所示，反射电极3的边界31所包括的多条第一子边界31a包括相对设置的两条第一子边界31a，所包括的多条第二子边界31b包括相对设置的两条第二子边界31b，所包括的多条倒角边界31c包括四条倒角边界31c，相邻第一子边界31a和第二子边界31b之间连接有一条倒角边界31c。
示例性的，上述两条第一子边界31a、两条第二子边界31b和四条倒角边界31c，可以顺次串接，形成一封闭的图形，构成反射电极3的边界31，反射电极3的形状可以为具有倒角的矩形。此时，每个反射电极3中的四条倒角边界31c的形状例如可以为直线形，且该倒角边界31c与第一方向X之间的夹角以及该倒角边界31c与第二方向Y之间的夹角可以均为45°。
这样可以有效相邻反射电极3之间反射电极材料残留现象，并使得每相邻四个反射电极3的倒角边界31c及其延长线围成矩形区域，为后续制备形成在该矩形区域内的结构提供良好的空间。
在一些实施例中，如图6所示，阵列基板100还可以包括：与上述多条栅线GL材料相同且同层设置的多个第一电极4，以及与上述多条数据线DL材料相同且同层设置的多个第二电极5。其中，一个第一电极4位于一个子像素区域P内，一个第二电极5位于一个子像素区域P内，位于同一子像素区域P的第一电极4和第二电极5构成存储电容器C。
通过将上述多个第一电极4和多条栅线GL同层设置，可以在一次构图工艺中同时制备形成多个第一电极4和多条栅线GL。通过将上述多个第二电极5和多条数据线DL同层设置，可以在一次构图工艺中同时制备形成多个第二电极5和多条数据线DL。这样有利于简化阵列基板100的制备工艺。
在一些示例中，如图6、图9和图10所示，在反射电极3与位于同一子像素区域P的薄膜晶体管2的源极23电连接的情况下，第二电极5可以与位于同一子像素区域P的薄膜晶体管2的源极23电连接且为一体结构。在反射电极3与位于同一子像素区域P的薄膜晶体管2的漏极24电连接的情况下，第二电极5可以与位于同一子像素区域P的薄膜晶体管2的漏极24电连接且为一体结构。
也就是说，第二电极5和反射电极3共同电连接至薄膜晶体管2的源极23或漏极24，在数据线DL中的数据信号通过薄膜晶体管2向反射电极3传输的过程中，同时还会将数据信号传输至第二电极5。
在一些示例中，如图6所示，同一行子像素区域P内的多个第一电极4可以相连接，呈一体结构。第一电极4中传输的电信号例如可以为公共电压信号。
示例性的，数据线DL在传输数据信号的过程中，数据线DL对子像素区域P的串扰率为：
Crosstalk(n)％＝Cpd/(Clc+Cst)；其中，Cpd表示为数据线DL对反射电极3的耦合电容，Clc表示为在将阵列基板100应用至显示装置中的情况下的液晶电容，Cst表示为第一电极4和第二电极5所构成的存储电容器C的电容。
由上可知，通过在各子像素区域P内设置存储电容器C，可以利用该存储电容器C的电容作为补偿电容，降低数据线DL对子像素区域P的串扰率，改善阵列基板100以及应用有该阵列基板100的显示装置的显示效果。
需要说明的是，本文中提及的“一体结构”指的是，采用一次构图工艺形成的特性图形是连续的，未断开的。
在一些示例中，如图6、图9和图10所示，同一子像素区域P中，第二电极5在第一衬底1上的正投影位于第一电极4在第一衬底1上的正投影范围内。
此时，第二电极5在第一衬底1上的正投影边界中的一部分可以与第一电极4在第一衬底1上的正投影边界中的一部分重合，第二电极5在第一衬底1上的正投影边界中的另一部分与第一电极4在第一衬底1上的正投影边界中的另一部分之间的最小间距大于0；或者，第二电极5在第一衬底1上的正投影边界与第一电极4在第一衬底1上的正投影边界之间的最小间距大于0。
考虑到制备形成第一电极4和第二电极5的工艺不可避免地会具有一定的误差，本公开通过将第二电极5在第一衬底1上的正投影设置在第一电极4在第一衬底1上的正投影范围内，可以确保第一电极4和第二电极5之间具有较大的相对面积，进而确保存储电容器C能够具有较大的电容量，能够存储较多的电荷，有效降低数据线DL对子像素区域P的串扰率，改善阵列基板100以及应用有该阵列基板100的显示装置的显示效果。
需要说明的是，两边界之间的最小间距指的是，两边界中，相互靠近的一部分边界之间的间距。
示例性的，第二电极5在第一衬底1上的正投影边界，与第一电极4在第一衬底1上的正投影边界之间的最小间距大于或等于1μm，且小于或等于相邻两条数据线之间间距的10％。
这样有利于进一步确保第一电极4和第二电极5之间具有较大的相对面积，有利于进一步降低数据线DL对子像素区域P的串扰率，改善阵列基板100以及应用有该阵列基板100的显示装置的显示效果。
例如，第二电极5在第一衬底1上的正投影边界，与第一电极4在第一衬底1上的正投影边界之间的最小间距，可以为1μm、1.1μm或相邻两条数据线之间间距的10％等。
在一些示例中，如图6和图7所示，第二电极5在第一衬底1上的正投影边界，与相邻数据线DL在第一衬底1上的正投影边界之间的间距为第一预设值L1，该第一预设值L1大于或等于3μm，且小于或等于相邻两条数据线之间间距的40％。例如，第一预设值L1可以为3μm、3.1μm或相邻两条数据线之间间距的40％等。
这样既可以确保第一电极4和第二电极5具有较大的面积，使得第一电极4和第二电极5之间具有较大的相对面积，使得存储电容器C具有较大的电荷量，还可以避免数据DL和第二电极5之间产生较大的耦合电容。
需要说明的是，在第二电极5与位于同一子像素区域P的薄膜晶体管2的源极23电连接的情况下，薄膜晶体管2的漏极24会与相应的数据线DL电连接，并呈一体结构。由于该漏极24会通过过孔与薄膜晶体管2的有源层21连接，会使得数据线DL中与漏极24相对应的部分在第一方向X上的尺寸大于其余部分在第一方向X上的尺寸。
基于此，如图6～图8所示，第二电极5中与漏极24相对应的部分会进行内缩设置，使得第二电极5在第一衬底1上的正投影边界，与位于同一子像素区域P的薄膜晶体管2的漏极24在第一衬底1上的正投影边界之间的间距(也即第二预设值L2)，大于或等于第一预设值L1。这样有利于减小数据DL和第二电极5的耦合电容，进而有利于减小Cpd，有效降低数据线DL对子像素区域P的串扰率。
同理，在第二电极5与位于同一子像素区域P的薄膜晶体管2的漏极24电连接的情况下，薄膜晶体管2的源极23会与相应的数据线DL电连接，并呈一体结构，还会使得数据线中与源极23相对应的部分在第一方向X上的尺寸大于其余部分在第一方向X上的尺寸。
基于此，如图6和图8所示，第二电极5中与源极23相对应的部分会进行内缩设置，使得第二电极5在第一衬底1上的正投影边界，与位于同一子像素区域P的薄膜晶体管2的源极23在第一衬底1上的正投影边界之间的间距(也即第三预设值L3)，大于或等于第一预设值L1。这样有利于减小数据DL和第二电极5的耦合电容，进而有利于减小Cpd，有效降低数据线DL对子像素区域P的串扰率。
在一些示例中，如图6～图8所示，第一电极4在第一衬底1上的正投影边界，与相邻数据线DL在第一衬底1上的正投影边界之间的间距为第四预设值L4。
示例性的，在第二电极5与位于同一子像素区域P的薄膜晶体管2的源极23电连接的情况下，第一电极4在第一衬底1上的正投影边界，与位于同一子像素区域P的薄膜晶体管2的漏极24在第一衬底1上的正投影边界之间的间距为第五预设值L5，其中，第五预设值L5大于或等于第四预设值L4。也即，第一电极4中与漏极24相对应的部分进行内缩设置。这样可以增大第一电极4和数据线DL之间的间距，减小数据线DL和第一电极4的耦合电容，提升存储电容器C的充电能力。
示例性的，在第二电极5与位于同一子像素区域P的薄膜晶体管2的漏极24电连接的情况下，第一电极4在第一衬底1上的正投影边界，与位于同一子像素区域P的薄膜晶体管2的源极23在第一衬底1上的正投影边界之间的间距为第六预设值L6，其中，第六预设值L6大于或等于第四预设值L4。也即，第一电极4中与源极23相对应的部分进行内缩设置。这样可以增大第一电极4和数据线DL之间的间距，减小数据线DL和第一电极4的耦合电容，提升存储电容器C的充电能力。
本公开的一些实施例提供了一种显示装置1000。如图14所示，该显示装置1000包括：如上述一些实施例中所述的阵列基板100，与该阵列基板100相对设置的对置基板200，以及设置在阵列基板100和对置基板200之间的液晶层300。
上述液晶层300中的液晶分子的类型包括多种。示例性的，液晶分子为正性液晶分子，或者，液晶分子为负性液晶分子。
在一些示例中，如图14所示，上述对置基板200包括第二衬底6以及设置在第二衬底6靠近阵列基板一侧的公共电极层7。该第二衬底6可以采用与第一衬底1相同的结构，该公共电极层7例如呈面状结构。
通过在阵列基板100中的反射电极3中输入数据信号，在对置基板200中的公共电极层7中输入公共电压信号，便可以在阵列阵列基板100和对置基板200之间形成电场，以驱动液晶层300中的液晶分子的偏转，使得显示装置1000实现图像显示。
此时，上述显示装置1000可以称为扭曲向列(Twisted Nematic，简称TN)显示模式的显示装置。当然，本公开所提供的显示装置1000并不局限于该TN显示模式的显示装置，例如，通过将公共电极层7设置在阵列基板100上，可以使得显示装置1000为平面转换(InPlane Switching，简称IPS)显示模式的显示装置，或者为高级超维场转换(AdvancedSuper Dimension Switch，简称ADS)显示模式的显示装置。
在一些示例中，如图14所示，显示装置1000还可以包括：设置在对置基板200靠近阵列基板100一侧的多个隔垫物400。
此处，以显示装置1000为TN显示模式的显示装置为例，该多个隔垫物400可以位于公共电极层7靠近阵列基板100的一侧。
示例性的，如图16和图17所示，一个隔垫物400靠近阵列基板100的端面E，与阵列基板100中的一条栅线GL和一条数据线DL的交叠位置相抵。这样可以避免隔垫物400对显示装置1000的显示效果产生不良影响。
需要说明的是，显示装置100包括显示区F和位于该显示区F旁侧的边框区G。其中，旁侧指的是，显示区F的一侧、两侧或周侧等。此时，边框区G也便位于显示区F的一侧或两侧，或者边框区G围绕显示区F设置。
例如，如图15所示，上述多个隔垫物400中的一部分隔垫物400位于显示区F内，另一部分隔垫物400可以位于边框区G内。
上述多个隔垫物400可以称为主隔垫物。如图15所示，在将阵列基板100和对置基板200对盒后，该多个隔垫物400会与阵列基板1相抵，并产生一定的压缩量，处于压缩状态，对显示装置1000的盒厚(例如大约可以为2.5μm)起到主要支撑的作用。
示例性的，如图16所示，上述隔垫物400靠近阵列基板100的端面E，位于阵列基板100中与上述交叠位置相邻的多个反射电极3的倒角边界31c所围绕的范围内。也即，上述隔垫物400靠近阵列基板100的端面E，与反射电极3之间无交叠。
在一些示例中，阵列基板100还包括位于边框区G的周边电路(例如GOA电路等)，该周边电路与位于显示区F的栅线GL、数据线DL及薄膜晶体管2等同步制备形成。由于反射电极3仅位于显示区F，且反射电极3的厚度大约可以为0.1μm，通过在反射电极3的边界31中设置倒角边界31c，并使得位于显示区F的隔垫物400靠近阵列基板100的端面E，设置为与反射电极3之间无交叠，可以减小与不同隔垫物400所相抵的阵列基板100的部分之间的段差，使得位于显示区F的隔垫物400的压缩量和位于边框区G的隔垫物400的压缩量相同或大致相同，避免显示装置1000出现框Mura等显示不良现象。
上述显示装置1000所包括的阵列基板100，具有与上述一些实施例中提供的阵列基板100相同的结构和有益效果，由于上述一些实施例已经对阵列基板100的结构和有益效果进行了详细的描述，因而此处不再赘述。
此外，通过将隔垫物400靠近阵列基板100的端面E，设置在与上述交叠位置相邻的多个反射电极3的倒角边界31c所围绕的范围内，使得隔垫物400与反射电极3无交叠，可以有效避免显示装置1000出现框Mura等显示不良现象。
在一些实施例中，隔垫物400靠近阵列基板100的端面E，与相邻的多个反射电极3的倒角边界31c之间的间距，大于或等于2.5μm。
示例性的，隔垫物400靠近阵列基板100的端面E，与相邻的多个反射电极3的倒角边界31c之间的间距，可以为2.5μm、2.7μm、2.8μm、3μm或3.3μm等。
在对阵列基板100和对置基板200进行对盒的过程中，存在对盒误差。通过设置隔垫物400靠近阵列基板100的端面E，与相邻的多个反射电极3的倒角边界31c之间的间距，可以确保在对盒误差范围内，隔垫物400靠近阵列基板100的端面E能够位于相邻的多个反射电极3的倒角边界31c所围绕的范围内，使得该隔垫物400靠近阵列基板100的端面E在第二衬底6上的正投影与相邻的多个反射电极3在第二衬底6上的正投影无交叠。这样有利于避免显示装置1000出现框Mura等显示不良现象。
在一些实施例中，如图14所示，上述对置基板200还可以包括：设置在第二衬底6靠近阵列基板100一侧的黑矩阵8。在对置基板200包括公共电极层7的情况下，黑矩阵8可以位于公共电极层7和第二衬底6之间。
在一些示例中，如图17所示，黑矩阵8具有多个开口K，该多个开口与阵列基板100中的多个子像素区域P一一对应设置。如图14所示，对置基板200还可以包括设置在黑矩阵8靠近阵列基板100一侧的滤色层9。该滤色层9包括多个滤色部91，每个滤色部91的至少一部分位于一个开口K内。
示例性的，上述多个滤色部91可以包括多个红色滤色部、多个蓝色滤色部或多个绿色滤色部。
在一些示例中，如图17所示，一个开口K在阵列基板100的第一衬底1上的正投影位于一个反射电极3在第一衬底1上的正投影范围内。也即，黑矩阵8对阵列基板100中的多条栅线GL、多条数据线DL和多个薄膜晶体管2以及多个隔垫物400形成了覆盖，仅通过开口K暴露反射电极3的一部分。这样有利于防止显示装置1000出现漏光现象，使得显示装置1000能够具有较好的显示效果。
此处，隔垫物400在第一衬底1上的正投影的形状包括多种，可以根据实际需要选择设置。
示例性的，隔垫物400在第一衬底1上的正投影的形状可以为圆形或多边形。该多边形例如可以为矩形、五边形、六边形或八边形(如图17所示)等。
需要说明的是，黑矩阵8中用于遮挡多个隔垫物400的部分(也即黑矩阵8中覆盖栅线DL和数据线的交叠位置处的部分)在第一衬底1上的正投影形状，与隔垫物400在第一衬底1上的正投影的形状相同或大致相同，这样可以确保黑矩阵8对隔垫物400的遮挡效果。
例如，如图17所示，在隔垫物400在第一衬底1上的正投影的形状为八边形的情况下，黑矩阵8中用于遮挡多个隔垫物400的部分在第一衬底1上的正投影形状可以为八边形。
示例性的，开口K位于阵列基板100中交叠位置处的部分，与反射电极3的倒角边界31c之间的间距，小于或等于2.5μm。也即，黑矩阵8中用于遮挡多个隔垫物400的部分(也即黑矩阵8中覆盖栅线DL和数据线的交叠位置处的部分)的边界与相应反射电极3的倒角边界31c之间的间距，小于或等于2.5μm。
示例性的，上述间距，可以为1.8μm、1.85μm、2μm、2.1μm或2.5μm等。
通过设置开口K位于阵列基板100中交叠位置处的部分，与反射电极3的倒角边界31c之间的间距，既可以确保黑矩阵8对反射电极3的遮挡效果，又可以确保开口K具有较大的面积，使得显示装置1000具有较大的开口率。而且，还可以与隔垫物400靠近阵列基板100的端面E与相邻的多个反射电极3的倒角边界31c之间的间距相结合，共同限定反射电极3中倒角边界31c的位置。
在一些实施例中，显示装置1000可以是手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件，也可以是智能手表、智能手环等可穿戴电子设备。
本公开的一些实施例提供了一种阵列基板的制备方法。如图11所示，该阵列基板的制备方法包括：S100～S300。
S100，提供第一衬底1。
示例性的，第一衬底1的结构可以参照上述一些示例中的示意性说明，此处不再赘述。
S200，在第一衬底1的一侧形成沿第一方向X延伸的多条栅线GL、沿第二方向Y延伸的多条数据线DL以及多个薄膜晶体管2。第一方向X和第二方向Y相交，该多条栅线GL和多条数据线DL限定出多个子像素区域P，一个薄膜晶体管2位于一个子像素区域P内。
在一些示例中，以薄膜晶体管2均为顶栅型薄膜晶体管为例，上述S200中，形成多条栅线GL、多条数据线DL以及多个薄膜晶体管2的步骤，例如可以包括：S210～S250。
S210，如图12(a)和图13(a)所示，在第一衬底1的一侧形成有源材料薄膜，然后对有源材料薄膜进行图案化处理，形成多个有源层21。
示例性的，可以采用沉积工艺形成有源材料薄膜。在对有源材料薄膜进行图案化处理时，例如可以采用光刻工艺。
示例性的，有源层21可以为U型有源层。
S220，如图13(b)所示，在上述多个有源层21远离第一衬底1的一侧形成栅绝缘薄膜。
示例性的，栅绝缘薄膜的材料可以采用硅氧化物(SiOx)、硅氮化物(SiNx)或氮氧化硅(SiON)等。
例如可以采用化学气相沉积(Chemical Vapor Deposition，简称CVD)方式或等离子体增强化学气相沉积(Plasma Enhanced Chemical Vapor Deposition，简称PECVD)等工艺形成栅绝缘薄膜。
S230，如图12(b)和图13(c)所示，在栅绝缘薄膜远离第一衬底1的一侧形成栅导电薄膜，对栅导电薄膜进行图案化处理，形成多条栅线GL和多个栅极22。
示例性的，可以采用沉积工艺形成上述栅导电薄膜，然后采用光刻工艺对栅导电薄膜进行图案化处理。
示例性的，一条栅线GL可以和多个栅极22为一体结构。
可选的，栅导电薄膜的材料可以采用金属材料，例如银(Ag)、铜(Cu)、铝(Al)或钼(Mo)等。
S240，如图13(d)和图13(e)所示，在上述多条栅线GL和多个栅极22远离第一衬底1的一侧形成层间绝缘薄膜，对层间绝缘薄膜和栅绝缘薄膜进行图案化处理，形成暴露每个有源层21的两端的过孔，得到层间绝缘层和栅绝缘层。
示例性的，可以采用沉积工艺形成层间绝缘薄膜，可以采用光刻工艺对层间绝缘薄膜和栅绝缘薄膜进行图案化处理。
S250，如图12(c)和图13(f)所示，在层间绝缘层远离第一衬底1的一侧形成源漏导电薄膜，对源漏导电薄膜进行图案化处理，形成多条数据线DL、多个源极23和多个漏极24。其中，有源层21通过一个过孔与源极23电连接，并通过另一个过孔与漏极24电连接。
示例性的，可以采用沉积工艺形成源漏导电薄膜，并采用光刻工艺对源漏导电薄膜进行图案化处理。
示例性的，源漏导电薄膜的材料可以采用金属材料，例如Ag、Cu、Al或Mo等。例如，在源漏导电薄膜采用Al的情况下，源漏导电薄膜的结构例如可以为ITO/Al/ITO的层叠结构，以利用ITO对Al进行保护，防止Al被氧化。
S300，如图12(d)和图13(g)所示，在上述多个薄膜晶体管2远离第一衬底1的一侧形成多个反射电极3。一个反射电极3位于一个子像素区域P内，反射电极3与位于同一子像素区域P的薄膜晶体管2电连接。其中，反射电极3的边界31包括：沿第一方向X延伸的多条第一子边界31a，沿第二方向Y延伸的多条第二子边界31b，以及连接相邻第一子边界31a，和第二子边界31b的多条倒角边界31c；相邻第一子边界31a和第二子边界31b的延长线的交点O位于反射电极3的边界31之外。
在一些示例中，形成多个反射电极3的步骤，例如可以包括：S310～S320。
S310，在上述多个薄膜晶体管2远离第一衬底1的一侧形成反射材料薄膜。
示例性的，可以采用溅射工艺或沉积工艺等形成上述反射材料薄膜。
S320，对反射材料薄膜进行图案化处理，形成多个反射电极3。
示例性的，可以采用光刻工艺对反射材料薄膜进行图案化处理。采用光刻工艺对反射材料薄膜进行图案化处理的步骤，例如可以包括：S321～S324。
S321，在反射材料薄膜远离第一衬底1的一侧形成光刻胶层。
例如，可以采用涂覆工艺形成上述光刻胶层。
S322，对光刻胶层进行曝光。
此处，以光刻胶层所采用的光刻胶为正性光刻胶为例，在对光刻胶层进行曝光时，光刻胶层中未被曝光的部分的图形与待形成反射电极的图形相同，被曝光的部分的图形则与栅线GL、数据线DL以及相邻待形成反射电极的倒角边界所围成的区域相对应。
由于倒角边界的设置，增大了反射电极3与相应栅线GL和数据线DL交叠位置处的间距，这样可以降低光刻胶层中与该交叠位置处相对应的部分的感光量与其他部分的感光量之间的差异。
S323，对光刻胶层进行显影，去除被曝光的部分，得到图案化的光刻胶层。
由于倒角边界的设置，增大了反射电极3与相应栅线GL和数据线DL交叠位置处的间距，进而增大了显影液的流动空间，这样在对光刻胶层进行显影的过程中，可以有效提升显影液的流动性，并提升显影液与光刻胶层之间的置换效果。
S324，以图案化的光刻胶层为掩膜，对反射材料薄膜进行图案化处理，得到多个反射电极3。
由于显影液流动性的提高以及显影液与光刻胶层之间的置换效果的提高，可以较为完全的去除光刻胶层中被曝光的部分，这样在对反射材料薄膜进行图案化处理的过程中，可以较为完全的去除反射材料薄膜中被图案化的部分，避免在相邻的反射电极3中位于上述交叠位置处的部分之间形成反射电极材料的残留。
本公开的一些实施例所提供的阵列基板的制备方法所能实现的有益效果与上述一些实施例中所提供的阵列基板100所能实现的有益效果相同，此处不再赘述。
在一些实施例中，上述阵列基板的制备方法，还包括：如图12(b)和图13(c)所示，在上述S230中，在对栅导电薄膜进行图案化处理，形成多条栅线GL和多个栅极22的过程中，同步形成多个第一电极4；如图12(c)和图13(f)所示，在上述S250中，在对源漏导电薄膜进行图案化处理，形成多条数据线DL、多个源极23和多个漏极24的过程中，同步形成多个第二电极5。
示例性的，一个第一电极4位于一个子像素区域P内，一个第二电极5位于一个子像素区域P内，且位于同一子像素区域P的第一电极4和第二电极5构成存储电容器C。
通过将第一电极4与栅线GL同步形成，将第二电极5与数据线DL同步形成，可以有效简化制备形成阵列基板100的工艺流程。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (18)

1.一种阵列基板，其特征在于，所述阵列基板包括：
第一衬底；
设置在所述第一衬底上、且沿第一方向延伸的多条栅线和沿第二方向延伸的多条数据线；所述第一方向和所述第二方向相交，所述多条栅线和所述多条数据线限定出多个子像素区域；
设置在所述第一衬底上的多个薄膜晶体管；一个薄膜晶体管位于一个子像素区域内；以及，
设置在所述多个薄膜晶体管远离所述第一衬底的一侧的多个反射电极；一个反射电极位于一个所述子像素区域内，所述反射电极与位于同一所述子像素区域内的所述薄膜晶体管电连接；
其中，所述反射电极的边界包括：沿所述第一方向延伸的多条第一子边界，沿所述第二方向延伸的多条第二子边界，以及连接相邻第一子边界和第二子边界的多条倒角边界；相邻第一子边界和第二子边界的延长线的交点位于所述反射电极的边界之外。
2.根据权利要求1所述的阵列基板，其特征在于，同一所述反射电极的所述多条倒角边界的形状相同或大致相同；和/或，
同一所述反射电极的所述多条倒角边界的长度相等或大致相等。
3.根据权利要求2所述的阵列基板，其特征在于，不同所述反射电极的所述多条倒角边界的形状相同或大致相同；和/或，
不同所述反射电极的所述多条倒角边界的长度相等或大致相等。
4.根据权利要求2所述的阵列基板，其特征在于，
所述多条倒角边界的形状包括直线状；呈直线状的倒角边界与相连接的第一子边界之间的夹角为钝角，呈直线状的倒角边界与相连接的第二子边界之间的夹角为钝角；或者，
所述多条倒角边界的形状包括曲线状，呈曲线状的倒角边界的曲率中心位于所述反射电极的边界内；或者，
所述多条倒角边界的形状包括折线状，呈折线状的倒角边界包括至少两条顺次连接的线段，相邻两条线段之间的夹角为钝角。
5.根据权利要求1所述的阵列基板，其特征在于，至少两条倒角边界的两端点连接方向与所述第一方向之间的夹角相等或大致相等；和/或，
至少两条倒角边界的两端点连接方向与所述第二方向之间的夹角相等或大致相等。
6.根据权利要求5所述的阵列基板，其特征在于，所述第一方向和所述第二方向相互垂直或大致垂直；
至少两条倒角边界的两端点连接方向与所述第一方向之间的夹角为45°，至少两条倒角边界的两端点连接方向与所述第二方向之间的夹角为45°。
7.根据权利要求5所述的阵列基板，其特征在于，所述多条第一子边界包括相对设置的两条第一子边界；
所述多条第二子边界包括相对设置的两条第二子边界；
所述多条倒角边界包括四条倒角边界，相邻第一子边界和第二子边界之间连接有一条倒角边界。
8.根据权利要求1～7中任一项所述的阵列基板，其特征在于，所述阵列基板还包括：
与所述多条栅线材料相同且同层设置的多个第一电极，一个第一电极位于一个所述子像素区域内；以及，
与所述多条数据线材料相同且同层设置的多个第二电极，一个第二电极位于一个所述子像素区域内；
其中，位于同一所述子像素区域的第一电极和第二电极构成存储电容器。
9.根据权利要求8所述的阵列基板，其特征在于，
在所述反射电极与位于同一子像素区域的薄膜晶体管的源极电连接的情况下，所述第二电极与位于同一子像素区域的薄膜晶体管的源极电连接且为一体结构；
在所述反射电极与位于同一子像素区域的薄膜晶体管的漏极电连接的情况下，所述第二电极与位于同一子像素区域的薄膜晶体管的漏极电连接且为一体结构。
10.根据权利要求8所述的阵列基板，其特征在于，同一所述子像素区域中，所述第二电极在所述第一衬底上的正投影位于所述第一电极在所述第一衬底上的正投影范围内。
11.根据权利要求10所述的阵列基板，其特征在于，所述第二电极在所述第一衬底上的正投影边界，与所述第一电极在所述第一衬底上的正投影边界之间的最小间距大于或等于1μm，且小于或等于相邻两条数据线之间间距的10％。
12.根据权利要求8所述的阵列基板，其特征在于，所述第二电极在所述第一衬底上的正投影边界，与相邻数据线在所述第一衬底上的正投影边界之间的间距为第一预设值，所述第一预设值大于或等于3μm，且小于或等于相邻两条数据线之间间距的40％；
在所述第二电极与位于同一子像素区域的薄膜晶体管的源极电连接的情况下，所述第二电极在所述第一衬底上的正投影边界，与位于同一子像素区域的薄膜晶体管的漏极在所述第一衬底上的正投影边界之间的间距为第二预设值，所述第二预设值大于或等于所述第一预设值；
在所述第二电极与位于同一子像素区域的薄膜晶体管的漏极电连接的情况下，所述第二电极在所述第一衬底上的正投影边界，与位于同一子像素区域的薄膜晶体管的源极在所述第一衬底上的正投影边界之间的间距为第三预设值，所述第三预设值大于或等于所述第一预设值。
13.根据权利要求8所述的阵列基板，其特征在于，所述第一电极在所述第一衬底上的正投影边界，与相邻数据线在所述第一衬底上的正投影边界之间的间距为第四预设值；
在所述第二电极与位于同一子像素区域的薄膜晶体管的源极电连接的情况下，所述第一电极在所述第一衬底上的正投影边界，与位于同一子像素区域的薄膜晶体管的漏极在所述第一衬底上的正投影边界之间的间距为第五预设值，所述第五预设值大于或等于所述第四预设值；
在所述第二电极与位于同一子像素区域的薄膜晶体管的漏极电连接的情况下，所述第一电极在所述第一衬底上的正投影边界，与位于同一子像素区域的薄膜晶体管的源极在所述第一衬底上的正投影边界之间的间距为第六预设值，所述第六预设值大于或等于所述第四预设值。
14.一种显示装置，其特征在于，所述显示装置包括：
如权利要求1～13中任一项所述的阵列基板；
与所述阵列基板相对设置的对置基板；以及，
设置在所述对置基板靠近所述阵列基板一侧的多个隔垫物；
其中，一个隔垫物靠近所述阵列基板的端面，与所述阵列基板中的一条栅线和一条数据线的交叠位置相抵，且位于所述阵列基板中与所述交叠位置相邻的多个反射电极的倒角边界所围绕的范围内。
15.根据权利要求14所述的显示装置，其特征在于，所述隔垫物靠近所述阵列基板的端面，与相邻的所述多个反射电极的倒角边界之间的间距，大于或等于2.5μm。
16.根据权利要求14或15所述的显示装置，其特征在于，所述对置基板包括：
第二衬底；以及，
设置在所述第二衬底靠近所述阵列基板一侧的黑矩阵，所述黑矩阵具有多个开口；
其中，一个开口在所述阵列基板的第一衬底上的正投影位于一个反射电极在所述第一衬底上的正投影范围内；
所述开口位于所述阵列基板中所述交叠位置处的部分，与所述反射电极的倒角边界之间的间距，小于或等于2.5μm。
17.一种阵列基板的制备方法，其特征在于，所述阵列基板的制备方法包括：
提供第一衬底；
在所述第一衬底的一侧形成沿第一方向延伸的多条栅线、沿第二方向延伸的多条数据线以及多个薄膜晶体管；所述第一方向和所述第二方向相交，所述多条栅线和所述多条数据线限定出多个子像素区域，一个薄膜晶体管位于一个子像素区域内；
在所述多个薄膜晶体管远离所述第一衬底的一侧形成多个反射电极；一个反射电极位于一个子像素区域内，所述反射电极与位于同一所述子像素区域的薄膜晶体管电连接；
其中，所述反射电极的边界包括：沿所述第一方向延伸的多条第一子边界，沿所述第二方向延伸的多条第二子边界，以及连接相邻第一子边界和第二子边界的多条倒角边界；相邻第一子边界和第二子边界的延长线的交点位于所述反射电极的边界之外。
18.根据权利要求17所述的阵列基板的制备方法，其特征在于，所述阵列基板的制备方法还包括：
在形成所述多条栅线的过程中，同步形成多个第一电极；一个第一电极位于一个所述子像素区域内；
在形成所述多条数据线的过程中，同步形成多个第二电极；一个第二电极位于一个所述子像素区域内，位于同一所述子像素区域的第一电极和第二电极构成存储电容器。
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