CN114446793A - 高压mos器件的制作方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 27
- 238000000034 method Methods 0.000 claims abstract description 102
- 230000008569 process Effects 0.000 claims abstract description 74
- 239000000758 substrate Substances 0.000 claims abstract description 64
- 239000004065 semiconductor Substances 0.000 claims abstract description 63
- 238000005468 ion implantation Methods 0.000 claims abstract description 60
- 238000002513 implantation Methods 0.000 claims abstract description 37
- 239000000126 substance Substances 0.000 claims abstract description 18
- 239000000463 material Substances 0.000 claims description 52
- 238000002955 isolation Methods 0.000 claims description 46
- 239000002019 doping agent Substances 0.000 claims description 16
- 229920002120 photoresistant polymer Polymers 0.000 claims description 13
- 238000002347 injection Methods 0.000 claims description 11
- 239000007924 injection Substances 0.000 claims description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- 238000005530 etching Methods 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 167
- 239000007943 implant Substances 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000000427 thin-film deposition Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
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- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- High Energy & Nuclear Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Health & Medical Sciences (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明提供一种高压MOS器件的制作方法。所述制作方法包括：提供包括有源区的半导体基底，半导体基底上形成有栅氧化层和硬掩模层，栅氧化层和硬掩模层依次覆盖有源区的上表面，位于有源区的边缘区域上的栅氧化层的厚度大于位于有源区的中心区域上的栅氧化层的厚度；以硬掩模层为掩膜，执行第一离子注入工艺，倾斜地向有源区的边缘区域注入掺杂物质；以及去除硬掩模层，执行第二离子注入工艺，向有源区注入掺杂物质，在有源区的顶部形成高压注入阱。如此通过第一离子注入工艺来补偿第二离子注入工艺中有源区的边缘区域的注入剂量较少的问题，从而可以提高形成的高压注入阱的掺杂浓度的均匀性，提高高压MOS器件的电性能。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种高压MOS器件的制作方法。
背景技术
近年来高压MOS器件（HV MOS）的应用日益广泛，例如电源控制和驱动电路等领域，其工作电压在几十伏甚至上百伏。
图1为一种高压MOS器件的结构示意图。如图1所示，用于形成高压MOS器件的半导体基底100包括有源区100a（AA），有源区100a通过隔离结构104限定。高压MOS器件的栅氧化层101a形成在有源区100a的半导体基底上，如图1所示，栅氧化层101a的截面（沿有源区100a的Width方向上的截面）例如为双喇叭口的形状，即栅氧化层101a具有位于有源区100a边缘区域上的凸峰（Hump），使得栅氧化层101a边缘区域的厚度大于其中间区域的厚度。后续在对有源区100a进行离子注入形成高压注入阱106时，由于栅氧化层101a不同区域的厚度差别，导致有源区100a边缘区域的注入剂量（IMP dose）少于中间区域的注入剂量，从而形成的高压注入阱106的边缘区域（图1中的虚线框内）的掺杂浓度小于中间区域的掺杂浓度，如此在对栅极107施加电压时，会导致高压注入阱106边角（corner）的漏电（Leak）增加，或者导致高压MOS器件提前开启，进而降低了高压MOS器件的阈值电压稳定性（Vthstability，VTS）。
发明内容
本发明的目的之一是提供一种高压MOS器件的制作方法，可以提高高压注入阱掺杂浓度的均匀性，降低高压注入阱边角的漏电以及提高高压MOS器件的阈值电压稳定性。
为了实现上述目的，本发明提供一种高压MOS器件的制作方法。所述高压MOS器件的制作方法包括：
提供半导体基底，所述半导体基底包括隔离结构和由所述隔离结构限定的有源区，所述半导体基底上形成有栅氧化层和硬掩模层，所述栅氧化层和所述硬掩模层依次覆盖所述有源区的半导体基底上表面；所述有源区包括靠近所述隔离结构的边缘区域和远离所述隔离结构的中心区域，位于所述有源区的边缘区域上的栅氧化层的厚度大于位于所述有源区的中心区域上的栅氧化层的厚度；
以所述硬掩模层为掩膜，执行第一离子注入工艺，倾斜地向所述有源区的边缘区域注入掺杂物质；以及
去除所述硬掩模层，执行第二离子注入工艺，向所述有源区注入掺杂物质，在所述有源区的半导体基底顶部形成高压注入阱，其中，所述第一离子注入工艺和所述第二离子注入工艺注入的掺杂物质的导电类型相同。
可选的，位于所述有源区的边缘区域上的栅氧化层的最大厚度比位于所述有源区的中心区域上的栅氧化层的平均厚度大10nm以上。
可选的，所述第一离子注入工艺的注入角度为10°~30°。
可选的，根据所述硬掩膜层下表面与所述隔离结构上表面之间的高度差选择所述第一离子注入工艺的注入能量。
可选的，所述第一离子注入工艺和所述第二离子注入工艺注入的掺杂物质相同。
可选的，所述提供半导体基底，所述半导体基底包括隔离结构和由所述隔离结构限定的有源区，所述半导体基底上形成有栅氧化层和硬掩模层的方法包括：
提供半导体基底；
依次形成氧化材料层和硬掩膜材料层，所述氧化材料层和所述硬掩模材料层覆盖所述半导体基底的上表面；
形成图形化的光刻胶层，以所述图形化的光刻胶层为掩膜，刻蚀所述硬掩膜材料层并露出所述氧化材料层的上表面，剩余的所述硬掩膜材料层作为所述硬掩模层；
以所述硬掩模层为掩膜，向下刻蚀所述氧化材料层和所述半导体基底，并停止在所述半导体基底中，形成沟槽，剩余的所述氧化材料层作为所述栅氧化层；
形成线形氧化层，所述线形氧化层保形地覆盖在所述沟槽的内表面；
在所述沟槽内填满隔离介质层，形成所述隔离结构；
其中，在形成所述线形氧化层的过程中，位于所述有源区的边缘区域上的栅氧化层的厚度增加。
可选的，采用高温炉管工艺形成所述线形氧化层。
可选的，所述栅氧化层和所述线形氧化层的材料均包括氧化硅。
可选的，所述硬掩模层的材料层包括氮化硅。
可选的，在所述有源区的半导体基底顶部形成所述高压注入阱后，所述高压MOS器件的制作方法包括：
在所述有源区上形成栅极，且所述栅极从所述有源区上方延伸至与所述有源区相邻的隔离结构的上方。
本发明的高压MOS器件的制作方法中，首先，提供包括有源区的半导体基底，半导体基底上形成有栅氧化层和硬掩模层，所述栅氧化层和所述硬掩模层依次覆盖所述有源区的半导体基底上表面，且位于有源区的边缘区域上的栅氧化层的厚度大于位于有源区的中心区域上的栅氧化层的厚度，即栅氧化层边缘区域的厚度大于其中心区域的厚度；然后，以所述硬掩模层为掩膜，执行第一离子注入工艺，倾斜地向所述有源区的边缘区域注入掺杂物质；接着，去除所述硬掩模层，执行第二离子注入工艺，向有源区注入掺杂物质，在有源区的半导体基底顶部形成高压注入阱，第一离子注入工艺和第二离子注入工艺注入的掺杂物质的导电类型相同。由于栅氧化层边缘区域的厚度较中心区域的厚度厚，边缘区域的栅氧化层对掺杂物质的阻挡能力大于中心区域的栅氧化层，因而仅通过第二离子注入工艺形成高压注入阱时，会导致有源区中心区域的注入剂量大于边缘区域的注入剂量，本发明的高压MOS器件的制作方法中，通过第一离子注入工艺来补偿第二离子注入工艺中有源区的边缘区域的注入剂量较少的问题，从而可以提高形成的高压注入阱的掺杂浓度的均匀性，降低高压注入阱边角的漏电以及提高高压MOS器件的阈值电压稳定性，提高高压MOS器件的电性能；而且，在执行第一离子注入工艺时，以现有的硬掩模层为掩膜，如此可以在不增加掩膜成本的情况下提高高压注入阱的掺杂浓度均匀性，有助于节约生产成本。
附图说明
图1为一种高压MOS器件的结构示意图。
图2为本发明一实施例的高压MOS器件的制作方法的流程图。
图3至图10为本发明一实施例的高压MOS器件的制作方法的分步骤结构示意图。
附图标记说明：100-半导体基底；101-氧化材料层；101a-栅氧化层；102-硬掩模材料层；102a-硬掩膜层；103-沟槽；104a-线形氧化层；104b-隔离介质层；104-隔离结构；105-掺杂区；106-高压注入阱；107-栅极；108-侧墙；109-接触插塞；110-金属导线。
具体实施方式
以下结合附图和具体实施例对本发明提出的高压MOS器件的制作方法作进一步详细说明。根据下面的说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
为了提高高压注入阱掺杂浓度的均匀性，降低高压注入阱边角的漏电以及提高高压MOS器件的阈值电压稳定性，本实施例提供一种高压MOS器件的制作方法。图2为本发明一实施例的高压MOS器件的制作方法的流程图，如图2所示，所述高压MOS器件的制作方法包括：
S1，提供半导体基底，所述半导体基底包括隔离结构和由所述隔离结构限定的有源区，所述半导体基底上形成有栅氧化层和硬掩模层，所述栅氧化层和所述硬掩模层依次覆盖所述有源区的半导体基底上表面；所述有源区包括靠近所述隔离结构的边缘区域和远离所述隔离结构的中心区域，位于所述有源区的边缘区域上的栅氧化层的厚度大于位于所述有源区的中心区域上的栅氧化层的厚度；
S2，以所述硬掩模层为掩膜，执行第一离子注入工艺，倾斜地向所述有源区的边缘区域注入掺杂物质；
S3，去除所述硬掩模层，执行第二离子注入工艺，向所述有源区注入掺杂物质，在所述有源区的半导体基底顶部形成高压注入阱，其中，所述第一离子注入工艺和所述第二离子注入工艺注入的掺杂物质的导电类型相同。
图3至图10为本发明一实施例的高压MOS器件的制作方法的分步骤结构示意图。以下结合图2以及图3至图10对本实施例的高压MOS器件的制作方法进行说明。
步骤S1中，提供半导体基底，所述半导体基底包括隔离结构和由所述隔离结构限定的有源区，所述半导体基底上形成有栅氧化层和硬掩模层的方法可以包括分步骤S11至S16。
分步骤S11，如图3所示，提供半导体基底100。所述半导体基底100的材料包括但不限于单晶或多晶半导体材料，另外，还可以是本征单晶硅衬底或者是轻微掺杂的硅衬底，进一步地，可以为N型多晶硅衬底或P型多晶硅衬底。
分步骤S12，如图3所示，依次形成氧化材料层101和硬掩膜材料层102，所述氧化材料层101和所述硬掩模材料层102覆盖所述半导体基底100的上表面。所述氧化材料层101和所述硬掩模材料层102可以采用化学气相沉积工艺（CVD）或原子层沉积工艺（ALD）等本领域公知的薄膜沉积工艺形成，在此不做限定。所述氧化材料层101的材料可以包括氧化硅。所述硬掩模材料层102的材料可以包括氮化硅或氮氧化硅等。所述硬掩模材料层102可以为单层结构或由不同材料层构成的多层结构。
分步骤S13，参考图3和图4，形成图形化的光刻胶层（图中未示出），以所述图形化的光刻胶层为掩膜，刻蚀所述硬掩膜材料层102并露出所述氧化材料层101的上表面，剩余的所述硬掩膜材料层作为所述硬掩模层102a。形成图形化的光刻胶层的方法可以包括：在硬掩模材料层102上涂布光刻胶形成光刻胶层，对光刻胶层进行曝光和显影，形成图形化的光刻胶层，再对图形化的光刻胶层进行后烘烤，以进一步固化所述图形化的光刻胶层。
分步骤S14，参考图4，以所述硬掩模层102a为掩膜，向下刻蚀所述氧化材料层101和所述半导体基底100，并停止在所述半导体基底100中，形成沟槽103，剩余的所述氧化材料层作为所述栅氧化层101a。本实施例中，可以采用干法刻蚀工艺刻蚀所述氧化材料层101和所述半导体基底100形成所述沟槽103，形成的沟槽103的数量可以为多个。图4中，所述沟槽103的截面形状为倒梯形。但不限于此，在其它实施例中，所述沟槽103的截面形状可以为矩形等其它形状。所述硬掩模层102a的材料可以包括氮化硅。
分步骤S15，如图5所示，形成线形氧化层104a，所述线形氧化层104a可以保形地覆盖在所述沟槽103的内表面。本实施例中，所述栅氧化层101a和所述线形氧化层104a的材料均可以包括氧化硅。所述线形氧化层104a可以采用高温炉管工艺形成。所述线形氧化层104a可以修复沟槽103表面的缺陷，提高隔离结构的隔离效果。
本实施例中，在形成线形氧化层104a的过程中，位于有源区100a的边缘区域上的栅氧化层101a的厚度增加，使得位于有源区100a的边缘区域上的栅氧化层的厚度大于位于有源区100a的中心区域上的栅氧化层的厚度，即使得栅氧化层101a边缘区域的厚度大于其中心区域的厚度。
具体的，在形成线形氧化层104a的过程中，氧气从沟槽103的侧表面扩散进入到有源区100a的边缘区域并与半导体基底100中的硅反应形成氧化硅，从而在有源区100a的边缘区域，栅氧化层101a的厚度会增厚；而由于硬掩模层102a的覆盖阻挡，氧气难以扩散到有源区100a的中心区域，从而栅氧化层101a中心区域的厚度不会增厚。而且，在形成线形氧化层104a的过程中，半导体基底100处在温度较高的环境中，栅氧化层101a的边缘会被圆化，如此也会使得栅氧化层101a边缘区域的厚度大于中心区域的厚度。
如图5所示，从中心到边缘的方向上，栅氧化层101a的边缘区域的厚度逐渐增大；或者说，对于边缘区域的栅氧化层，其与中心区域相接的位置厚度最小，与隔离结构104相接的位置厚度最大；或者说，栅氧化层101a的截面为双喇叭口的形状；或者说，栅氧化层101a具有位于有源区100a边缘区域上的凸峰，且凸峰朝向半导体基底100的方向凸起。
本实施例中，参考图5，位于所述有源区100a的边缘区域上的栅氧化层的最大厚度H2比位于所述有源区100a的中心区域上的栅氧化层的平均厚度H1大10nm以上。但不限于此，H2与H1的厚度之差可以视具体工艺条件而定。
分步骤S16，参考图6，在所述沟槽103内填满隔离介质层104b，形成所述隔离结构104。分步骤S16具体可以包括：在半导体基底100上形成填充材料层，所述填充材料层填满所述沟槽103且覆盖所述硬掩模层102a的上表面；利用化学机械研磨工艺（CMP）对填充材料层进行平坦化处理，去除所述硬掩模层102a上方的填充材料层，剩余的填充材料层作为所述隔离介质层104b。需要说明的是，如图6所示，由于隔离介质层104b和硬掩模层102a的研磨选择比不同，在CMP之后，所述隔离介质层104b的上表面会以略微低于所述硬掩膜层102a的上表面。本实施例中，所述隔离介质层104b的材料可以包括氧化硅。
需要说明的是，本实施例中，高压MOS器件的栅氧化层101a在形成隔离结构104之前形成，在形成线形氧化层104a的过程中，虽然栅氧化层101a的边缘区域的厚度会略微增厚，但是由于高压MOS器件的栅氧化层总体相对较厚，故而栅氧化层101a的边缘区域的厚度略微增加不会对器件的电性能造成较大影响。但是，栅氧化层101a这样的厚度变化对于栅氧化层的厚度较薄的器件（例如中压MOS器件或低压MOS器件）的电性能的影响是致命的，因此，中压MOS器件和低压MOS器件的栅氧化层通常是在隔离结构形成之后、甚至是形成注入阱之后再形成。
接着，执行步骤S2，如图7所示，以所述硬掩模层102a为掩膜，执行第一离子注入工艺，倾斜地向所述有源区100a的边缘区域注入掺杂物质，使得有源区100a的边缘区域形成具有一定掺杂浓度的掺杂区105。
在第一离子注入工艺中，当注入角度过大时，掺杂区105容易过多的延伸到硬掩膜层102a下方从而存在掺杂物进入有源区100a的中心区域的风险；而当注入角度过小时，位于有源区100a的边缘区域内的掺杂区105的范围过小，即掺杂区105补偿的范围过小。也就是说，注入角度过大或过小均不利于提高后续形成的高压注入阱的掺杂浓度的均匀性。综合考虑后，本实施例中，所述第一离子注入工艺的注入角度可以设置为10°~30°，其中，注入角度的基准线为半导体基底100上表面的法线。
本实施例中，可以根据所述硬掩膜层下表面与所述隔离结构上表面之间的高度差选择所述第一离子注入工艺的注入能量。第一离子注入工艺的注入能量的选择可以根据实际情况调整。
执行步骤S3，如图8所示，去除所述硬掩模层102a，如图9所示，执行第二离子注入工艺，向所述有源区100a注入掺杂物质，在所述有源区100a的半导体基底顶部形成高压注入阱106，其中，所述第一离子注入工艺和所述第二离子注入工艺注入的掺杂物质的导电类型相同。
由于栅氧化层101a边缘区域的厚度较中心区域的厚度厚，边缘区域的栅氧化层对掺杂物质的阻挡能力大于中心区域的栅氧化层，因而在第二离子注入工艺中，有源区100a中心区域的注入剂量会大于边缘区域的注入剂量，本实施例中，第一离子注入工艺在有源区100a的边缘区域注入的掺杂物质可以补偿有源区100a的边缘区域的注入剂量，即通过第一离子注入工艺和第二离子注入工艺的组合，可以解决由于栅氧化层101a厚度不均匀导致的有源区100a的注入剂量不均匀的问题，可以提高形成的高压注入阱106的掺杂浓度的均匀性。
本实施例中，第二离子注入工艺可以垂直的向有源区100a注入掺杂物质。但不限于此，第二离子注入工艺的注入角度可以根据实际需要调整。需要说明的是，在图9中，形成的高压注入阱106已经覆盖了掺杂区105，故图9中未示出掺杂区。
所述第一离子注入工艺和所述第二离子注入工艺注入的掺杂物质可以根据半导体基底100的导电类型以及需要形成的高压注入阱106的导电类型选择。例如，当需要形成P型的高压注入阱时，第一离子注入工艺和第二离子注入工艺注入的掺杂物质可以为硼或/和镓等；当需要形成N型的高压注入阱时，第一离子注入工艺和第二离子注入工艺注入的掺杂物质可以为磷或/和砷等。为了便于确定（计算）第一离子注入工艺的注入剂量，本实施例中，第一离子注入工艺和第二离子注入工艺注入的掺杂物质可以相同。
如图10所示，在所述有源区100a的半导体基底顶部形成所述高压注入阱106后，所述高压MOS器件的制作方法可以包括：在所述有源区100a上形成栅极107，栅极107位于栅氧化层101a的上方，且所述栅极107从所述有源区100a上方延伸至与所述有源区100a相邻的隔离结构104的上方，如此可以确保栅极107在有源区100a的宽度方向上（即width方向，图10的水平方向）覆盖有源区100a，确保栅极107的控制能力，提高高压MOS器件的性能。
栅极107的材料可以包括多晶硅或金属。当栅极107的材料包括金属时，栅极107可以由多层金属堆叠而成。
在形成栅极107后，所述高压MOS器件的制作方法还可以包括：形成栅极107的侧墙108，侧墙108覆盖栅极107的侧壁；以栅极107和侧墙108为掩膜，对栅极和侧墙两侧的有源区进行离子注入，形成源极区和漏极区（图中未示出），其中，源极区-栅极-漏极区可以沿有源区100a的长度方向（Length方向）排布，有源区100a的长度方向与其宽度方向相互垂直；在所述栅极107的上方形成接触插塞109以及与接触插塞109连接的金属导线110。
本实施例的高压MOS器件的制作方法包括：提供半导体基底100，所述半导体基底100包括隔离结构104和由所述隔离结构104限定的有源区100a，所述半导体基底100上形成有栅氧化层101a和硬掩模层102a，所述栅氧化层101a和所述硬掩模层102b依次覆盖所述有源区100a的半导体基底上表面；所述有源区100a包括靠近所述隔离结构104的边缘区域和远离所述隔离结构104的中心区域，位于所述有源区100a的边缘区域上的栅氧化层的厚度大于位于所述有源区100b的中心区域上的栅氧化层的厚度，即栅氧化层101a边缘区域的厚度大于其中心区域的厚度；以所述硬掩模层102a为掩膜，执行第一离子注入工艺，倾斜地向所述有源区100a的边缘区域注入掺杂物质；以及去除所述硬掩模层102a，执行第二离子注入工艺，向所述有源区100a注入掺杂物质，在所述有源区的半导体基底顶部形成高压注入阱106，其中，所述第一离子注入工艺和所述第二离子注入工艺注入的掺杂物质的导电类型相同。本实施例的高压MOS器件的制作方法中，通过第一离子注入工艺来补偿第二离子注入工艺中有源区100a的边缘区域的注入剂量较少的问题，从而可以提高形成的高压注入阱106的掺杂浓度的均匀性，降低高压注入阱106边角的漏电以及提高高压MOS器件的阈值电压稳定性，提高高压MOS器件的电性能；而且，在执行第一离子注入工艺时，以现有的硬掩模层102a为掩膜，如此可以在不增加掩膜成本的情况下提高了高压注入阱的掺杂浓度均匀性，有助于节约生产成本。
如在本申请中所使用的术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括一个或者至少两个该特征，除非内容另外明确指出外。
贯穿整个说明书中提及的“一实施例”或“本实施例”表示与实施例一起描述的特定部件、结构或特征包括在至少一个实施例中。因此，在贯穿整个说明书中的各个地方出现的短语“一实施例”或“本实施例”不是必须表示同样的实施例。而且，在一个或多个实施例中，特定部件、结构或特征可以以任意合适的方式组合。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (10)
1.一种高压MOS器件的制作方法，其特征在于，包括：
提供半导体基底，所述半导体基底包括隔离结构和由所述隔离结构限定的有源区，所述半导体基底上形成有栅氧化层和硬掩模层，所述栅氧化层和所述硬掩模层依次覆盖所述有源区的半导体基底上表面；所述有源区包括靠近所述隔离结构的边缘区域和远离所述隔离结构的中心区域，位于所述有源区的边缘区域上的栅氧化层的厚度大于位于所述有源区的中心区域上的栅氧化层的厚度；
以所述硬掩模层为掩膜，执行第一离子注入工艺，倾斜地向所述有源区的边缘区域注入掺杂物质；以及
去除所述硬掩模层，执行第二离子注入工艺，向所述有源区注入掺杂物质，在所述有源区的半导体基底顶部形成高压注入阱，其中，所述第一离子注入工艺和所述第二离子注入工艺注入的掺杂物质的导电类型相同。
2.如权利要求1所述的高压MOS器件的制作方法，其特征在于，位于所述有源区的边缘区域上的栅氧化层的最大厚度比位于所述有源区的中心区域上的栅氧化层的平均厚度大10nm以上。
3.如权利要求1所述的高压MOS器件的制作方法，其特征在于，所述第一离子注入工艺的注入角度为10°~30°。
4.如权利要求1所述的高压MOS器件的制作方法，其特征在于，根据所述硬掩膜层下表面与所述隔离结构上表面之间的高度差选择所述第一离子注入工艺的注入能量。
5.如权利要求1所述的高压MOS器件的制作方法，其特征在于，所述第一离子注入工艺和所述第二离子注入工艺注入的掺杂物质相同。
6.如权利要求1所述的高压MOS器件的制作方法，其特征在于，所述提供半导体基底，所述半导体基底包括隔离结构和由所述隔离结构限定的有源区，所述半导体基底上形成有栅氧化层和硬掩模层的方法包括：
提供半导体基底；
依次形成氧化材料层和硬掩膜材料层，所述氧化材料层和所述硬掩模材料层覆盖所述半导体基底的上表面；
形成图形化的光刻胶层，以所述图形化的光刻胶层为掩膜，刻蚀所述硬掩膜材料层并露出所述氧化材料层的上表面，剩余的所述硬掩膜材料层作为所述硬掩模层；
以所述硬掩模层为掩膜，向下刻蚀所述氧化材料层和所述半导体基底，并停止在所述半导体基底中，形成沟槽，剩余的所述氧化材料层作为所述栅氧化层；
形成线形氧化层，所述线形氧化层保形地覆盖在所述沟槽的内表面；
在所述沟槽内填满隔离介质层，形成所述隔离结构；
其中，在形成所述线形氧化层的过程中，位于所述有源区的边缘区域上的栅氧化层的厚度增加。
7.如权利要求6所述的高压MOS器件的制作方法，其特征在于，采用高温炉管工艺形成所述线形氧化层。
8.如权利要求6所述的高压MOS器件的制作方法，其特征在于，所述栅氧化层和所述线形氧化层的材料均包括氧化硅。
9.如权利要求1至8任意一项所述的高压MOS器件的制作方法，其特征在于，所述硬掩模层的材料层包括氮化硅。
10.如权利要求1至8任意一项所述的高压MOS器件的制作方法，其特征在于，在所述有源区的半导体基底顶部形成所述高压注入阱后，所述高压MOS器件的制作方法包括：
在所述有源区上形成栅极，且所述栅极从所述有源区上方延伸至与所述有源区相邻的隔离结构的上方。
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Publications (2)
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| CN114446793A true CN114446793A (zh) | 2022-05-06 |
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ID=81360417
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| Application Number | Title | Priority Date | Filing Date |
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| CN202210376511.8A Active CN114446793B (zh) | 2022-04-12 | 2022-04-12 | 高压mos器件的制作方法 |
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