CN114443391A - 一种接地弹跳的测试方法及系统 - Google Patents

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Abstract

本发明提供了一种接地弹跳的测试方法及系统，所述方法包括基于电源芯片与控制器之间串阻的在位情况，判断主板的状态；根据所述主板状态，控制CPU与CPU电源控制器之间通信的上拉方式；CPU端运行接地弹跳测试脚本，调整CPU电压，记录并对比电源轨的变化。本发明通过检测电源芯片和控制器CPLD之间串阻R1的在位情况，来判断主板状态，并基于主板状态，确定CPU与电源控制器(VR Controller)之间通信的上拉方式，确保在PVNN_CPU不上电的情况下，两者还可以正常通信，在进行接地弹跳测试时，摆脱了对厂商测试治具的依赖，通过CPU进行测试脚本的控制，对CPU的电压进行灵活调制，同时避免了对电源芯片的烧录影响。

Description

一种接地弹跳的测试方法及系统
技术领域
本发明涉及服务器主板测试技术领域，尤其是一种接地弹跳的测试方法及系统。
背景技术
随着服务器性能的高速发展，服务器的数据处理与数据吞吐量越来越大，因此服务器主板的功耗也越来越大。在有限的PCB面积上的Layout质量高低直接决定着主板工作的稳定性。为了保证主板工作的稳定，尤其是CPU供电的稳定，英特尔对于其CPU底部电容的摆放有着严格的要求，同时为了确定在功耗需求最大的VCCIN电源负载大幅度改变时，其地噪声不会对其他电源轨(power rail)造成太大的影响，英特尔要求测试在VCCIN做最大Step的动态负载变化时，测试其余power rail的电压受影响程度，也就是测试GroundBounce Noise Test(接地弹跳噪声测试)。
具体测试方法为：按照英特尔CPU电源测试规范中的测试条件，首先保证VCCIN以外其余Power rail无输出(该Power rail芯片不工作)，然后对VCCIN在1.83V的电压下进行最大负载跨度的动态测试(例：Step为118A-446A；Slew rate为1081A/us)，分别量测除VCCIN以外的Power rail在VCCIN加载前和加载后电压值的变化，来测试地噪声的影响。如图1所示，英特尔设计指导中要求正常工作时，CPU和VR Controller(电源控制器)之间通信的差分信号线CLK和DATE是要用CPU的VNN_MAIN上拉，即图中的命名PVNN_CPU。CPLD控制每一个Power Rail的使能路径上串一0ohm电阻，例如图1的PVNN_CPU，测试时断开图1中的0ohm电阻，可保证PVNN_CPU不工作(其余除VCCIN外Power rail一样断开)；采用VCCIN电源芯片厂商的调试治具访问VCCIN的控制器，通过调试治具将VCCIN的电压改成1.83V(正常开机后VCCIN电压为1.8V)，并将该修改内容写死在寄存器中(如果不写死，断电重启主板依然会是1.8V)；记录VCCIN以外各个Power Rail在不工作情况下的最大值和最小值；运行VCCIN动态测试脚本(1.83V；step118A-446A；slewrate1081A/us)，记录此时VCCIN以外各个PowerRail的最大值和最小值；对比各个Power Rail前后差距。
现有测试防方式去掉0ohm电阻后，由于PVNN_CPU不上电，因此CPU和VRController之间无法通信，因此脚本运行修改VCCIN电压为1.83无法实现，只能通过接厂商治具调试修改。
发明内容
本发明提供了一种接地弹跳的测试方法及系统，用于解决现有测试方式需依赖厂商治具的问题。
为实现上述目的，本发明采用下述技术方案：
本发明第一方面提供了一种接地弹跳的测试方法，所述方法包括以下步骤：
基于电源芯片与控制器之间串阻的在位情况，判断主板的状态；
根据所述主板状态，控制CPU与CPU电源控制器之间通信的上拉方式；
CPU端运行接地弹跳测试脚本，调整CPU电压，记录并对比电源轨的变化。
进一步地，所述基于电源芯片与控制器之间串阻的在位情况，判断主板的状态具体为：
采集所述串阻输入端和输出端电压V1、V3，输出端电压V3经开关电路输出电压V2，电压V1和V2作为逻辑与门U1的输入，所述逻辑与门的输出经BMC连接所述控制器；
当所述串阻在位时，U1的输出为低电平，主板为常规状态；
当所述串阻不在位时，U1的输出为高电平，主板为测试状态。
进一步地，所述开关电路包括MOS管，所述MOS管的栅极连接V3，漏极分别连接供电端和输出V2，源极接地。
进一步地，所述上拉方式包括：通过PVNN_CPU控制CPU与CPU电源控制器之间通信的上拉，以及通过PVNN_PCH控制CPU与CPU电源控制器之间通信的上拉；
所述PVNN_CPU控制与PVNN_PCH控制为主备用关系。
进一步地，所述根据所述主板状态，控制CPU与CPU电源控制器之间通信的上拉方式具体为：
当主板为常规状态时，控制器输出低电平，通过PVNN_CPU控制上拉；
当主板为测试状态时，控制器输出高电平，PVNN_PCH线路导通，通过PVNN_PCH控制上拉。
进一步地，所述控制器为CPLD。
本发明第二方面提供了一种接地弹跳的测试系统，所述系统包括：
检测与判断单元，基于电源芯片与控制器之间串阻的在位情况，判断主板的状态；
控制单元，根据所述主板状态，控制CPU与CPU电源控制器之间通信的上拉方式；
测试单元，CPU端运行接地弹跳测试脚本，调整CPU电压VCCIN，记录并对比电源轨的变化。
进一步地，所述检测与判断单元包括控制器，以及与控制器连接的串阻R1，所述串阻R1的一端V1接入逻辑与门U1的其一输入端，另一端V3经开关电路接入逻辑与门U1的另一输入端，所述逻辑与门U1的输出端经BMC连接控制器，所述串阻R1的另一端还连接电源芯片PVNN_CPU的使能端。
进一步地，所述开关电路包括MOS管Q1，所述MOS管Q1的栅极连接V3，漏极接地，源极通过电阻R2连接供电端，且源极输出电压V2。
进一步地，所述控制单元包括电阻R5和电阻R6，所述电阻R5、R6的一端均连接PVNN_CPU，另一端分别连接CLK和DAT线路；所述控制单元还包括电阻R3和R4，所述电阻R3的一端连接PVNN_PCH，另一端连接MOS管Q2的漏极，所述MOS管Q2的源极连接CLK线路，栅极连接控制器，所述电阻R4的一端连接PVNN_PCH，另一端连接MOS管Q3的漏极，所述MOS管Q3的源极连接DAT线路，栅极连接控制器；所述CLK和DAT线路为CPU与电源控制器之间的通信线路。
本发明第二方面的所述网络服务的控制装置能够实现第一方面及第一方面的各实现方式中的方法，并取得相同的效果。
发明内容中提供的效果仅仅是实施例的效果，而不是发明所有的全部效果，上述技术方案中的一个技术方案具有如下优点或有益效果：
本发明通过检测电源芯片和控制器CPLD之间串阻R1的在位情况，来判断主板状态，并基于主板状态，确定CPU与电源控制器(VR Controller)之间通信的上拉方式，确保在PVNN_CPU不上电的情况下，两者还可以正常通信，在进行接地弹跳测试时，摆脱了对厂商测试治具的依赖，通过CPU进行测试脚本的控制，对CPU的电压进行灵活调制，同时避免了对电源芯片的烧录影响。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是现有技术中进行接地弹跳测试的接线示意图；
图2是本发明进行接地弹跳测试系统的接线示意图；
图3是本发明所述测试方法的流程示意图。
具体实施方式
为能清楚说明本方案的技术特点，下面通过具体实施方式，并结合其附图，对本发明进行详细阐述。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。应当注意，在附图中所图示的部件不一定按比例绘制。本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本发明。
如图2所示，一种接地弹跳的测试系统，所述系统包括检测与判断单元2、控制单元1和测试单元(图中未示出)。
检测与判断单元1基于电源芯片与控制器之间串阻的在位情况，判断主板的状态；控制单元2根据所述主板状态，控制CPU与CPU电源控制器之间通信的上拉方式；测试单元在CPU端，CPU端运行接地弹跳测试脚本，调整CPU电压VCCIN，记录并对比电源轨的变化。
所述检测与判断单元包括控制器CPLD，以及与控制器连接的串阻R1，所述串阻R1的一端V1接入逻辑与门U1的其一输入端，另一端V3经开关电路接入逻辑与门U1的另一输入端，所述逻辑与门U1的输出端经BMC连接控制器，所述串阻R1的另一端还连接电源芯片PVNN_CPU的使能端。
所述开关电路包括MOS管Q1，所述MOS管Q1的栅极连接V3，漏极接地，源极通过电阻R2连接供电端，且源极输出电压V2。
逻辑与门U1可以比较来自R1前后两端的电压来输出高电平还是低电平给BMC，从而可以判断R1是否在位。
R1在位，且CPLD并未发出高电平信号，V1为低电平，所以U1输出V4为低电平；R1在位，且CPLD发出高电平信号，则V1、V3为高电平，Q1导通，V2为低电平，所以U1输出V4为低电平；R1不在位时(也即测试Ground Bounce时)，CPLD虽发出高电平，即V1为高电平，Q1不导通，V2为高电平，所以V4输出高电平。因此，R1在位，V4为低，R1不在位，V4为高，实现R1的在位检测判断。
所述控制单元包括电阻R5和电阻R6，所述电阻R5、R6的一端均连接PVNN_CPU，另一端分别连接CLK和DAT线路；所述控制单元还包括电阻R3和R4，所述电阻R3的一端连接PVNN_PCH，另一端连接MOS管Q2的漏极，所述MOS管Q2的源极连接CLK线路，栅极连接控制器，所述电阻R4的一端连接PVNN_PCH，另一端连接MOS管Q3的漏极，所述MOS管Q3的源极连接DAT线路，栅极连接控制器；所述CLK和DAT线路为CPU与电源控制器之间的通信线路。
控制单元增加给PCH供电的PVNN_PCH作为测试备用上拉(PVNN_PCH和PVNN_CPU电压基本一致)，通过检测R1的在位与否来选择是用PVNN_CPU还是PVNN_PCH上拉。正常工作的状态，即R1在位，V4为低电平，BMC监控到该电平后反馈给CPLD，使其输出V5也为低电平，Q2、Q3截止，所以CPU和VR controller之间用PVNN_CPU上拉。进行Ground Bounce测试时，断开R1、R5、R6，V4为高电平，BMC监控到该电平后反馈给CPLD，使其输出V5也为高电平，则Q2、Q3导通，CPU和VR controller之间用PVNN_PCH上拉，此时即使在测试过程中CPU运行脚本依然可以和VR Controller通信，用测试脚本修改VCCIN的电压。
其中，作为一种具体的实现方式，设定R1＝0ohm连接CPLD和电源芯片，R2＝R3＝R4＝4.7K作为限流电阻；R5和R6的值按照因特尔设计要求选择50ohm或100ohm。
进行Ground Bounce测试时，断开R1、R5、R6，上电，然后分别记录VCCIN以外各个Power Rail在不工作情况下的最大值和最小值。其中除VCCIN之外的各power rail包括VCCINFAON、VCCFA_EHV_FIVRA、VCCFA_EHV、VCCD_HV、VPP_HBM、VNN_MAIN。直接运行VCCIN动态测试脚本(1.83V；step118A-446A；slewrate1081A/us)，记录此时VCCIN以外各个PowerRail的最大值和最小值。对比各个Power Rail前后差距。
如图3所示，本发明实施例还提供了一种接地弹跳的测试方法，所述方法包括以下步骤：
S1,基于电源芯片与控制器之间串阻的在位情况，判断主板的状态；
S2,根据所述主板状态，控制CPU与CPU电源控制器之间通信的上拉方式；
S3,CPU端运行接地弹跳测试脚本，调整CPU电压，记录并对比电源轨的变化。
步骤S1中，所述基于电源芯片与控制器之间串阻的在位情况，判断主板的状态具体为：
采集所述串阻输入端和输出端电压V1、V3，输出端电压V3经开关电路输出电压V2，电压V1和V2作为逻辑与门U1的输入，所述逻辑与门的输出经BMC连接所述控制器；
当所述串阻在位时，U1的输出为低电平，主板为常规状态；
当所述串阻不在位时，U1的输出为高电平，主板为测试状态。
所述开关电路包括MOS管，所述MOS管的栅极连接V3，漏极分别连接供电端和输出V2，源极接地。
步骤S2中，所述上拉方式包括：通过PVNN_CPU控制CPU与CPU电源控制器之间通信的上拉，以及通过PVNN_PCH控制CPU与CPU电源控制器之间通信的上拉；
所述PVNN_CPU控制与PVNN_PCH控制为主备用关系。
所述根据所述主板状态，控制CPU与CPU电源控制器之间通信的上拉方式具体为：
当主板为常规状态时，控制器输出低电平，通过PVNN_CPU控制上拉；
当主板为测试状态时，控制器输出高电平，PVNN_PCH线路导通，通过PVNN_PCH控制上拉。
上述虽然结合附图对本发明的具体实施方式进行了描述，但并非对本发明保护范围的限制，所属领域技术人员应该明白，在本发明的技术方案的基础上，本领域技术人员不需要付出创造性劳动即可做出的各种修改或变形仍在本发明的保护范围以内。

Claims (10)

1.一种接地弹跳的测试方法，其特征是，所述方法包括以下步骤：
基于电源芯片与控制器之间串阻的在位情况，判断主板的状态；
根据所述主板状态，控制CPU与CPU电源控制器之间通信的上拉方式；
CPU端运行接地弹跳测试脚本，调整CPU电压，记录并对比电源轨的变化。
2.根据权利要求1所述接地弹跳的测试方法，其特征是，所述基于电源芯片与控制器之间串阻的在位情况，判断主板的状态具体为：
采集所述串阻输入端和输出端电压V1、V3，输出端电压V3经开关电路输出电压V2，电压V1和V2作为逻辑与门U1的输入，所述逻辑与门的输出经BMC连接所述控制器；
当所述串阻在位时，U1的输出为低电平，主板为常规状态；
当所述串阻不在位时，U1的输出为高电平，主板为测试状态。
3.根据权利要求2所述接地弹跳的测试方法，其特征是，所述开关电路包括MOS管，所述MOS管的栅极连接V3，漏极分别连接供电端和输出V2，源极接地。
4.根据权利要求2所述接地弹跳的测试方法，其特征是，所述上拉方式包括：通过PVNN_CPU控制CPU与CPU电源控制器之间通信的上拉，以及通过PVNN_PCH控制CPU与CPU电源控制器之间通信的上拉；
所述PVNN_CPU控制与PVNN_PCH控制为主备用关系。
5.根据权利要求2所述接地弹跳的测试方法，其特征是，所述根据所述主板状态，控制CPU与CPU电源控制器之间通信的上拉方式具体为：
当主板为常规状态时，控制器输出低电平，通过PVNN_CPU控制上拉；
当主板为测试状态时，控制器输出高电平，PVNN_PCH线路导通，通过PVNN_PCH控制上拉。
6.根据权利要求1-5任一项所述接地弹跳的测试方法，其特征是，所述控制器为CPLD。
7.一种接地弹跳的测试系统，其特征是，所述系统包括：
检测与判断单元，基于电源芯片与控制器之间串阻的在位情况，判断主板的状态；
控制单元，根据所述主板状态，控制CPU与CPU电源控制器之间通信的上拉方式；
测试单元，CPU端运行接地弹跳测试脚本，调整CPU电压VCCIN，记录并对比电源轨的变化。
8.根据权利要求7所述接地弹跳的测试系统，其特征是，所述检测与判断单元包括控制器，以及与控制器连接的串阻R1，所述串阻R1的一端V1接入逻辑与门U1的其一输入端，另一端V3经开关电路接入逻辑与门U1的另一输入端，所述逻辑与门U1的输出端经BMC连接控制器，所述串阻R1的另一端还连接电源芯片PVNN_CPU的使能端。
9.根据权利要求8所述接地弹跳的测试系统，其特征是，所述开关电路包括MOS管Q1，所述MOS管Q1的栅极连接V3，漏极接地，源极通过电阻R2连接供电端，且源极输出电压V2。
10.根据权利要求7所述接地弹跳的测试系统，其特征是，所述控制单元包括电阻R5和电阻R6，所述电阻R5、R6的一端均连接PVNN_CPU，另一端分别连接CLK和DAT线路；所述控制单元还包括电阻R3和R4，所述电阻R3的一端连接PVNN_PCH，另一端连接MOS管Q2的漏极，所述MOS管Q2的源极连接CLK线路，栅极连接控制器，所述电阻R4的一端连接PVNN_PCH，另一端连接MOS管Q3的漏极，所述MOS管Q3的源极连接DAT线路，栅极连接控制器；所述CLK和DAT线路为CPU与电源控制器之间的通信线路。
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