KR101594204B1 - 메모리 장치 및 컴퓨터 메모리 내의 전력 관리하는 방법. - Google Patents

메모리 장치 및 컴퓨터 메모리 내의 전력 관리하는 방법. Download PDF

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Abstract

메모리 디바이스 및 시스템은 가변 부하를 가로지르는 전압 공차를 처리하기 위한 전압 감지 라인을 포함한다. 메모리 디바이스 및 시스템은 메모리 모듈 상의 회로에 결합된 제 1 복수의 핀 및 메모리 모듈의 외부로부터 전력 레일의 모니터링을 가능화하는 메모리 모듈 상의 전력 레일에 결합된 제 2 복수의 핀을 갖는 메모리 모듈 커넥터를 포함한다.

Description

메모리 장치 및 컴퓨터 메모리 내의 전력 관리하는 방법.{MEMORY MODULE INCLUDING VOLTAGE SENSE MONITORING INTERFACE}
컴퓨터, 서버, 통신 디바이스, 워크스테이션 등은 통상적으로 단일 모듈 인터페이스 커넥터를 통해 마더보드로부터 사전 조절된 전력을 수용하는 메모리 모듈 내에 데이터를 저장한다. 다수의 조절된 바이어스 전압이 일반적으로 공급되고, 예를 들어 동적 랜덤 액세스 메모리(DRAM) 메모리 집적 회로(IC) 포지티브 전원 전압(VDD), DRAM 입력/출력(I/O) 드라이버 포지티브 전원 전압(VDDQ) 및 DRAM I/O 기준 공급 전압(VREF)을 포함할 수 있다. VREF는 일반적으로 낮은 전류이고 단일의 입력 핀을 통해 공급된다. VDD 및 VDDQ 및 각각의 리턴 라인(VSS 및 VSSQ)이 모듈 인터페이스 커넥터를 따라 분포된 다수의 핀을 통해 인가된다.
메모리 모듈 전력 시스템은 다수의 이유로 일정한 기준 전압을 유지하는데 있어 어려움을 갖는다. 예를 들어, 메모리 모듈 상의 메모리 디바이스 집적 회로로부터 조절기 출력의 원격 위치는 조절기 과도 부하 응답 시간을 제한한다. 광범위한 조절기 출력 전류 공급을 처리하는데 사용되는 큰 출력 캐패시턴스는 추가로 과도 응답 시간을 제한한다. 더욱이, 조절을 스위칭하는 시스템 기판은 메모리 모듈 바이어스 전압 상에 부과된 고주파수 스위칭 노이즈를 생성하고, 메모리 모듈 타이밍을 변경하고, 실제 메모리 동작 속도를 제한한다.
대형 메모리에 대해서도 고속의 메모리 모듈 성능을 얻기 위해, 메모리 시스템 전력 발생, 조절 및 분포와 관련된 팩터를 포함하는 상당한 제한 팩터가 처리되어야 한다.
메모리 기술이 진보하고 전압이 전력 소비를 향상시키도록 감소됨에 따라, 전압에 대한 공차가 또한 감소된다. 메모리 서브시스템을 가로질러 메모리 모듈[듀얼 인라인 메모리 모듈(DIMM)과 같은] 상에 지정된 전압 레벨을 유지하는 것은 훨씬 더 어려워진다. 지정된 전압 레벨을 유지하는 것은 상이한 전력 사양을 갖는 다수의 메모리 구성을 가로질러 특히 어렵고, 따라서 전력면(power plane)을 가로지르는 전력 강하를 유발한다.
메모리 디바이스 및 시스템의 실시예는 가변 부하를 가로지르는 전압 공차를 처리하기 위한 전압 감지 라인을 포함한다. 메모리 디바이스 및 시스템은 메모리 모듈 상의 회로에 결합된 제 1 복수의 핀과, 메모리 모듈의 외부로부터 전력 레일의 모니터링을 가능하게 하는 메모리 모듈 상의 전력 레일에 결합된 제 2 복수의 핀을 갖는 메모리 모듈 커넥터를 포함한다.
구조 및 동작 방법의 모두에 관한 본 발명의 실시예는 이하의 설명 및 첨부 도면을 참조함으로써 가장 양호하게 이해될 수 있다.
도 1a 내지 도 1f는 가변 부하를 가로지르는 전압 공차를 처리하기 위한 전압 감지 라인을 포함하는 메모리 장치의 실시예를 도시하는 개략 블록 및 회로도.
도 2a, 도 2b 및 도 2c는 메모리 신호 라인을 위한 온-다이 터미네이션(on-die termination)을 사용하는 시스템의 실시예를 도시하는 개략 블록 및 회로도.
도 3a 내지 도 3d는 컴퓨터 메모리 내의 전력을 관리하기 위한 방법의 양태 또는 하나 이상의 실시예를 도시하는 흐름도.
도 4는 감지 라인이 전력면의 평균 판독을 가능화하기 위해 시스템 기판 상에 통상적으로 배치되는 통상의 전력 관리 접근법을 도시하는 개략 블록 및 회로도.
메모리 디바이스 및 시스템의 다양한 실시예는 가변 부하를 가로지르는 전력을 관리하여 DRAM과 같은 메모리 디바이스에서의 지정된 전압의 향상된 유지 관리를 가능화하는 메모리 모듈 핀 정의에 추가된 전압 감지 라인을 포함한다.
부하에서 전압 감지를 가능화하고, 메모리 집적 회로 부근에서 메모리 모듈 상의 전력 레일로부터 조절된 바이어스 전압을 직접 감지함으로써 가변 부하를 가로지르는 엄격한 공차에 부합하는 능력을 상당히 향상시킬 수 있는 메모리 디바이스 및 시스템 구조가 본 명세서에 개시된다. 대조적으로, 통상의 시스템은 시스템 기판 상의 전력 레일을 감지하는데, 이는 완전 버퍼링된 듀얼 인라인 메모리 모듈(FDB), 더블 데이터 레이트 3(DDR3) DRAM 및 가능한 미래의 기술과 같은 새로운 기술에 대해 부적절하다. 예를 들어 동적 랜덤 액세스 메모리(DRAM) 전력 레일이 DRAM 부근에서 듀얼 인라인 메모리 모듈(DIMM) 상에서 감지되는 예시적인 메모리 디바이스 및 시스템 구조가 엄격한 전압 요건의 유지 관리를 가능화한다.
도 1a를 참조하면, 개략 블록 및 회로도는 가변 부하를 가로지르는 전압 공차를 처리하기 위한 전압 감지 라인을 포함하는 메모리 장치(100A)의 실시예를 도시한다. 메모리 장치(100A)는 메모리 모듈(106) 상의 회로에 결합된 제 1 복수의 핀(104)과, 메모리 모듈(106)에 외부로부터 전력 레일(110)의 모니터링을 가능화하는 메모리 모듈(106) 상의 전력 레일(110)에 결합된 제 2 복수의 핀(108)을 갖는 메모리 모듈 커넥터(102)를 포함한다.
메모리 모듈(106)은 메모리 모듈 커넥터(102), 메모리 모듈 커넥터(102)에 결합된 회로 기판(112) 및 회로 기판(112)에 실장된 복수의 집적 회로(114)를 추가로 포함한다.
제 2 복수의 핀(108)은 메모리 모듈(106)의 외부에서 전력 감지에 사용을 위한 메모리 모듈(106) 상의 전력 레일(110)로부터 신호를 라우팅하는 전압 감지 라인에 대응한다.
예시적인 구성에서, 제 2 복수의 핀(108)은 메모리 모듈(106)의 외부에서 전력 감지를 위해 메모리 모듈(106) 상의 전력 드로(power draw)의 중심으로부터 신호를 라우팅할 수 있지만, 전력 레일(100A) 상의 임의의 위치로부터의 감지가 구현될 수도 있다.
도 1b를 도 1a와 조합하여 참조하면, 개략 블록 및 회로도는 전압 감지를 가능화하는 메모리 장치(100B)의 다른 실시예를 도시한다. 메모리 장치(100B)는 하나 이상의 모듈(106)을 갖는 복수의 메모리 모듈(106)을 추가로 포함할 수 있다. 집적 회로(114)는 적어도 하나의 메모리 집적 회로(114M)를 포함할 수 있다.
도 1c를 도 1a와 조합하여 참조하면, 개략 블록 및 회로도는 복수의 메모리 모듈(106)의 전력 레일(110)로부터 전력 신호를 조합하는 회로(120)를 추가로 포함하는 메모리 장치(100C)의 다른 실시예를 도시한다. 다양한 구현예에서, 조합된 신호는 임의의 선택된 비율로 조합될 수 있다. 예를 들어, 신호는 임의의 적합한 수학적 조합을 생성하는 방식으로 평균화되거나 조합될 수 있다. 원한다면, 최대, 최소, 평균, 기하학적 평균 또는 다른 통계 함수가 구현될 수 있다.
도 1d 및 도 1e에 도시된 바와 같이, 각각의 메모리 장치 실시예(100D, 100E)는 복수의 메모리 모듈(106)의 전력 레일(110)로부터 적어도 하나의 전력 신호를 모니터링하는 회로(116)를 추가로 포함할 수 있다. 전력 신호 모니터링 회로(116)는 도 1d에 도시된 바와 같이 메모리 모듈(106)의 하나 이상에, 또는 도 1e에 도시된 바와 같이 메모리 모듈의 외부에 배치될 수 있다.
도 1f를 참조하면, 개략 블록 및 회로도는 전압 감지를 가능화하는 메모리 장치(100F)의 다른 실시예를 도시한다. 메모리 장치(100F)는 하나 이상의 메모리 모듈(106)을 포함한다. 메모리 모듈(106)은 메모리 모듈 커넥터(102), 메모리 모듈 커넥터(102)에 결합된 회로 기판(112) 및 회로 기판(112)에 실장된 복수의 메모리 집적 회로(114M)를 포함한다. 메모리 모듈(106)의 적어도 하나는 메모리 모듈(106) 상의 전압을 측정하는 회로 기판(112)에 결합된 전압 측정 회로(122)와, 메모리 모듈(106) 상의 측정된 전압을 표현하는 값을 유지하는 전압 측정 회로(122)에 결합된 레지스터(124)를 추가로 포함할 수 있다. 버스 인터페이스(126)는 레지스터(124)에 결합되고 제 2 복수의 핀(108)에 결합될 수 있다.
특정 예시적인 실시예에서, 메모리 모듈(106)은 DIMM 상에 실장된 복수의 동적 랜덤 액세스 메모리(DRAM) 집적 회로를 갖는 듀얼 인라인 메모리 모듈(DIMM)일 수 있다. 버스 인터페이스(126)는 인터 집적 회로(I2C) 멀티 마스터 직렬 컴퓨터 버스 또는 시스템 관리 버스(SMBus)일 수 있다.
메모리 장치(100F)는 직렬 프레즌스 검출(serial presence detect: SPD)을 지원하는 전기적으로 삭제가능한 프로그램가능 판독전용 메모리(EEPROM)을 더 포함할 수 있고, SPD 메모리 공간은 측정된 메모리 모듈 전압을 포함하도록 할당된다.
일부 구현에서, 메모리 장치(100F)는 직렬 프레즌스 검출(SPD) 메모리(128)로부터 측정된 메모리 모듈 전압을 판독하고, 상기 측정된 메모리 모듈 전압에 기초하여 동적 전력 시스템 조정을 수행하는 로직(130)을 더 포함할 수 있다.
도 1a 내지 1e에 도시된 메모리 장치는 단일의 DRAM 감지 라인 또는 평균화 접근법을 사용하는 예를 도시한다. 도 1f는 전압 감지 접근법의 장점을 이용하기 위한 시스템 설계자의 구현예의 일 예를 도시한다. 예시적인 예는 4개의 DIMM을 포함하지만, 개념은 임의의 수의 DIMM에 적용된다.
도 1a 내지 1f에 도시된 메모리 장치 실시예에서, 조절된 바이어스 전압은 메모리 디바이스 집적 회로 부근의 메모리 모듈 상에서 감지된다. 대조적으로, 도 4는 감지 라인이 통상적으로 전력면의 평균 판독치를 공급하는 목적으로 전력면 부하의 중심 부근의 시스템 기판 또는 마더보드 상의 임의의 위치에 배치되는 통상의 접근법을 도시한다. 통상의 접근법은 감지점 전압 상에 DRAM 전압을 센터링하고 일반적으로 적절하지만 불행하게도 단지 DIMM 입력 전압을 검출하기 위해서만 양호하다. 통상의 접근법의 결점은 전력 강하가 레일을 사용하는 DRAM과 감지점 사이에서 발생한다는 것이다. DDR3 DIMM은 1.5 V 레일 상에서 17 W 정도를 사용하는 것으로 현재 추정되어, 11 A의 부하를 유도하지만, 전류 드로는 시스템이 동작들 사이에서 아이들 상태일 때 1 내지 2 A 정도로 낮을 수 있다. 전력 레일 상의 DIMM 소켓 접점에 대한 임피던스의 대략적인 추정치는 접점당 20 내지 30 mOhm을 갖는 22개의 파워 커넥터 및 64개의 접지 핀에 기초하여 대략 1.5 mOhm이다. DIMM 상의 전력면은 또한 약 1.5 내지 2 mOhm의 저항을 추가한다. 총 3 ohm을 가정하면, 최소 및 최대 부하 사이의 10 A 차이는 대략 30 mV이다. DDR3에 대해, 1.5 레일 공차는 75 mV이고 따라서 30 mV 차이는 할당되어야 하는 전력 레일 버젯의 상당한 부분이고, 이에 의해 전원이 훨씬 엄격한 조절 및/또는 극단적으로 낮은 공차 전압 설정점을 갖도록 요구한다.
도 1a 내지 1f에 도시된 메모리 장치 실시예에서, 전압 감지 라인은 예를 들어 전력 드로의 중심에서 DIMM 전력 레일로부터 전력 감지시에 시스템 기판에 의해 사용을 위한 에지 핀으로 라우팅될 수 있다. 예시적인 구조체에서, DIMM 소켓 커넥터로부터의 2개의 핀은 감지 라인에 할당될 수 있다. 시스템 설계자는 이어서 감지 라인 신호를 전원으로 재차 라우팅할 수 있다. 다수의 DIMM이 시스템 내에 설치되면, 시스템 설계자는 하나의 DIMM을 위한 단일 쌍의 신호를 사용하여 전압을 감지하거나 평균화 효과를 위해 신호를 조합할 수 있다. 평균화 효과가 시스템 기판으로부터 감지하는 통상의 시스템(도 4에 도시됨)에 유사한 결과를 얻는 것으로 보여질 수 있지만, 조합 또는 평균화 기술은 소켓에서보다 DRAM에서 전압을 실제로 평균화하는 장점을 갖고 따라서 소켓 및 DRAM 전력면의 전압 강하를 고려한다.
도 1a 내지 1f에 도시된 메모리 장치 실시예는 DRAM에서 DIMM 상에서 전압이 감지될 수 있게 하여, 다양한 DRAM 양을 갖는 DIMM을 사용하여 그리고 시간 경과에 따른 전력 드로의 편차에 기인하여 발생되는 DIMM 소켓 및 DIMM 전력면을 가로지르는 손실의 가변성을 제거한다. 따라서, 손실에 의해 소비된 전력 버젯 공차의 일부가 감소되어, 디자인의 나머지에 더 많은 융통성을 허용하여, 잠재적으로 전원을 위한 더 느슨한 공차를 가능화함으로써 비용을 절약한다.
도 2a를 참조하면, 개략 블록 및 회로도는 메모리 집적 회로에 가까운 위치에서 감지 전압을 측정하는 메모리 장치(200A)의 실시예를 도시한다. 메모리 장치(200A)는 가변 부하를 가로지르는 엄격한 공차에 부합하는 능력을 상당히 향상시킬 수 있는 부하에서 전압의 감지를 가능화하는 DIMM과 같은 메모리 모듈 내의 전압 감지 아키텍처를 갖고 구성된다. 전압 감지 아키텍처는 가능한 한 DRAM에 가까운 DIMM 상의 전압을 측정하고, 정보를 시스템에 재차 통신하고, 시스템 부품의 거동을 조정하기 위해 정보를 사용함으로써 DRAM과 같은 메모리 집적 회로에 인가된 전압의 엄격한 제어를 가능화한다.
전압 감지 아키텍처는 DRAM에서 지정된 전압의 더 양호한 유지 관리를 가능하게 한다. 시스템은 다수의 DIMM, 예를 들어 48개 이상을 포함할 수 있기 때문에, 각각의 DIMM에 감지 라인을 접속하는 것은 상당한 양의 기판 공간을 필요로 한다. 예시적인 전압 감지 아키텍처는 메모리 시스템 내의 현존하는 접속성을 상승시키고 DIMM 슬롯 및 산업 표준 핀아웃의 하부구조로의 변경을 필요로 하지 않는다.
메모리 장치(200A)는 회로 기판(212)을 포함하는 메모리 모듈(206)과, 메모리 모듈(206) 상의 전압을 측정하는 회로 기판(212)에 결합된 전압 측정 회로(222)를 포함한다. 레지스터(224)는 전압 측정 회로(222)에 결합되고 메모리 모듈(206) 상의 측정된 전압을 표현하는 값을 유지한다. 버스 인터페이스(226)가 레지스터(224)에 결합된다.
메모리 모듈(206)은 회로 기판(212)에 결합된 메모리 모듈 커넥터(202)와, 회로 기판(212)에 실장된 복수의 메모리 집적 회로(214M)를 추가로 포함할 수 있다.
메모리 모듈 커넥터(202)는 메모리 모듈 상의 회로에 결합된 제 1 복수의 핀(204)과, 버스 인터페이스(226)에 결합되고 메모리 모듈(206) 상의 전력 레일(210)에 결합된 제 2 복수의 핀(208)을 포함할 수 있다. 제 2 복수의 핀(208) 및 버스 인터페이스(226)는 메모리 모듈(206)의 외부로부터 전력 레일(210) 상의 전압의 모니터링을 가능화한다.
몇몇 실시예에서, 메모리 모듈(206)은 DIMM에 실장된 복수의 동적 랜덤 액세스 메모리(DRAM) 집적 회로(214M)를 갖는 듀얼 인라인 메모리 모듈(DIMM)일 수 있다. 버스 인터페이스(226)는 인터 집적 회로(I2C) 멀티 마스터 직렬 컴퓨터 버스 또는 시스템 관리 버스(SMBus)일 수 있다. 메모리 장치(200A)는 직렬 프레즌스 검출(SPD)을 지원하는 전기 소거 가능 프로그램 가능 판독 전용 메모리(EEPROM)(228)를 추가로 포함할 수 있고, 여기서 SPD 메모리 공간은 측정된 메모리 모듈 전압을 포함하도록 할당된다.
도 2b를 도 2a와 조합하여 참조하면, 메모리 장치(200B)는 직렬 프레즌스 검출(SPD) 메모리(228)로부터 측정된 메모리 모듈 전압을 판독하고 측정된 메모리 모듈 전압에 기초하여 동적 전력 시스템 조정을 수행하는 로직(230)을 추가로 포함할 수 있다.
도 2c를 도 2a와 조합하여 참조하면, 개략 블록 및 회로도는 메모리 집적 회로에 매우 근접하여 전압 감지를 가능화하는 메모리 장치(200C)의 다른 실시예를 도시한다. 메모리 장치(200C)는 복수의 메모리 모듈(206) 및 복수의 메모리 모듈(206)의 전력 레일(210)로부터 전력 신호를 조합하는 회로(220)를 포함할 수 있다.
도 1a 내지 도 1f에 도시된 구성과는 대조적으로, 각각의 DIMM 상에 전압 감지 라인을 포함하는 대신에, 도 2a 내지 도 2c에 도시된 전압 감지 아키텍처 구성은 DIMM 인쇄 회로 기판 상의 다수의 부분 중 하나 내에 집적될 수 있는 간단한 내장형 회로를 사용하여 DIMM 상에 전압의 측정을 가능화한다. 내장형 회로는 DIMM전압을 측정하고, I2C 또는 SMBus와 같은 로컬 측대역 상호 접속 경로에 부착된 레지스터를 설정한다. JEDEC에 의해 표준화된 DIMM에 대해 지정된 SPD를 수정함으로써, SPD EEPROM에 보존된 레지스터 공간은 현재 전압값 또는 이전의 값의 이력을 기록하도록 할당될 수 있다. 전압 정보를 저장하기 위해 SPD 공간을 사용함으로써, 추가의 I2C 디바이스 어드레스가 할당될 필요가 없다. I2C 또는 SMBus와 같은 인터페이스의 측대역 경로에 걸친 통신은 베이스보드 관리 제어기(BMC), 전원, 전력 조절 집적 회로(IC) 또는 메모리 제어기와 같은 측대역 버스 상의 디바이스들이 가능한 한 DRAM에 근접한 위치에서 DIMM으로부터 현재 전압을 판독할 수 있게 한다. 전압 레벨에 대한 정보는 측정된 전압에 기초하여 동적 전력 시스템 조정을 위해 시스템 내에 피드백될 수 있다. DIMM은 가능한 한 요구값에 근접하여 전압을 유지하기 위해 규칙적인 간격으로 폴링될 수 있다. 추가적으로, 최악의 경우 DIMM(예를 들어, 더 높은 용량, 더 높은 전력 드로 또는 더 강한 작업 부하를 갖는)이 식별될 수 있고, 전압 레벨이 더 밀접하게 트래킹될 수 있다.
전압 감지 아키텍처는 DRAM에서 DIMM 상에 전압이 감지될 수 있게 하여, 다양한 DRAM 양을 갖는 DIMM을 사용하여 그리고 시간 경과에 따른 전력 드로의 편차에 기인하여 발생하는 DIMM 소켓 및 DIMM 전력면을 가로지르는 손실의 가변성을 제거한다. 이 손실에 의해 소비되는 전력 버젯 공차의 부분은 감소될 수 있고 디자인의 나머지에서 더 많은 융통성을 허용하여, 잠재적으로 전원에 대한 더 느슨한 공차를 허용함으로써 비용을 절약한다. 전압 감지 아키텍처는 시스템 기판 상으로 추가의 트레이스가 라우팅될 필요성을 제거하고, 전압 감지 목적으로 핀의 재할당을 제거할 수 있다. 전압 감지 구조체는 DIMM에서 발생된 정보의 사용을 가능화하도록 시스템 펌웨어에 간단한 수정을 갖고 구현될 수 있어, 전원 거동에 대한 판정이 시스템 펌웨어 또는 베이스보드 관리 제어기(BMC)에 의해 이루어질 수 있기 때문에 디자인을 더 간단화하고, 따라서 DIMM으로부터의 피드백 정보를 통합하기 위해 전원의 재설계 없이 이루어질 수 있다.
도 3a 내지 도 3d를 참조하면, 흐름도는 예를 들어 가변 부하를 가로지르는 엄격한 공차에 부합하기 위해, 컴퓨터 메모리 내의 전력을 관리하기 위한 방법의 하나 이상의 실시예 또는 양태를 도시한다. 도 3a는 메모리 모듈 상의 전력 레일에서 전력을 감지하는 단계(302)와, 메모리 모듈의 전력 레일로부터 메모리 모듈의 외부의 모니터링 위치로 감지된 전력을 지시하는 신호를 라우팅하는 단계(304)를 포함하는 컴퓨터 메모리 내의 전력을 관리하기 위한 방법(300)을 도시한다.
감지된 전력을 지시하는 신호는 전력 드로의 중심 또는 메모리 모듈 상의 전력 레일 상의 임의의 적합한 위치로부터 메모리 모듈의 외부에서 전력 감지에 사용을 위해 메모리 모듈의 외부의 모니터링 위치로 라우팅될 수 있다.
도 3b를 참조하면, 전력 관리 방법(310)은 메모리 모듈에 실장된 메모리 집적 회로에 인접한 위치에서 메모리 모듈 상의 전압을 측정하는 단계(312)와, 메모리 모듈의 외부의 위치에 측정된 전압을 통신하는 단계(314)를 추가로 포함할 수 있다. 시스템 부품의 동작은 측정된 전압에 기초하여 메모리 모듈의 외부의 위치에서 조정된다(316).
도 3c를 참조하면, 몇몇 실시예에서 전력 관리 방법(320)은 복수의 메모리 모듈의 전력 레일로부터 메모리 모듈의 외부의 모니터링 위치로 감지된 전력을 지시하는 신호를 라우팅하는 단계(322)와, 복수의 메모리 모듈의 전력 레일로부터 전력 신호를 조합하는 단계(324)를 추가로 포함할 수 있다.
도 3d에 도시된 바와 같이, 전력 관리 방법(300)의 실시예는 메모리 모듈에 실장된 메모리 집적 회로에 인접한 위치에서 메모리 모듈 상의 전압을 측정하는 단계(332)와, 메모리 모듈 상의 레지스터 내로 측정된 전압을 표현하는 값을 로딩하는 단계(334)와, 메모리 모듈 상의 버스 인터페이스를 경유하여 레지스터로의 액세스를 가능화하는 단계(336)를 포함할 수 있다. 레지스터는 메모리 모듈의 외부의 위치로부터 액세스될 수 있다(338). 동적 전력 시스템 조정은 측정된 메모리 모듈 전압에 기초하여 수행될 수 있다(340).
본 명세서에 사용될 수 있는 용어 "실질적으로", "본질적으로" 또는 "대략"은 대응 용어에 대한 산업적으로 허용된 공차에 관련된다. 이러한 산업적으로 허용된 공차는 1 퍼센트 미만 내지 20 퍼센트의 범위이고, 기능성, 값, 프로세스 편차, 크기, 동작 속도 등에 대응하지만, 이들에 한정되는 것은 아니다. 용어 "결합된"은, 본 명세서에 사용될 수 있는 바와 같이, 직접적인 결합 및 다른 부품, 요소, 회로 또는 모듈을 경유하는 간접적인 결합을 포함하고, 여기서 간접적인 결합을 위해 개입 부품, 요소, 회로 또는 모듈은 신호의 정보를 수정하지 않지만 그 전류 레벨, 전압 레벨 및/또는 전력 레벨을 조정할 수 있다. 예를 들어 일 요소가 추정에 의해 다른 요소에 결합되는 추정된 결합은 "결합된" 것과 동일한 방식으로 2개의 요소 사이의 직접적인 및 간접적인 결합을 포함한다.
예시적인 블록도 및 흐름도는 제조 프로세스의 프로세스 단계 또는 블록을 도시한다. 특정예는 특정 프로세스 단계 또는 동작을 도시하지만, 다수의 대안적인 구현예가 가능하고 통상적으로 간단한 디자인 선택에 의해 이루어진다. 동작 및 단계는 기능, 목적, 표준에의 순응, 레가시 구조 등의 고려에 기초하여 본 명세서의 특정 설명으로부터 상이한 순서로 실행될 수도 있다.
본 명세서는 다양한 실시예를 설명하고 있지만, 이들 실시예는 예시적인 것으로 이해되어야 한고 청구항 범주를 한정하는 것은 아니다. 설명된 실시예의 다수의 변형, 수정, 추가 및 개량이 가능하다. 예를 들어, 당 기술 분야의 숙련자들은 본 명세서에 개시된 구조체 및 방법을 제공하기 위해 필요한 단계를 즉시 구현할 수 있을 것이고, 프로세스 파라미터, 재료 및 치수가 단지 예로서만 제공되어 있다는 것을 이해할 수 있을 것이다. 파라미터, 재료 및 치수는 청구범위의 범주 내에 있는 원하는 구조체 뿐만 아니라 수정을 성취하도록 변경될 수 있다. 본 명세서에 개시된 실시예의 변형 및 수정이 또한 이하의 청구범위의 범주 내에 유지되면서 이루어질 수 있다.
100A: 메모리 장치 100B: 메모리 장치
100C: 메모리 장치 100D: 메모리 장치
100E: 메모리 장치 100F: 메모리 장치
102: 메모리 모듈 커넥터 104: 제 1 복수의 핀
106: 메모리 모듈 108: 제 2 복수의 핀
110: 전력 레일 112: 회로 기판
114: 집적 회로 116: 전력 신호 모니터링 회로
122: 전압 측정 회로 124: 레지스터
126: 버스 인터페이스 200A: 메모리 장치
204: 제 1 복수의 핀 206: 메모리 모듈
208: 제 2 복수의 핀 210: 전력 레일
212: 회로 기판 214M: 메모리 집적 회로
222: 전압 측정 회로 224: 레지스터
226: 버스 인터페이스 228: EEPROM

Claims (15)

  1. 메모리 장치로서,
    메모리 모듈 커넥터를 포함하되,
    상기 메모리 모듈 커넥터는,
    메모리 모듈 상의 회로에 결합된 제 1 복수의 핀과,
    상기 메모리 모듈 상의 전력 레일 상의 전력 드로(power draw)의 중심에 결합되고 상기 메모리 모듈의 외부로부터 상기 전력 레일의 모니터링을 가능하게 하는 제 2 복수의 핀을 포함하며,
    상기 제 2 복수의 핀은 상기 메모리 모듈의 외부의 전력 감지에 사용하기 위해 상기 메모리 모듈 상의 전력 레일로부터 신호를 라우팅하는 전압 감지 라인을 포함하는
    메모리 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 메모리 장치는,
    메모리 모듈을 더 포함하되,
    상기 메모리 모듈은,
    상기 메모리 모듈 커넥터와,
    상기 메모리 모듈 커넥터에 결합된 회로 기판과,
    상기 회로 기판에 실장되고 적어도 하나의 메모리 집적 회로를 포함하는 복수의 집적 회로를 포함하는
    메모리 장치.
  4. 제 1 항에 있어서,
    상기 메모리 모듈 커넥터, 상기 메모리 모듈 커넥터에 결합된 회로 기판 및 상기 회로 기판에 실장된 복수의 집적 회로를 포함하는 복수의 메모리 모듈과,
    상기 복수의 메모리 모듈의 전력 레일로부터의 전력 신호를 조합하는 회로를 더 포함하는
    메모리 장치.
  5. 제 1 항에 있어서,
    상기 메모리 모듈 커넥터, 상기 메모리 모듈 커넥터에 결합된 회로 기판 및 상기 회로 기판에 실장된 복수의 집적 회로를 포함하는 복수의 메모리 모듈과,
    상기 복수의 메모리 모듈의 전력 레일로부터의 적어도 하나의 전력 신호를 모니터링하는 회로를 더 포함하는
    메모리 장치.
  6. 제 1 항에 있어서,
    상기 메모리 장치는,
    메모리 모듈을 더 포함하되,
    상기 메모리 모듈은,
    상기 메모리 모듈 커넥터와,
    상기 메모리 모듈 커넥터에 결합된 회로 기판과,
    상기 회로 기판에 실장된 복수의 메모리 집적 회로와,
    상기 회로 기판에 결합되어 상기 메모리 모듈 상의 전압을 측정하는 전압 측정 회로와,
    상기 전압 측정 회로에 결합되어 상기 메모리 모듈 상의 측정된 전압을 표현하는 값을 유지하는 레지스터와,
    상기 레지스터에 결합되고 상기 제 2 복수의 핀에 결합된 버스 인터페이스를 포함하는
    메모리 장치.
  7. 제 6 항에 있어서,
    상기 메모리 모듈은 복수의 동적 랜덤 액세스 메모리(DRAM) 집적 회로가 실장되어 있는 듀얼 인라인 메모리 모듈(DIMM)을 포함하며,
    상기 버스 인터페이스는 인터 집적 회로(I2C) 멀티 마스터 직렬 컴퓨터 버스 또는 시스템 관리 버스(SMBus)를 포함하며,
    상기 메모리 장치는, 직렬 프레즌스 검출(serial presence detect)(SPD)을 지원하는 전기 소거 가능 프로그램 가능 판독 전용 메모리(EEPROM) - SPD 메모리 공간은 측정된 메모리 모듈 전압을 포함하도록 할당됨 - 와,
    직렬 프레즌스 검출(SPD) 메모리로부터 측정된 메모리 모듈 전압을 판독하고 측정된 메모리 모듈 전압에 기초하여 동적 전력 시스템 조정을 수행하는 로직을 더 포함하는
    메모리 장치.
  8. 메모리 장치로서,
    메모리 모듈을 포함하되,
    상기 메모리 모듈은,
    회로 기판과,
    상기 회로 기판에 결합되어 상기 메모리 모듈 상의 전압을 측정하는 전압 측정 회로와,
    상기 전압 측정 회로에 결합되어 상기 메모리 모듈 상의 측정된 전압을 표현하는 값을 유지하는 레지스터와,
    상기 레지스터에 결합된 버스 인터페이스와,
    메모리 모듈 커넥터를 포함하되,
    상기 메모리 모듈 커넥터는,
    메모리 모듈 상의 회로에 결합된 제 1 복수의 핀과,
    상기 버스 인터페이스에 결합되고 상기 메모리 모듈 상의 전력 레일 상의 전력 드로의 중심에 결합된 제 2 복수의 핀 - 상기 제 2 복수의 핀 및 상기 버스 인터페이스는 상기 메모리 모듈의 외부로부터 상기 전력 레일의 모니터링을 가능하게 함 - 을 포함하며,
    상기 제 2 복수의 핀은 상기 메모리 모듈의 외부의 전력 감지에 사용하기 위해 상기 메모리 모듈 상의 전력 레일로부터 신호를 라우팅하는 전압 감지 라인을 포함하는
    메모리 장치.
  9. 삭제
  10. 제 8 항에 있어서,
    복수의 메모리 모듈과,
    상기 복수의 메모리 모듈의 전력 레일로부터의 전력 신호를 조합하는 회로를 더 포함하는
    메모리 장치.
  11. 제 8 항에 있어서,
    상기 메모리 모듈은 복수의 동적 랜덤 액세스 메모리(DRAM) 집적 회로가 실장되어 있는 듀얼 인라인 메모리 모듈(DIMM)을 포함하며,
    상기 버스 인터페이스는 인터 집적 회로(I2C) 멀티 마스터 직렬 컴퓨터 버스 또는 시스템 관리 버스(SMBus)를 포함하며,
    상기 메모리 장치는,
    직렬 프레즌스 검출(SPD)을 지원하는 전기 소거 가능 프로그램 가능 판독 전용 메모리(EEPROM) - SPD 메모리 공간은 측정된 메모리 모듈 전압을 포함하도록 할당됨 - 와,
    직렬 프레즌스 검출(SPD) 메모리로부터 측정된 메모리 모듈 전압을 판독하고 측정된 메모리 모듈 전압에 기초하여 동적 전력 시스템 조정을 수행하는 로직을 더 포함하는
    메모리 장치.
  12. 메모리 모듈 커넥터를 갖는 컴퓨터 메모리 내의 전력을 관리하는 방법으로서,
    상기 메모리 모듈 커넥터에 포함된 복수의 핀에 의하여, 메모리 모듈 상의 전력 레일 상의 전력 드로의 중심에서 전력을 감지하는 단계 - 상기 복수의 핀은 상기 메모리 모듈 상의 전력 레일 상의 전력 드로의 중심에 연결되어 상기 메모리 모듈의 외부로부터 상기 전력 레일의 모니터링을 가능하게 함 - 와,
    상기 복수의 핀에 포함된 전압 감지 라인에 의하여, 상기 메모리 모듈의 상기 전력 레일로부터 상기 메모리 모듈의 외부의 모니터링 위치로 상기 감지된 전력을 나타내는 신호를 라우팅하는 단계를 포함하는
    컴퓨터 메모리 내의 전력 관리 방법.
  13. 제 12 항에 있어서,
    상기 메모리 모듈에 실장된 메모리 집적 회로에 인접한 위치에서 상기 메모리 모듈 상의 전압을 측정하는 단계와,
    상기 메모리 모듈의 외부의 위치와 상기 측정된 전압을 통신하는 단계와,
    상기 측정된 전압에 기초하여 상기 메모리 모듈의 외부의 위치에서 시스템 부품의 동작을 조정하는 단계를 더 포함하는
    컴퓨터 메모리 내의 전력 관리 방법.
  14. 제 12 항에 있어서,
    복수의 메모리 모듈의 전력 레일로부터 상기 메모리 모듈의 외부의 모니터링 위치로 상기 감지된 전력을 나타내는 신호를 라우팅하는 단계와,
    상기 복수의 메모리 모듈의 전력 레일로부터의 전력 신호를 조합하는 단계를 더 포함하는
    컴퓨터 메모리 내의 전력 관리 방법.
  15. 제 12 항에 있어서,
    상기 메모리 모듈에 실장된 메모리 집적 회로에 인접한 위치에서 상기 메모리 모듈 상의 전압을 측정하는 단계와,
    상기 메모리 모듈 상의 레지스터 내로 상기 측정된 전압을 표현하는 값을 로딩하는 단계와,
    상기 메모리 모듈 상의 버스 인터페이스를 경유하여 상기 레지스터로의 액세스를 가능하게 하는 단계와,
    상기 메모리 모듈의 외부의 위치로부터 상기 레지스터에 액세스하는 단계와,
    상기 측정된 메모리 모듈 상의 전압에 기초하여 동적 전력 시스템 조정을 수행하는 단계를 더 포함하는
    컴퓨터 메모리 내의 전력 관리 방법.
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