CN114388515A - 存储器元件 - Google Patents

Abstract

本发明公开了一种存储器元件，包括：衬底、位于所述衬底上的叠层结构、接触窗以及支撑柱。所述叠层结构包括彼此交互叠层的多个导体层与多个绝缘层。接触窗与所述叠层结构的所述多个导体层之一连接。支撑柱贯穿所述叠层结构，设置在所述接触窗的周围。所述支撑柱包括主体部以及多个延伸部。所述主体部设置在所述接触窗的第一边周围。所述多个延伸部位于主体部两侧。每一延伸部的长度大于所述接触窗的宽度，所述多个延伸部之一设置于所述接触窗的所述第二边周围。

Description

存储器元件

技术领域

本发明实施例是有关于一种半导体存储器元件及其制造方法。

背景技术

非易失性存储器元件(如，闪存)由于具有使存入的数据在断电后也不会消失的优点，因此成为个人计算机和其他电子设备所广泛采用的一种存储器元件。

目前业界较常使用的闪存阵列包括或非门(NOR)闪存与与非门(NAND)闪存。由于NAND闪存的结构是使各存储单元串接在一起，其集成度与面积利用率较NOR闪存佳，已经广泛地应用在多种电子产品中。此外，为了进一步地提升存储器元件的集成度，发展出一种三维NAND闪存。然而，仍存在许多与三维NAND闪存相关的挑战。

发明内容

本发明提供一种存储器元件，其在叠层结构中设置的支撑柱，可以在移除牺牲层以形成用来制作栅极层的水平开口的过程中，避免预定保留下来的牺牲层被过度刻蚀。

本发明的一实施例中，存储器元件，包括：衬底；叠层结构，位于所述衬底上，其中所述叠层结构包括彼此交互叠层的多个导体层与多个绝缘层；第一接触窗，与所述叠层结构的所述多个导体层之一连接；以及第一支撑柱，贯穿所述叠层结构，设置在所述第一接触窗的第一边与第二边周围。所述第一支撑柱包括：第一主体部，设置在所述第一接触窗的所述第一边周围；以及多个第一延伸部，位于第一主体部两侧，每一第一延伸部的长度大于所述第一接触窗的宽度，所述多个第一延伸部之第一部分于设置于所述第一接触窗的所述第二边周围。

本发明的一实施例中，存储器元件，包括：衬底，包括存储阵列区与阶梯区，所述阶梯区包括第一区与第二区；叠层结构，位于所述衬底的所述存储阵列区与所述阶梯区上，其中在所述存储阵列区与所述阶梯区的所述第一区的所述叠层结构包括彼此交互叠层的多个导体层与多个绝缘层，在所述阶梯区的所述第二区的所述叠层结构包括彼此交互叠层的多个牺牲层与所述多个绝缘层；多个第一接触窗，贯穿所述第二区的所述叠层结构，与所述衬底电性连接；以及多个第一支撑柱，彼此以非零距离分隔开地设置于所述第一区与所述第二区的边界且贯穿所述叠层结构，其中相邻的两个第一支撑柱之间的所述第二区的所述叠层结构的所述多个牺牲层与所述第一区的所述叠层结构的所述多个导体层接触。

基于上述，通过支撑柱的结构与布局即可以有效地控制牺牲层的刻蚀量，因此，可以减少工艺的复杂度。

附图说明

图1A至图6A是依照本发明一实施例所绘示的一种三维存储器元件的制造方法在存储器阵列区的剖面示意图。

图1B至图6B是依照本发明一实施例所绘示的一种三维存储器元件在阶梯区的俯视图。

图1C至图6C是依照本发明一实施例所绘示的一种三维存储器元件的制造方法在阶梯区的剖面示意图。

图1D至图6D是依照本发明一实施例所绘示的一种三维存储器元件的制造方法在阶梯区又一剖面示意图。

图1E至图3E是依照本发明一实施例所绘示的一种三维存储器元件的制造方法的俯视图。

图2F是依照本发明一实施例所绘示的一种支撑结构的俯视图。

图4E至图6E是依照本发明另一实施例所绘示的一种三维存储器元件的制造方法的部分阶段在阶梯区的俯视图。

图6F是图6B区域B的局部放大图。

【符号说明】

91、101：叠层结构

92、97、102：绝缘层

94、131、132、133：导体层

96、106：开口

98、98A、98B、98C、98D：支撑柱

100：衬底

103：介电层

104：牺牲层

108：电荷存储结构

110：通道层

111：凹槽

112：绝缘柱

114：导体插塞

115：绝缘顶盖层

116：沟道

117：间隙壁

118：导体墙

119、121：水平开口

120：源极线

122、128、129、130：势垒层

124：金属层

126：栅极层

131、132、133：导体层

A1：第一区

A2：第二区

A3：第三区

A、B、F：区域

C1、C2、C3、CA、CB、CC、CD：接触窗

CP：垂直通道柱

D1、D2：方向

EP：延伸部

L0、L1、L2：长度

L01’、L01”、L02’、L02”：距离

d1、d2、d3：距离

MP：主体部

P1：第一部分

P2：第二部分

R1：存储阵列区

R2：阶梯区Sa、Sc、SW、SW01、SW02、SW11、SW12、SW22：侧壁

S1、S2、S3、S4：边

TC1、TC2：转角

W0、W11、W12、W3、W4、W5、W6、W7、W8：宽度

I-I’、II-II’、III-III’：切线

S1、S2、S3、S4：边

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

图1E为三维存储器元件的俯视图。图1A是图1E的切线I-I’的剖面示意图。图1B为图1E的区域A的放大图。图1C为图1B的切线II-II’的剖面示意图。图1D为图1B的切线III-III’的剖面示意图。为清楚起见，在图1B与图1E中省略了最顶层牺牲层104以上的材料层。

请参照图1A至图1E，提供衬底100。衬底100可为半导体衬底，例如含硅衬底。在一实施例中，依据设计需求，可于衬底100中形成掺杂区。在一实施例中，衬底100具有存储阵列区R1以及阶梯区R2(如图1A与图1E所示)。阶梯区R2包括第一区A1、第二区A2与第三区A3(如图1B与图1D所示)。于衬底100上形成元件层(未示出)与金属内联机结构(未示出)。元件层可以包括有源元件或是被动元件。有源元件例如是晶体管、二极管等。被动元件例如是电容器、电感等。金属内联机结构可以包括介电层、插塞与导线等。

请参照图1A、图1C与图1D，于衬底100上方形成叠层结构101。在一实施例中，叠层结构101位于存储阵列区R1以及阶梯区R2上。在一实施例中，叠层结构101包括交替叠层的多个绝缘层102与多个牺牲层104。在一实施例中，绝缘层102的材料包括氧化硅，而牺牲层104的材料包括氮化硅。在一实施例中，牺牲层104与绝缘层102从存储阵列区R1延伸到阶梯区R2。在阶梯区R2中的牺牲层104和绝缘层102的末端部分构成阶梯结构。

请参照图1C与图1D，在另一实施例中，衬底100与叠层结构101之间还包括另一叠层结构91。叠层结构91包括交替叠层的多个绝缘层92与多个导体层94。在第二区A2的多个绝缘层92与多个导体层94被移除而形成凹槽111，使得后续形成的叠层结构101的最下层的绝缘层102填入凹槽111中。在一实施例中，绝缘层92的材料包括氧化硅，而导体层94的材料包括掺杂多晶硅。如图1A所示，叠层结构91从存储阵列区R1延伸至阶梯区R2，且突出于叠层结构101的最下层的牺牲层104和绝缘层102的末端。

请参照图1A(同时参照图1C与图1D)，接着，在衬底100上方形成介电层103，以覆盖存储阵列区R1的叠层结构101以及阶梯区R2上的阶梯结构。其后，如图1A所示，进行图案化工艺，移除存储阵列区R1的部分叠层结构101与叠层结构91，以形成穿过叠层结构101与叠层结构91的一个或多个开口106。在一实施例中，开口106可具有略微倾斜的侧壁，如图1A所示。在另一实施例中，开口106可具有大致垂直的侧壁(未示出)。在一实施例中，开口106又称为垂直通道(vertical channel；VC)孔洞。之后于开口106中形成垂直通道柱CP。垂直通道柱CP可以以下所述的方法来形成。

请参照图1A，于开口106的侧壁上形成电荷存储结构108。电荷存储结构108与绝缘层102以及牺牲层104接触。在一实施例中，电荷存储结构108为氧化物/氮化物/氧化物(ONO)复合层。在一实施例中，电荷存储结构108以间隙壁的形式形成于开口106的侧壁上，而裸露出开口106的底面。

然后，请参照图1A，于电荷存储结构108上形成通道层110。在一实施例中，通道层110的材料包括多晶硅。在一实施例中，通道层110覆盖开口106的侧壁上的电荷存储结构108，并且在开口106的底面也裸露出通道层110。接着，于开口106的下部形成绝缘柱112。在一实施例中，绝缘柱112的材料包括氧化硅。之后，于开口106的上部形成导体插塞114，且导体插塞114与通道层110接触。在一实施例中，导体插塞114的材料包括多晶硅。通道层110、以及导体插塞114可合称为垂直通道柱CP。电荷存储结构108环绕于垂直通道柱CP的垂直外表面。接下来，于叠层结构101上方形成绝缘顶盖层115。在一实施例中，绝缘顶盖层115的材料包括氧化硅。

图2E为三维存储器元件的俯视图。图2A是图2E的切线I-I’的剖面示意图。图2B为图2E的区域A的放大图。图2C为图2B的切线II-II’的剖面示意图。图2D为图2B的切线III-III’的剖面示意图。图2F是支撑结构的放大图。为清楚起见，在图2B与图2E中省略了最顶层牺牲层104以上的材料层。

请参照图2A与图2D，进行图案化工艺，移除在阶梯区R2的第一区A1与第三区A3中的绝缘顶盖层115、部分叠层结构101与部分叠层结构91，以形成穿过绝缘顶盖层115与叠层结构101以及穿过部分叠层结构91的多个开口96。在一实施例中，开口96可具有略微倾斜的侧壁，如图1B所示。在另一实施例中，开口96可具有大致垂直的侧壁(未示出)。

接着，请参照图2A至图2E，在绝缘顶盖层115上以及开口96之中形成绝缘层97，如图2A、2C与2D所示。在开口96之中的绝缘层97可以将开口96填满或在开口96之中形成缝隙99，如图2C所示。在一实施例中，绝缘层97的材料包括氧化硅。在开口96之中的绝缘层97又可称为支撑柱98，如图2A至2E所示。支撑柱98可以在后续的工艺中避免叠层结构101塌陷。

请参照图2F，支撑柱98包括主体部MP与多个延伸部EP。主体部MP与延伸部EP的延伸方向不同。例如主体部MP延着方向D1延伸，延伸部EP延着方向D2延伸。方向D1与方向D2例如是彼此垂直。延伸部EP包括第一部分P1与第二部分P2，分别位于主体部MP的两侧。支撑柱98的形状例如是十字型、T型或其组合。

请参照图2F，支撑柱98的主体部MP的宽度W0例如是50nm至300nm，长度L0例如是150nm至1000nm。延伸部EP的第一部分P1的长度L1以及延伸部EP的第二部分P2的长度L2可以相等或相异。延伸部EP的第一部分P1的宽度W11以及延伸部EP的第二部分P2的宽度W12可以相等或相异。宽度W11、W12例如是50nm至300nm。

请参照图2F，主体部MP的侧壁SW01与延伸部EP的第一部分P1的侧壁SW11之间的距离(长度)L01’以及主体部MP的侧壁SW01与延伸部EP的第二部分P2的侧壁SW21之间的距离(长度)L01”可以相等或相异。距离L01’与距离L01”例如是0至200nm。

请参照图2F，主体部MP的侧壁SW02与延伸部EP的第一部分P1的侧壁SW12之间的距离(长度)L02’以及主体部MP的侧壁SW02与延伸部EP的第二部分P2的侧壁SW22之间的距离(长度)L02”可以相等或相异。距离L02’与距离L02”例如是小于500nm。

图3E为三维存储器元件的俯视图。图3A是图3E的切线I-I’的剖面示意图。图3B为图3E的区域A的放大图。图3C为图3B的切线II-II’的剖面示意图。图3D为图3B的切线III-III’的剖面示意图。为清楚起见，在图3B与图3E中省略了最顶层牺牲层104以上的材料层。

请参照图3B至图3E，之后，在存储器阵列区R1以及阶梯区R2的第一区A1与第三区A3之间的叠层结构101与部分的叠层结构91之中形成沟道116。沟道116裸露出牺牲层104、绝缘层102、绝缘层92与导体层94，如图3C与3D所示。

图4A是图3E的切线I-I’的后续工艺的剖面示意图。图4B为图3E的区域A的后续工艺的放大图。图4C为图4B的切线II-II’的剖面示意图。图4D为图4B的切线III-III’的剖面示意图。为清楚起见，在图4B与图4E中省略了最底层牺牲层104以及最顶的水平开口121以上的材料层。

请参照图4A至图4E，之后，进行选择性刻蚀工艺以移除存储阵列区R1以及阶梯区R2的第一区A1与第三区A3的牺牲层104，以形成多个水平开口121。水平开口121裸露出在存储阵列区R1的部分电荷存储结构108以及绝缘层102，如图4A所示。水平开口121还裸露出在阶梯区R2的第一区A1与第三区A3的支撑柱98与绝缘层102，如图4A至4D所示。选择性刻蚀工艺可以是等向性刻蚀，例如是湿式刻蚀工艺。湿式刻蚀工艺所采用的刻蚀剂例如是热磷酸。刻蚀剂经由沟道116流入存储阵列区R1以及阶梯区R2的第一区A1与第三区A3。

请参照图4B与4E，在阶梯区R2中，刻蚀剂可以通过时间模式的控制而将第一区A1与第三区A3的牺牲层104完全移除。而位于第二区A2的牺牲层104则由于支撑柱98的结构与布局的设计，而仅有少许被刻蚀。举例来说，在第一区A1与第二区A2边界处大部分的牺牲层104的侧壁被支撑柱98覆盖，而仅有少部分的牺牲层104从第一区A1连续延伸至第二区A2。在第三区A3与第二区A2边界处大部分的牺牲层104的侧壁被支撑柱98覆盖，而仅有少部分的牺牲层104从第三区A3连续延伸至第二区A2。

请参照图4B与图4E以及图6F，于支撑柱98B与支撑柱98A之间的间隙的宽度W7、支撑柱98B与支撑柱98C之间的间隙的宽度W8以及支撑柱98A与支撑柱98C之间的间隙宽度W6均小，如图6F所示。因此，当刻蚀剂将支撑柱98B与支撑柱98A之间以及支撑柱98B与支撑柱98C之间的牺牲层104移除之后，仅有适量的刻蚀剂可以流过这些间隙。因此可以通过刻蚀时间来控制第二区A2的牺牲层104不会被刻蚀或仅有少部分被刻蚀。在本实施例中，通过支撑柱98即可以有效地控制第二区A2的牺牲层104的刻蚀量，因此，在第一区A1与第二区A2的边界至第三区A3与第二区A2的边界之间无须再为了避免第二区A2的牺牲层104被刻蚀而形成连续不间断的绝缘阻挡墙(slit)。因此，本发明可以减少工艺的复杂度。

请参照图4B、4D与4E，此外，由于刻蚀的等向性，因此，在第一区A1与第二区A2边界处以及在第三区A3与第二区A2边界处的牺牲层104具有凹凸的轮廓。举例来说，在第二区A2的牺牲层104具有弧形的侧壁SW。通过刻蚀时间的控制，牺牲层104的侧壁SW的位置可以有所不同。当刻蚀的时间较长，有较多的牺牲层104被刻蚀，留在第二区A2的牺牲层104的侧壁SW较远离支撑柱98B的主体部MP，且在第一区A1与第二区A2边界处的支撑柱98A与98C的延伸部EP的侧壁Sa与Sc被裸露出来，如图4B所示。当刻蚀的时间较短，有较少的牺牲层104被刻蚀，留在第二区A2的牺牲层104的侧壁SW较接近支撑柱98B的主体部MP，在第一区A1与第二区A2边界处的支撑柱98A与98C的延伸部EP的侧壁仍被所留下来的牺牲层104覆盖，如图4E所示。

图5A是图3E的切线I-I’的后续工艺的剖面示意图。图5B为图3E的区域A的后续工艺的放大图。图5C为图5B的切线II-II’的剖面示意图。图5D为图5B的切线III-III’的剖面示意图。为清楚起见，在图5B与图5E中省略了最顶层牺牲层104以上的材料层。

请参照图5A至图5E，然后，于沟道116以及水平开口121中形成导体层。导体层例如是包括势垒层122以及金属层124，如图5A、5C与5D所示。在一实施例中，势垒层122的材料包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或其组合，而金属层124的材料包括钨(W)。在水平开口121中的导体层做为栅极层126。

图6A是图3E的切线I-I’的后续工艺的剖面示意图。图6B为图3E的区域A的后续工艺的放大图。图6C为图6B的切线II-II’的剖面示意图。图6D为图6B的切线III-III’的剖面示意图。为清楚起见，在图6B与图6E中省略了最顶层牺牲层104以及最顶的栅极层126以上的材料层。

请参照图6A至图6E，其后，于阶梯区R2的第一区A1与第三区A3中形成多个接触窗C1(如图6A至6C所示)，于阶梯区R2的第二区A2形成多个接触窗C2(如图6B至6D所示)，于存储阵列区R1中形成多个接触窗C3(如图6A所示)。接触窗C1贯穿顶盖层97、绝缘顶盖层115与介电层103，并且与栅极层126电性连接，如图6A至6C所示。接触窗C2贯穿绝缘顶盖层115与介电层103以及叠层结构101的绝缘层102与牺牲层104，并且与衬底100电性连接，如图6B至6D所示。本文所述的与衬底100电性连接，可以是指与衬底100电性连接，与衬底100上的元件层电性连接或与金属内联机结构电性连接。接触窗C3贯穿顶盖层97以及绝缘顶盖层115，并与导体插塞114电性连接，如图6A所示。接触窗C1、C2与C3可以同时形成或分别形成。

在一实施例中，接触窗C1中的每一者包括势垒层128以及导体层1311(如图6A与6C所示)，接触窗C2中的每一者包括势垒层129以及导体层132(如图6D所示)，接触窗C3中的每一者包括势垒层130以及导体层133(如图6A所示)。在一实施例中，势垒层128、129、130的材料包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或其组合，导体层131、132、133的材料包括钨(W)。

请参照图6A至图6E，之后，再将沟道116之中的势垒层122以及金属层124(如图5B至5D所示)移除。接着，在沟道116的侧壁形成间隙壁117。间隙壁117包括与绝缘层102不同的介电材料，例如是氮化硅或是氧化硅/氮化硅/氧化硅复合层。之后将叠层结构91的中间的导体层94移除，再移除导体层94上下的绝缘层92，以在叠层结构91中形成水平开口119。之后再于沟道116以及水平开口119之中填入导体层。在水平开口119中的导体层与其上下方的导体层94共同形成源极线120。沟道116中的导体层以形成用于传导来自源极线120的电流的源极线导体墙(source line slit)118。隔离物117隔离源极线导体墙118以免与栅极层126接触。

其后，再进行后续的相关工艺，以完成存储器元件的制作。

请参照图2A与图4A，本发明在将叠层结构101的牺牲层104移除之前，先在衬底100的阶梯区R2中形成贯穿叠层结构101并延伸至叠层结构91的支撑柱98。通过支撑柱98的形成可以避免叠层结构101在牺牲层104移除之后发生倒塌。

在图6F示出了多个支撑柱98。支撑柱98设置在多个接触窗C1周围。在一些实施例中，支撑柱98的顶面积大于或等于接触窗C1的顶面积。支撑柱98的顶面的面积例如是接触窗C1的顶面的面积的1倍至5倍。

请参照图6F，支撑柱98包括支撑柱98A、98B、98C与98D。接触窗C1包括排列成一列的接触窗CA、CB、CC、CD。支撑柱98A与98C排列成一列，支撑柱98B与98D排列成另一列。且支撑柱98A、98B、98C与98D彼此成Z字型交错排列。支撑柱98A、98B围绕在接触窗CA周围，支撑柱98B、98C围绕在接触窗CB周围，支撑柱98C、98D围绕在接触窗CC周围。

请参照图6F，支撑柱98A的主体部MP以距离d1设置在接触窗CA的第一边S1的周围。延伸部EP的第一部分P1以距离d2设置在接触窗CA的第二边S2的周围。距离d1与距离d2可以相等或相异。距离d1与距离d2例如是100nm至400nm。在一些实施例中，接触窗CA呈圆形。在另一些实施例中，接触窗CA大致呈矩形或类似矩形，支撑柱98A设置在接触窗CA的两个边S1与S2与其所夹的转角TC1周围。

请参照图6F，延伸部EP的第一部分P1的长度L1大于接触窗CA的宽度W3，小于接触窗CA的宽度W3与相邻两个接触窗CA与CB之间的间隙的宽度W5的和。延伸部EP的第二部分P2的长度L2大于接触窗CD的宽度W4，小于接触窗CD的宽度W4与接触窗CD与另一个相邻接触窗(未示出)之间的距离的和。

请参照图6F，支撑柱98B、98C、98D的结构可以与支撑柱98A的结构相等或相异。支撑柱98B的主体部MP设置在接触窗CA的第三边S3的周围。支撑柱98B的延伸部EP的第一部分P1设置在接触窗CA的第四边S4的周围。在一些实施例中，接触窗CA大致呈矩形，支撑柱98B设置在接触窗CA的两个边S3与S4与其所夹的转角TC2周围。亦即，支撑柱98B与支撑柱98A设置在接触窗CA相对的两个转角TC1与TC2，并共同围绕在接触窗CA的周围。支撑柱98B的主体部MP与支撑柱98A的主体部MP相对应设置，支撑柱98B的延伸部EP的第一部分P1与支撑柱98A的延伸部EP的第一部分P1相对应设置。

请参照图6F，支撑柱98A的延伸部EP与支撑柱98C的延伸部EP相邻，其二者可以对齐或略为错位。支撑柱98B与98D的延伸部EP可以对齐或略为错位。支撑柱98A与98C的延伸部之间的间隙的宽度W6小于两个接触窗CA与CB之间的间隙的宽度W5。宽度W6例如是100nm至500nm。

请参照图6F，支撑柱98B的主体部MP的侧壁SW01可以与间隙壁117接触。支撑柱98B的延伸部EP的第一部分P1的侧壁SW11以及第二部分P2的侧壁SW12与间隙壁117的距离d3例如是0nm至200nm。支撑柱98B的主体部MP介于支撑柱98A的主体部MP与支撑柱98C的主体部MP之间，且介于接触窗CA与接触窗CB之间。支撑柱98B的主体部MP与支撑柱98A的延伸部EP的第一部分P1以及支撑柱98C的延伸部EP的第二部分P2相邻。支撑柱98B的主体部MP与支撑柱98A的延伸部EP之间的间隙的宽度W7以及支撑柱98B的主体部MP与支撑柱98C的延伸部EP之间的间隙的宽度W8限制了刻蚀剂的流量。宽度W7与宽度W8可以相等或相异。宽度W7与宽度W8例如是50nm至500nm。

请参照图6C与6D，阶梯区R2的第一区A1与第三区A3的叠层结构91均是由绝缘层92与导体层94所组成。第一区A1与第三区A3的叠层结构101与在第二区A2的叠层结构101不同。在第一区A1与第三区A3的叠层结构101是由彼此交互叠层的绝缘层102与做为栅极层126的导体层所组成。在第二区A2的叠层结构101是由绝缘层102与牺牲层104所组成。

请参照图6B与6C，在第一区A1与第三区A3的每一个接触窗C1穿过介电层，而着陆于叠层结构101之中的一层栅极层126上并与其电性连接。如图6B与6D所示。在第二区A2的每一个接触窗C2贯穿叠层结构101，且与衬底100电性连接。

接触窗C1与接触窗C2之间以支撑柱98分隔开，且接触窗C1与接触窗C2之间无贯穿叠层结构101与91的长条状的绝缘阻挡墙(slit)，如图6B与6E所示。

请参照图6B、6C与6E，于第一区A1与所述第二区A2的边界的支撑柱98贯穿第一区A1的叠层结构101以及部分的叠层结构91以及所述第二区A2的叠层结构101，在第三区A3与所述第二区A2的边界的支撑柱98贯穿第三区A3的叠层结构101以及部分的叠层结构91以及所述第二区A2的叠层结构101。

请参照图6B、6E与6F，于第一区A1与所述第二区A2的边界以及第三区A3与所述第二区A2的边界的支撑柱98彼此以非零距离(例如宽度W6)分隔开地设置，如图6F所示。并且支撑柱98与接触窗C2之间的区域F无贯穿叠层结构101与91的长条状的绝缘阻挡墙将其彼此分隔，如图6B与6E所示。因此，在第一区A1与第二区A2的边界处以及在第三区A3与第二区A2的边界处，在相邻的两个支撑柱98之间，第二区A2的叠层结构101的绝缘层102会连续延伸至第一区A1与第三区A3(如图6B所示)；牺牲层104则会与第一区A1以及第三区A3的栅极层(导体层)126接触(如图6B、6D与6E所示)。

请参照图6B、6D与6F，在第二区A2的牺牲层104具有凹凸的侧壁SW，例如是具有弧形的侧壁。在一些实施例中，牺牲层104的侧壁SW向接触窗C2凹陷。这是因为在移除存储阵列区R1、阶梯区R2的第一区A1与第三区A3的牺牲层104以形成水平开口121时采用湿式刻蚀工艺造成，如图4D所示。

为了避免叠层结构101在移除牺牲层以形成水平开口121的过程中发生塌陷，而在阶梯区R2形成大量的支撑柱98，如图6B与6E所示。在一些实施例中，在阶梯区R2的支撑柱98所占的顶面积总和大于或等于接触窗C1的顶面积的总和。

在本实施例中，通过支撑柱的结构与布局即可以有效地控制牺牲层的刻蚀量，因此，无须再为了避免牺牲层被过度刻蚀而形成长条状的绝缘阻挡墙(slit)。因此，本发明可以简化工艺，减少工艺的复杂度。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (20)

1.一种存储器元件，其中，包括：

衬底；

叠层结构，位于所述衬底上，其中所述叠层结构包括彼此交互叠层的多个导体层与多个绝缘层；

第一接触窗，与所述叠层结构的所述多个导体层之一连接；以及

第一支撑柱，贯穿所述叠层结构，设置在所述第一接触窗的第一边与第二边周围，所述第一支撑柱包括：

第一主体部，设置在所述第一接触窗的所述第一边周围；以及

多个第一延伸部，位于第一主体部两侧，每一第一延伸部的长度大于所述第一接触窗的宽度，所述多个第一延伸部之第一部分于设置于所述第一接触窗的所述第二边周围。

2.根据权利要求1所述的存储器元件，其中，还包括：

第二支撑柱，贯穿所述叠层结构，设置在所述第一接触窗的第三边与第四边周围，且所述第二支撑柱与所述第一支撑柱共同包围所述第一接触窗。

3.根据权利要求2所述的存储器元件，其中，所述第一支撑柱设置在所述第一接触窗的第一转角以及与所述第一转角连接的所述第一边与所述第二边周围；所述第二支撑柱设置在所述第一接触窗的第二转角以及与所述第二转角连接的所述第三边与所述第四边周围。

4.根据权利要求2所述的存储器元件，其中，还包括：

第二接触窗，与所述叠层结构的所述多个导体层之另一连接；以及

第三支撑柱，贯穿所述叠层结构，其中，所述第二支撑柱位于所述第一支撑柱与所述第三支撑柱之间，且所述第二支撑柱与所述第三支撑柱共同包围所述第二接触窗。

5.根据权利要求4所述的存储器元件，其中，所述第一延伸部的所述第一部分的长度小于所述第一接触窗的所述宽度与所述第一接触窗与所述第二接触窗之间的间隙的宽度的和。

6.根据权利要求4所述的存储器元件，其中，所述第二支撑柱包括第二主体部，位于所述第一支撑柱的所述第一主体部与所述第三支撑柱的第三主体部之间。

7.根据权利要求6所述的存储器元件，其中，所述第二支撑柱的所述第二主体部，位于所述第一接触窗与所述第二接触窗之间。

8.根据权利要求4所述的存储器元件，其中，所述第三支撑柱的第三延伸部与所述多个第一延伸部的所述第一部分相邻。

9.根据权利要求2所述的存储器元件，其中，所述第一支撑柱与所述第二支撑柱的形状包括十字型、T型或其组合。

10.根据权利要求1所述的存储器元件，其中，所述第一支撑柱的顶面积大于或等于所第一接触窗的顶面积。

11.一种存储器元件，其中，包括：

衬底，包括阶梯区与存储阵列区，所述阶梯区包括第一区与第二区；

叠层结构，位于所述衬底的所述存储阵列区与所述阶梯区上，其中在所述存储阵列区与所述阶梯区的所述第一区的所述叠层结构包括彼此交互叠层的多个导体层与多个绝缘层，在所述阶梯区的所述第二区的所述叠层结构包括彼此交互叠层的多个牺牲层与所述多个绝缘层；

多个第一接触窗，贯穿所述第二区的所述叠层结构，与所述衬底电性连接；以及

多个第一支撑柱，彼此以非零距离分隔开地设置于所述第一区与所述第二区的边界且贯穿所述叠层结构，其中相邻的两个第一支撑柱之间的所述第二区的所述叠层结构的所述多个牺牲层与所述第一区的所述叠层结构的所述多个导体层接触。

12.根据权利要求11所述的存储器元件，其中，所述多个第一支撑柱设置在同一列。

13.根据权利要求11所述的存储器元件，其中，在所述边界的所述叠层结构的所述多个牺牲层具有凹凸的侧壁。

14.根据权利要求11所述的存储器元件，其中，在所述边界的所述叠层结构的所述多个牺牲层具有弧形的侧壁。

15.根据权利要求11所述的存储器元件，其中，在所述边界的所述叠层结构的所述多个牺牲层的侧壁向所述多个第一接触窗凹陷。

16.根据权利要求11所述的存储器元件，其中，还包括：

多个第二支撑柱，贯穿所述第一区中的所述叠层结构，且彼此以非零距离彼此分隔设置；以及

多个第二接触窗，与所述第一区中的所述叠层结构的所述多个导体层连接，其中所述多个第二接触窗的多个边被所述多个第一支撑柱与所述多个第二支撑柱包围。

17.根据权利要求16所述的存储器元件，其中，所述多个第一支撑柱与多个第二支撑柱具有十字型、T型或其组合。

18.根据权利要求16所述的存储器元件，其中，相邻的第一支撑柱与所述第二接触窗之间的距离小于相邻的两个第二接触窗之间的距离。

19.根据权利要求16所述的存储器元件，其中所述多个第一接触窗与所述多个第二接触窗之间无绝缘阻挡墙贯穿所述叠层结构。

20.根据权利要求16所述的存储器元件，其中，所述多个第一支撑柱与所述多个第二支撑柱的顶面积和大于或等于所述多个第二接触窗的顶面积和。

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