CN114333936A - 非易失性磁性随机存储结构及非易失性磁性随机存储器 - Google Patents

Abstract

本发明公开了一种非易失性磁性随机存储结构及非易失性磁性随机存储器，其中，存储结构包括至少一个存储单元，存储单元包括第一存储体、第二存储体和开关晶体管；第一存储体和第二存储体的磁化状态相反。第一存储体的第一端和第二存储体的第一端分别与开关晶体管的漏极连接。第一存储体的第二端与第一位线连接，第二存储体的第二端与第二位线连接，且分别连接至读取电路。开关晶体管的栅极与字线连接，开关晶体管的源极与源线连接，且源线连接有第一电压产生器。本方案将两个磁化状态相反的存储体并联，利用存储体面积占比小的特点，一个存储体作为判断单元时，另一个作为参考单元，由此避免了单一参考电流易受漂移电流的影响，提高判断的灵敏度。

Description

非易失性磁性随机存储结构及非易失性磁性随机存储器

技术领域

本发明涉及半导体技术领域，特别涉及一种非易失性磁性随机存储结构及非易失性磁性随机存储器。

背景技术

磁性随机存储器(MRAM，Magnetic Random Access Memory)是一种非易失性(Non-Volatile)的磁性随机存储器。它拥有静态随机存储器(SRAM)的高速读取写入能力，以及动态随机存储器(DRAM)的高集成度，是半导体器件制程节点逐渐缩小的趋势下颇具潜力的存储器类型。

现有技术中的非易失性磁性随机存储结构通常由一个磁性隧道结(MTJ，magnetictunnel junction)和一个三极晶体管组成，即一个磁性隧道结搭配一个三极晶体管的结构。具体的，如图1a所示，非易失性磁性随机存储器的存储单元包括存储体02，以及与各存储体02连接的三级晶体管05。其中，M＝1是指该偏置电压电路对应一个存储体02，M＝2是指该偏置电压电路对应两个存储体02。各存储体02分别连接与其对应的位线地址选择器03和位线电压钳位器04，然后连接至比较放大器01的同相输入端或反相输入端。三极晶体管05的栅极连接到芯片的字线(WL,word line)负责选通该MRAM存储单元，MTJ和三极晶体管05串接在芯片的位线(BL，bit line)上，进行读写操作。且当若干个MRAM存储单元组成存储单元阵列时，各MRAM存储单元的字线沿着存储单元的行延伸，位线沿着存储单元的列延伸，各MRAM存储单元位于字线和位线的交叉点上。

参考图2，现有技术中，多个非易失性磁性随机存储器的存储单元可以组成一个存储单元阵列。每一行的存储体02对应的三级晶体管05的栅极G连接于各行的字线WL；每一列的存储体02对应的三级晶体管05的源极S连接于各列的源线SL；每一列的存储体02的一端连接于各列的位线BL。

存储单元利用磁化方向存储信息，而每个存储单元的磁化表现为两个稳定的方向之一，也就是平行方向和反平行方向，即逻辑变量“0”和“1”。而磁化方向会影响存储单元的电阻，如果磁化方向是平行的，则存储单元的电阻是R，如果磁化方向是反平行的，则存储单元的电阻是R+△R。因此可以通过存储单元的电阻读出存储单元的逻辑状态。

MRAM的具体读出过程为：对选定的存储单元交叉的字线施加电压，同时读取位线的电流，就可以读出该存储单元的电阻态。读出电流(Is)是读出电压(Vs)对选定存储单元电阻的比值。读出电流可以被转化成电压，通过对数据电压(Vdata)与参考电压(Vref)进行比较，可以判断选定存储单元的电阻态。当Vdata>Vref，则选定存储单元的逻辑值为“0”；当Vdata<Vref，则逻辑值为“1”。

现有的MRAM存储单元受器件体积和工艺的限制，在高阻态和低阻态时，其电阻值比率较低，由此导致读出放大器区分两种状态的窗口较小，判断裕量也就很小。这会造成读取速度慢的问题。尤其是对于含有多个存储单元的存储单元阵列中，采用固定的参考单元作为比较基准，由于存储单元受漂移电流的影响，会影响判断的准确性。

传统的读出放大器，参考电阻选取高阻态和低阻态的平均值，而整体的判断裕量取决于较小的间隙电流(低阻态或高阻态中较小的一个电流与参考电流的差值)，也就是说，只有这部分较小的间隙电流被利用于判断阻态，而其他部分都被损失了。

选择恰当的参考单元，可以使得高低阻态的参考电阻增大，但如果想获取较大的判断裕量，仍需要增大读取时间。

由此，需要提出一种能提升MRAM高低阻态判断时的判断裕量的存储单元。

发明内容

本发明的目的在于解决现有技术中，MRAM在高低阻态判断时，判断裕量较低的问题。本发明提供了一种非易失性磁性随机存储结构和非易失性磁性随机存储器,可提高非易失性磁性随机存储器在高低阻态判断时的判断裕量。

为解决上述技术问题，本发明的实施方式公开了一种非易失性磁性随机存储结构，包括至少一个存储单元，存储单元包括第一存储体、第二存储体和开关晶体管；其中，第一存储体和第二存储体的磁化状态相反；

第一存储体的第一端和第二存储体的第一端分别与开关晶体管的漏极连接；

第一存储体的第二端与第一位线连接，第二存储体的第二端与第二位线连接，且分别连接至读取电路；

开关晶体管的栅极与字线连接，开关晶体管的源极与源线连接，且源线连接有第一电压产生器。

根据本发明的另一具体实施方式，本发明的实施方式公开的非易失性磁性随机存储结构，第一存储体和第二存储体均为磁性隧道结，且第一端为固定层，第二端为自由层。

根据本发明的另一具体实施方式，本发明的实施方式公开的非易失性磁性随机存储结构，非易失性存储结构包括数个存储单元组成的存储单元阵列；其中，

存储单元阵列中，每一行的存储单元中的开关晶体管的栅极连接于各行的字线；并且，

存储单元阵列中，每一列的存储单元中的开关晶体管的源极连接于各列的源线；并且，

存储单元阵列中，每一列的存储单元中的存储体的第一端连接于各列的位线。

根据本发明的另一具体实施方式，本发明的实施方式公开的非易失性磁性随机存储结构，开关晶体管为NMOS管。

本发明的实施方式还公开了一种非易失性磁性随机存储器，包括非易失性磁性随机存储结构，以及读取电路，非易失性存储结构为如上任意实施方式所描述的非易失性存储结构；并且，读取电路包括：

比较放大器；位线地址选择器，位线地址选择器包括第一位线地址选择器和第二位线地址选择器；其中

第一位线地址选择器连接比较放大器的同相输入端和第一存储体的第二端，第二位线地址选择器连接比较放大器的反向输入端和第二存储体的第二端，并且，

第一位线地址选择器与比较放大器的同相输入端连接至数据电压，第二位线地址选择器与比较放大器的反向输入端连接至参考电压。

根据本发明的另一具体实施方式，本发明的实施方式公开的非易失性磁性随机存储器，第一位线地址选择器与比较放大器的同相输入端之间还设置有第一位线电压钳位器；并且，

第二位线地址选择器与比较放大器的反向输入端之间还设置有第二位线电压钳位器。

根据本发明的另一具体实施方式，本发明的实施方式公开的非易失性磁性随机存储器，读取电路还包括第二电压产生器和第三电压产生器；其中

第二电压产生器与第一位线地址选择器连接，以为第一存储体的写入操作提供电压；并且，

第三电压产生器与第二位线地址选择器连接，以为第二存储体的写入操作提供电压。

根据本发明的另一具体实施方式，本发明的实施方式公开的非易失性磁性随机存储器，第二电压产生器与第三电压产生器为同一电压产生器。

根据本发明的另一具体实施方式，本发明的实施方式公开的非易失性磁性随机存储器，读取电路还包括第一偏置电压模块、第二偏置电压模块和偏置电流模块；其中，

第一偏置电压模块与数据电压连接，第二偏置电压模块与参考电压连接；并且，

第一偏置电压模块与第二偏置电压模块还连接至电源电压，偏置电流模块位于第一偏置电压模块与第二偏置电压模块之间。

根据本发明的另一具体实施方式，本发明的实施方式公开的非易失性磁性随机存储器，偏置电流模块包括第一偏置电流电路和第二偏置电流电路，第一偏置电流电路和第二偏置电流电路呈镜像对称，且第一偏置电流电路和第二偏置电流电路以并联的方式与电源电压连接。

根据本发明的另一具体实施方式，本发明的实施方式公开的非易失性磁性随机存储器，第一偏置电流电路包括第一二极管，第一电容和第二电容，第一二极管与第一电容以并联的方式连接后，与第二电容串联；并且，

第二偏置电流电路包括第二二极管、第三电容和第四电容，第二二极管与第三电容以并联的方式连接后，与第四电容串联；并且，

第一偏置电流电路与参考电压和第二位线电压钳位器连接，第二偏置电流电路与数据电压和第一位线电压钳位器连接。

根据本发明的另一具体实施方式，本发明的实施方式公开的非易失性磁性随机存储器，第一偏置电压模块包括以串联方式连接的第一晶体管和第二晶体管；其中

第一晶体管与电源电压连接，第二晶体管与第一位线电压钳位器连接；第一晶体管与第二晶体管的极性相反；并且，

第二偏置电压模块包括以串联方式连接的第三晶体管和第四晶体管；其中

第三晶体管与电源电压连接，第四晶体管与第二位线电压钳位器连接；第三晶体管与第四晶体管的极性相反。

根据本发明的另一具体实施方式，本发明的实施方式公开的非易失性磁性随机存储器，偏置电流模块包括预充电电路，以及与预充电电路连接的第一开关元件、第二开关元件、第三开关元件和第四开关元件；其中，

第一开关元件与第一晶体管、第三晶体管的漏极，以及第二晶体管、第四晶体管的源极连接；

二开关元件与第一晶体管、第二晶体管、第三晶体管、第四晶体管的栅极连接；

第三开关元件与第二晶体管的漏极连接；

第四开关元件与第四晶体管的漏极连接。

根据本发明的另一具体实施方式，本发明的实施方式公开的非易失性磁性随机存储器，第一晶体管和第三晶体管为PMOS管；并且，

第二晶体管和第四晶体管为NMOS管。

采用上述方案，将磁化状态相反的第一存储体和第二存储体并联，并连接至同一个开关晶体管，当对两个存储体进行写入和/或读出操作的时候，其中一个存储体为高阻态，另一个存储体为低阻态。而当进行写入的时候，写入时的时序分两步，写入其中一个存储体的时候，另一个存储体悬空，两个存储体不会相互影响，判断的准确度更高。并且只采用一个开关晶体管，相比于现有技术中分别为每一个存储体都设置对应的开关晶体管，能够节省电路的体积。进一步地，相比于现有技术中选用一个固定的存储体作为参考单元，本实施例将两个电阻状态相反的存储体并联，一个存储体作为判断单元时，另一个可以作为参考单元，这样可以避免单一参考电流易受漂移电流的影响，提高判断的灵敏度，还避免了两个晶体管带来的面积成本。更进一步地，利用对称的第一存储体和第二存储体搭配对称的锁存放大结构，能够最大化高阻态的存储体和低阻态的存储体之间的判决裕量，进一步提高了读取电路的灵敏度。

附图说明

图1a是现有技术中非易失性磁性随机存储器的电路结构示意图；

图1b是现有技术中非易失性磁性随机存储结构的电路结构示意图；

图2是本发明实施例提供的非易失性磁性随机存储器的电路结构示意图；

图3是本发明实施例提供的非易失性磁性随机存储器的另一电路结构示意图；

图4是本发明实施例提供的非易失性磁性随机存储器的另一电路结构示意图；

图5是本发明实施例提供的非易失性磁性随机存储结构的电路结构示意图；

图6是本发明实施例提供的非易失性磁性随机存储器写入0时的时序图；

图7是本发明实施例提供的非易失性磁性随机存储器写入1时的时序图；

图8是本发明实施例提供的非易失性磁性随机存储器读入数据时的时序图；

图9是本发明实施例提供的非易失性磁性随机存储器进行读写操作时的状态表；

图10是本发明实施例提供的非易失性磁性随机存储器的判断裕量与现有技术中非易失性磁性随机存储器的判断裕量的对比图。

背景技术附图标记：

01、比较放大器；02、存储体；03、位线地址选择器；04、位线电压钳位器；05、三级晶体管。

本申请附图标记：

1、存储单元；11、第一存储体；12、第二存储体；13、开关晶体管；2、读取电路；21、比较放大器；22、第一位线地址选择器；23、第二位线地址选择器；24、第一位线电压钳位器；25、第二位线电压钳位器；3、第一电压产生器；4、第二电压产生器；5、第三电压产生器；6、第一偏置电压模块；61、第一晶体管；62、第二晶体管；7、第二偏置电压模块；71、第三晶体管；72、第四晶体管；8、偏置电流模块；81、第一偏置电流电路；811、第一二极管；812、第一电容；813、第二电容；82、第二偏置电流电路；821、第二二极管；822、第三电容；823、第四电容；83、预充电电路；84、第一开关元件；85、第二开关元件；86、第三开关元件；87、第四开关元件；Vdata、数据电压；Vref、参考电压；D、漏极；G、栅极；S、源极；WL、字线；BL、位线；SL、源线；VDD、电源电压。

具体实施方式

以下由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。虽然本发明的描述将结合较佳实施例一起介绍，但这并不代表此发明的特征仅限于该实施方式。恰恰相反，结合实施方式作发明介绍的目的是为了覆盖基于本发明的权利要求而有可能延伸出的其它选择或改造。为了提供对本发明的深度了解，以下描述中将包含许多具体的细节。本发明也可以不使用这些细节实施。此外，为了避免混乱或模糊本发明的重点，有些具体细节将在描述中被省略。需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。

应注意的是，在本说明书中，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

在本实施例的描述中，需要说明的是，术语“上”、“下”、“内”、“底”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

在本实施例的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本实施例中的具体含义。

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施方式作进一步地详细描述。

为解决现有技术中，非易失性磁性随机存储器在高低阻态判断时，判断裕量较低的问题，本实施例提供一种非易失性磁性随机存储结构，具体的，如图2至图4所示。本实施例提供的非易失性磁性随机存储结构包括至少一个存储单元1，存储单元1包括第一存储体11、第二存储体12和开关晶体管13。

具体地，本实施例中，第一存储体11的第一端和第二存储体12的第一端分别与开关晶体管13的漏极G连接；第一存储体11的第二端与第一位线BL连接，第二存储体12的第二端与第二位线BL连接，且分别连接至读取电路2。开关晶体管13的栅极与字线WL连接，开关晶体管13的源极S与源线SL连接，且源线SL连接有第一电压产生器3。

需要说明的是，本实施例中，第一存储体11和第二存储体12均为磁性隧道结，且第一端为磁性隧道结的固定层，第二端为磁性隧道结的自由层。第一存储体11和第二存储体12的磁化状态相反。

需要解释的是，本实施例中，在写入和/或读出之前，将第一存储体11和第二存储体12的磁化状态设置为相反的状态，才可以执行后续的写入和/或读出。磁化状态相反具体是指，第一存储体11和第二存储体12的电阻状态相反。换句话说，当第一存储体11的输出为逻辑“1”时，第二存储体12的输出为逻辑“0”；或者当第一存储体11的输出为逻辑“0”时，第二存储体12的输出为逻辑“1”。

还需要说明的是，本实施例中，第一存储体11和第二存储体12的物理位置紧靠在一起，由此，可以克服漂移电流对判断电阻高低状态造成的影响。

第一电压产生器3也即源线驱动模块，其主要是为第一存储体11和第二存储体12执行写操作时提供电压。

进一步地，参考图5，本实施例中，非易失性存储结构包括数个存储单元1组成的存储单元阵列。其中，存储单元阵列中，每一行的存储单元1中的开关晶体管13的栅极连接于各行的字线；并且，存储单元1阵列中，每一列的存储单元1中的开关晶体管13的源极S连接于各列的源线SL；并且，存储单元1阵列中，每一列的存储单元1中的存储体的第一端连接于各列的位线BL。

优选的，本实施例中，开关晶体管13为NMOS管。

需要说明的是，本实施例中，非易失性存储结构是由至少一个各存储单元1形成的。图5示出了存储单元阵列的一种情况，该存储单元阵列呈2*2设置。

而当各存储单元1形成为一行时，位于该行的所有开关晶体管13的栅极G连接于同一字线WL。而当各存储单元1形成为一列时，位于该列的所有开关晶体管13的源极S都连接与同一源线SL上。

基于上述非易失性存储结构，本发明的实施方式还提供了一种非易失性磁性随机存储器。本实施例中，非易失性磁性随机存储器包括非易失性磁性随机存储结构，以及读取电路2。并且，非易失性存储结构为如上任意实施方式所描述的非易失性存储结构。

进一步地，本实施例中，读取电路2包括比较放大器21和位线地址选择器。

本实施例中，比较放大器21能够对输入的信号进行放大，位线地址选择器能够进行数据选择。

具体地，位线地址选择器包括第一位线地址选择器22和第二位线地址选择器23。其中，第一位线地址选择器22连接比较放大器21的同相输入端和第一存储体11的第二端，第二位线地址选择器23连接比较放大器21的反向输入端和第二存储体12的第二端，并且，第一位线地址选择器22与比较放大器21的同相输入端连接至数据电压Vdata，第二位线地址选择器23与比较放大器21的反向输入端连接至参考电压Vref。

更具体地，第一位线地址选择器22与比较放大器21的同相输入端之间还设置有第一位线电压钳位器23；并且，第二位线地址选择器23与比较放大器21的反向输入端之间还设置有第二位线电压钳位器24。

需要说明的是，本实施例中，位线地址选择器连接到位线BL、第二电压产生器4和第三电压产生器5以及位线电压钳位器，其主要作用是为了选择有效的位线BL连接到第二电压产生器4和第三电压产生器5，以进行写操作，或者选择有效的位线BL连接到位线电压钳位器，以进行读操作。并且，位线地址选择器还会对未被选中的位线BL设定一个默认的激励状态。

更进一步地，本实施例提供的非易失性磁性随机存储器，读取电路2还包括第二电压产生器4和第三电压产生器5。其中第二电压产生器4与第一位线地址选择器22连接，以为第一存储体11的写入操作提供电压；并且，第三电压产生器5与第二位线地址选择器23连接，以为第二存储体12的写入操作提供电压。

需要理解的是，第二电压产生器4和第三电压产生器5具有较强的电流驱动能力或电压驱动能力，能够满足第一存储体11和第二存储体12状态翻转的需要。其具体可以是电源管理器，例如LDO线性稳压电源、REG电源等。

在进行读操作时，位线地址选择器的作用是将位线BL的电流或电压信号通过选定的打开的传输门，连接到位线电压钳位器，然后位线电压钳位器可以把这个信号再往读取电路2的方向传递。

在进行写操作时，位线地址选择器的作用是给选中的位线BL或源线SL符合操作条件的电压。

需要说明的是，本实施例中，可以是第一存储体11和第二存储体12分别通过与其对应的电压产生器进行驱动，还可以是第一存储体11和第二存储体12共同被同一电压产生器驱动。

优选的，为了节约电路版图，本实施例中，第二电压产生器4与第三电压产生器5为同一电压产生器。

本实施例中，参考图2，读取电路2还包括第一偏置电压模块6、第二偏置电压模块7和偏置电流模块8。其中，第一偏置电压模块6与数据电压Vdata连接，第二偏置电压模块7与参考电压连接Vref；并且，第一偏置电压模块6与第二偏置电压模块7还连接至电源电压VDD，偏置电流模块8位于第一偏置电压模块6与第二偏置电压模块7之间。

接下来结合图2至图4对第一偏置电压模块6、第二偏置电压模块7和偏置电流模块8的具体结构和连接关系进行描述。

在本发明的一个具体实施方式中，参考图3，偏置电流模块8包括第一偏置电流电路81和第二偏置电流电路82，第一偏置电流电路81和第二偏置电流电路82呈镜像对称，且第一偏置电流电路81和第二偏置电流电路82以并联的方式与电源电压VDD连接。

具体地，第一偏置电流电路81包括第一二极管811，第一电容812和第二电容813，第一二极管811与第一电容812以并联的方式连接后，与第二电容813串联。并且，第二偏置电流电路82包括第二二极管821、第三电容822和第四电容823，第二二极管821与第三电容822以并联的方式连接后，与第四电容823串联。并且，第一偏置电流电路81与参考电压Vref和第二位线电压钳位器24连接，第二偏置电流电路82与数据电压Vdata和第一位线电压钳位器23连接。

需要说明的是，第一二极管811的负极性端、第二二极管821的负极性端，以及第一电容812和第二电容813的负极、第三电容822和第四电容823的负极均连接有开关部件。

继续参考图3，需要解释的是，本实施例中，读取电路2呈对称的锁存型电路结构。锁存型比较放大结构能够将第一存储体11和第二存储体12输出的电压维持在高电平和/或低电平的状态。由此，在存储单元1进行写入和/或读出时，电平不会因外界作用而发生反转，可以防止写入和/或读出的结果不准确。

在本发明的另一个具体实施方式中，参考图4，第一偏置电压模块6包括以串联方式连接的第一晶体管61和第二晶体管62。其中，第一晶体管61与电源电压VDD连接，第二晶体管62与第一位线电压钳位器23连接；第一晶体管61与第二晶体管62的极性相反。

并且，第二偏置电压模块7包括以串联方式连接的第三晶体管71和第四晶体管72。其中，第三晶体管71与电源电压VDD连接，第四晶体管72与第二位线电压钳位器24连接；第三晶体管72与第四晶体管72的极性相反。

进一步地，偏置电流模块8包括预充电电路83，以及与预充电电路83连接的第一开关元件84、第二开关元件85、第三开关元件86和第四开关元件87。其中，第一开关元件84与第一晶体管61、第三晶体管71的漏极D，以及第二晶体管62、第四晶体管72的源极S连接。

并且，第二开关元件85与第一晶体管61、第二晶体管62、第三晶体管71、第四晶体管72的栅极G连接；第三开关元件86与第二晶体管61的漏极D连接；第四开关元件87与第四晶体管72的漏极D连接。

经过上述方式连接后的第一晶体管61、第二晶体管62、第三晶体管71、第四晶体管72以及比较放大器21构成了构成锁存型的电路结构。

优选地，本实施例中，第一晶体管61和第三晶体管71为PMOS管。并且，第二晶体管62和第四晶体管72为NMOS管。

下面参考图2-9对本发明实施例提供的非易失性磁性随机存储器进行读写操作时的过程进行具体描述。

具体的，参考图2-图9，写入0时，在第一个时序(第一组虚线范围内)，源线SL接地，位于左侧的第一位线BL1给写操作电压，位于右侧的第二位线BL2浮空。电流从位线BL流经存储体、再到字线WL打开的开关晶体管13，最后到源线SL。此时的SL接地。

在第二个时序(第二组虚线范围内)，位于左侧的第一位线BL1处于浮空，源线SL给写操作条件下的电压，电流从字线WL控制的开关晶体管13经过存储体后到位于右侧的第二位线BL2，然后在位线地址选择器处被拉低到接电位。通过这两个操作，第一存储体11和第二存储体12就分别被写入了不同的阻值状态。

继续参考图4和图6-9，在写入1时，第一存储体11的为高电阻，第二存储体12为低电阻，第二晶体管62和第四晶体管72与其对应的位线电压钳位器之间的电流相等。与第二存储体12连接的位线电压低于与第一存储体11连接的位线电压，导致第二晶体管62与第一位线电压钳位器24之间的电压高于第四晶体管72与第二位线电压钳位器25之间的电压，由此，经过正反馈放大后，比较放大器21的输出电压为高电压。

在写入0时，第一存储体11的为低电阻，第二存储体12为高电阻。第二晶体管62和第四晶体管72与其对应位线电压钳位器之间的电流相等。与第一存储体11连接的位线电压低于与第二存储体12连接的位线电压，导致第二晶体管62与第一位线电压钳位器24之间的电压低于第四晶体管72与第二位线电压钳位器25之间的电压，由此，经过正反馈放大后，比较放大器21的输出电压为低电压。

参考图10，可以看出，采用本发明实施例提供的非易失性磁性随机存储结构的非易失性磁性随机存储器，其判断裕量的区间从现有技术中比较窄(25％)的电流区间改善到至少50％的电流区间来判别存储体的低阻态和高阻态。

采用上述技术方案，将磁化状态相反的第一存储体和第二存储体并联，并连接至同一个开关晶体管，当对两个存储体进行写入和/或读出操作的时候，其中一个存储体为高阻态，另一个存储体为低阻态。而当进行写入的时候，写入时的时序分两步，写入其中一个存储体的时候，另一个存储体悬空，两个存储体不会相互影响，判断的准确度更高。并且只采用一个开关晶体管，相比于现有技术中分别为每一个存储体都设置对应的开关晶体管，能够节省电路的体积。进一步地，相比于现有技术中选用一个固定的存储体作为参考单元，本实施例将两个电阻状态相反的存储体并联，一个存储体作为判断单元时，另一个可以作为参考单元，这样可以避免单一参考电流易受漂移电流的影响，提高判断的灵敏度，还避免了两个晶体管带来的面积成本。更进一步地，利用对称的第一存储体和第二存储体搭配对称的锁存放大结构，能够最大化高阻态的存储体和低阻态的存储体之间的判决裕量，进一步提高了读取电路的灵敏度。

虽然通过参照本发明的某些优选实施方式，已经对本发明进行了图示和描述，但本领域的普通技术人员应该明白，以上内容是结合具体的实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。本领域技术人员可以在形式上和细节上对其作各种改变，包括做出若干简单推演或替换，而不偏离本发明的精神和范围。

Claims (14)

1.一种非易失性磁性随机存储结构，其特征在于，所述非易失性存储结构包括至少一个存储单元，所述存储单元包括第一存储体、第二存储体和开关晶体管；其中，所述第一存储体和所述第二存储体的磁化状态相反；

所述第一存储体的第一端和所述第二存储体的第一端分别与所述开关晶体管的漏极连接；

所述第一存储体的第二端与第一位线连接，所述第二存储体的第二端与第二位线连接，且分别连接至读取电路；

所述开关晶体管的栅极与字线连接，所述开关晶体管的源极与源线连接，且所述源线连接有第一电压产生器。

2.如权利要求1所述的非易失性磁性随机存储结构，其特征在于，所述第一存储体和所述第二存储体均为磁性隧道结，且所述第一端为固定层，所述第二端为自由层。

3.如权利要求1或2所述的非易失性磁性随机存储结构，其特征在于，所述非易失性存储结构包括数个所述存储单元组成的存储单元阵列；其中，

所述存储单元阵列中，每一行的存储单元中的所述开关晶体管的栅极连接于各行的字线；并且，

所述存储单元阵列中，每一列的存储单元中的所述开关晶体管的源极连接于各列的源线；并且，

所述存储单元阵列中，每一列的存储单元中的所述存储体的第一端连接于各列的位线。

4.如权利要求1或2所述的非易失性磁性随机存储结构，其特征在于，所述开关晶体管为NMOS管。

5.一种非易失性磁性随机存储器，所述非易失性存储器包括非易失性磁性随机存储结构，以及读取电路，其特征在于，所述非易失性存储结构为如权利要求1-4任一项所述的非易失性存储结构；并且，所述读取电路包括：

比较放大器；

位线地址选择器，所述位线地址选择器包括第一位线地址选择器和第二位线地址选择器；其中

所述第一位线地址选择器连接所述比较放大器的同相输入端和所述第一存储体的第二端，所述第二位线地址选择器连接所述比较放大器的反向输入端和所述第二存储体的第二端，并且，

所述第一位线地址选择器与所述比较放大器的同相输入端连接至数据电压，所述第二位线地址选择器与所述比较放大器的反向输入端连接至参考电压。

6.如权利要求5所述的非易失性磁性随机存储器，其特征在于，所述第一位线地址选择器与所述比较放大器的同相输入端之间还设置有第一位线电压钳位器；并且，

所述第二位线地址选择器与所述比较放大器的反向输入端之间还设置有第二位线电压钳位器。

7.如权利要求5所述的非易失性磁性随机存储器，其特征在于，所述读取电路还包括第二电压产生器和第三电压产生器；其中，

所述第二电压产生器与所述第一位线地址选择器连接，以为所述第一存储体的写入操作提供电压；并且，

所述第三电压产生器与所述第二位线地址选择器连接，以为所述第二存储体的写入操作提供电压。

8.如权利要求7所述的非易失性磁性随机存储器，其特征在于，所述第二电压产生器与所述第三电压产生器为同一电压产生器。

9.如权利要求5所述的非易失性磁性随机存储器，其特征在于，所述读取电路还包括第一偏置电压模块、第二偏置电压模块和偏置电流模块；其中，

所述第一偏置电压模块与所述数据电压连接，所述第二偏置电压模块与所述参考电压连接；并且，

所述第一偏置电压模块与所述第二偏置电压模块还连接至电源电压，所述偏置电流模块位于所述第一偏置电压模块与所述第二偏置电压模块之间。

10.如权利要求9所述的非易失性磁性随机存储器，其特征在于，所述偏置电流模块包括第一偏置电流电路和第二偏置电流电路，所述第一偏置电流电路和所述第二偏置电流电路呈镜像对称，且所述第一偏置电流电路和所述第二偏置电流电路以并联的方式与所述电源电压连接。

11.如权利要求10所述的非易失性磁性随机存储器，其特征在于，所述第一偏置电流电路包括第一二极管，第一电容和第二电容，所述第一二极管与所述第一电容以并联的方式连接后，与所述第二电容串联；并且，

所述第二偏置电流电路包括第二二极管、第三电容和第四电容，所述第二二极管与所述第三电容以并联的方式连接后，与所述第四电容串联；并且，

所述第一偏置电流电路与所述参考电压和所述第二位线电压钳位器连接，所述第二偏置电流电路与所述数据电压和所述第一位线电压钳位器连接。

12.如权利要求9所述的非易失性磁性随机存储器，其特征在于，所述第一偏置电压模块包括以串联方式连接的第一晶体管和第二晶体管；其中

所述第一晶体管与所述电源电压连接，所述第二晶体管与所述第一位线电压钳位器连接；所述第一晶体管与所述第二晶体管的极性相反；并且，

所述第二偏置电压模块包括以串联方式连接的第三晶体管和第四晶体管；其中

所述第三晶体管与所述电源电压连接，所述第四晶体管与所述第二位线电压钳位器连接；所述第三晶体管与所述第四晶体管的极性相反。

13.如权利要求12所述的非易失性磁性随机存储器，其特征在于，所述偏置电流模块包括预充电电路，以及与所述预充电电路连接的第一开关元件、第二开关元件、第三开关元件和第四开关元件；其中，

所述第一开关元件与所述第一晶体管、所述第三晶体管的漏极，以及所述第二晶体管、所述第四晶体管的源极连接；

所述二开关元件与所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管的栅极连接；

所述第三开关元件与所述第二晶体管的漏极连接；

所述第四开关元件与所述第四晶体管的漏极连接。

14.如权利要求13所述的非易失性磁性随机存储器，其特征在于，所述第一晶体管和所述第三晶体管为PMOS管；并且，

所述第二晶体管和所述第四晶体管为NMOS管。

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