CN114295868A - 堆叠芯片与堆叠芯片的测试方法 - Google Patents
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Abstract
本申请提供了一种堆叠芯片与堆叠芯片的测试方法，该堆叠芯片包括多个芯片，多个芯片至少包括第一芯片，第一芯片包括至少一个输入输出接口，输入输出接口的一端用于接收测试机台发出的至少一组测试信号，多个输入输出接口的另一端分别与多个芯片的测试模块电连接，其中，输入输出接口输出的一组测试信号输入至对应的测试模块，且各测试模块都与至少一个输入输出接口连接，从而只需要一个测试机台向第一芯片的输入输出接口输入多组测试信号，就可以同时对多个芯片进行测试。本申请的方案可以降低测试成本，保证了测试效率较高，从而解决了现有技术中的堆叠芯片中的多个芯片需要多个测试机台导致资源消耗较大的问题。
Description
技术领域
本申请涉及堆叠芯片测试领域，具体而言，涉及一种堆叠芯片与堆叠芯片的测试方法。
背景技术
芯片测试工艺属于半导体产业的关键领域，芯片测试包括晶圆测试，主要目的是将晶圆中的不良芯片挑选出来。在晶圆测试过程中需要对芯片进行电性能测试，以确保在封装之前，晶圆上的芯片是合格产品。
三维堆叠平台是一种通过hybrid bonding(混合键合)技术把逻辑芯片和存储芯片连接起来，以实现近存运算的一种技术。该平台主要由逻辑芯片、存储芯片以及连接层这三部分组成。与单一的逻辑(或存储)芯片相比，三维堆叠平台内部同时包含有逻辑芯片和存储芯片，因此，进行电性能测试时，需要将其内部的逻辑芯片和存储芯片全部覆盖。
目前，常见的测试方法对逻辑或存储芯片的测试是相互独立的，主要通过在逻辑芯片以及存储芯片内分别设计测试模块的方式，利用相应测试机台通过相应引脚下发测试激励，激活测试模块，从而完成对逻辑芯片或存储芯片的电性能测试，原理图如图1所示。
在实际测试过程中，需要分别使用相应的测试机台将三维堆叠平台中的逻辑芯片和存储芯片单独进行测试，才能确保三维堆叠平台电性能的完整性，并且测试过程中测试逻辑芯片和存储芯片不能自动切换，自动化程度低，测试效率低，测试成本较高。
上述的测试方法需要采用不同的测试平台分别对逻辑芯片和存储芯片进行测试，测试覆盖率低，资源耗费较大，且测试效率较低。
在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。
发明内容
本申请的主要目的在于提供一种堆叠芯片与堆叠芯片的测试方法，以解决现有技术中的堆叠芯片中的多个芯片需要多个测试机台导致资源消耗较大的问题。
根据本发明实施例的一个方面，提供了一种堆叠芯片，所述堆叠芯片包括多个芯片，多个所述芯片至少包括第一芯片，所述第一芯片包括至少一个输入输出接口，所述输入输出接口的一端用于接收测试机台发出的至少一组测试信号，多个所述输入输出接口的另一端分别与多个所述芯片的测试模块电连接，其中，所述输入输出接口输出的一组所述测试信号输入至对应的所述测试模块。
可选地，各所述测试模块集成在所述芯片中。
可选地，所述测试模块一一对应地集成在对应的所述芯片内，所述输入输出接口的另一端与其他测试模块电连接，所述其他测试模块为除测试所述第一芯片的所述测试模块之外的其他所述测试模块。
可选地，各所述测试模块集成在所述第一芯片内，其他测试模块与对应的所述芯片电连接，所述其他测试模块为除测试所述第一芯片的所述测试模块之外的其他所述测试模块。
可选地，所述第一芯片包括第一多路选择器，所述第一多路选择器包括各所述输入输出接口，所述第一多路选择器还包括多个输出接口，所述输出接口与所述输入输出接口的另一端连接，多个所述输出接口分别与多个所述测试模块的输入端连接，所述第一多路选择器用于对所述测试信号进行判断，并将所述测试信号发送至对应的所述测试模块。
可选地，所述第一芯片还包括第二多路选择器，所述第二多路选择器的一端与所述其他测试模块连接，所述第二多路选择器的另一端与其他芯片连接，所述第二多路选择器用于对所述其他测试模块接收到的所述测试信号进行判断，并将所述测试信号发送至对应的所述其他芯片，所述其他芯片为除所述第一芯片之外的所述芯片。
可选地，所述第一芯片的测试模块选自以下至少之一：BSC测试模块、内建自测BIST测试模块、可测试技术DFT模块。
可选地，多个所述芯片之间采用混合键合方式进行堆叠设置。
根据本发明实施例的又一方面，还提供了一种堆叠芯片的测试方法，所述堆叠芯片包括多个芯片，多个所述芯片至少包括第一芯片，所述测试方法包括：所述第一芯片接收测试机台发出的至少一组测试信号；所述第一芯片将接收到的至少一组所述测试信号发送至对应的测试模块中，以对所述芯片进行测试。
可选地，在各所述测试模块集成在所述第一芯片内的情况下，或，在各所述测试模块一一对应地集成在对应的所述芯片内的情况下，在所述第一芯片接收测试机台发出的至少一组测试信号之后，所述测试方法包括：所述第一芯片将接收到的至少一组所述测试信号发送给所述第一芯片的所述测试模块，以对所述第一芯片进行测试，和/或；所述第一芯片将接收到的至少一组所述测试信号发送给其他测试模块，以对其他芯片进行测试，所述其他测试模块为除测试所述第一芯片的所述测试模块之外的其他所述测试模块，所述其他芯片为除所述第一芯片之外的所述芯片。
可选地，在各所述测试模块集成在所述第一芯片内的情况下，在所述第一芯片接收测试机台发出的至少一组测试信号之后，所述测试方法包括：所述第一芯片将接收到的至少一组所述测试信号发送给所述第一芯片的所述测试模块，以对所述第一芯片进行测试，和/或；所述第一芯片将接收到的至少一组所述测试信号发送给其他测试模块，所述其他测试模块将接收到的至少一组所述测试信号发送给第二多路选择器，所述第二多路选择器将接收到的至少一组所述测试信号发送给其他芯片，以对所述其他芯片进行测试，所述其他测试模块为除测试所述第一芯片的所述测试模块之外的其他所述测试模块，所述其他芯片为除所述第一芯片之外的所述芯片。
所述堆叠芯片中，所述堆叠芯片包括多个芯片，多个所述芯片至少包括第一芯片，第一芯片包括至少一个输入输出接口，所述输入输出接口的一端用于接收测试机台发出的至少一组测试信号，多个所述输入输出接口的另一端分别与多个所述芯片的测试模块电连接，且各测试模块都与至少一个所述输入输出接口连接，这样各组测试信号都可以通过所述输入输出接口输入至对应的测试模块中，从而只需要一个测试机台向第一芯片的输入输出接口输入多组测试信号，就可以同时对多个芯片进行测试。与现有技术中通过不同的测试机台对芯片进行测试相比，本申请的方案可以降低测试成本，保证了测试效率较高，从而解决了现有技术中的堆叠芯片中的多个芯片需要多个测试机台导致资源消耗较大的问题。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1示出了现有技术中芯片测试方法的原理图；
图2示出了根据本申请的一种实施例的堆叠芯片的示意图；
图3示出了根据本申请的又一种实施例的堆叠芯片的示意图；
图4示出了根据本申请的一种实施例的堆叠芯片系统的示意图；
图5示出了根据本申请的另一种实施例的堆叠芯片系统的示意图。
其中，上述附图包括以下附图标记：
01、测试机台；02、第一芯片；03、第一测试模块；05、第二测试模块；06、第二芯片；07、第一多路选择器；08、第二多路选择器；09、第三芯片；10、第三测试模块。
具体实施方式
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。
需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
应该理解的是，当元件(诸如层、膜、区域、或衬底)描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。
为了便于描述，以下对本申请实施例涉及的部分名词或术语进行说明：
测试管脚：TEST PAD；
ATE机台：Automatic Test Equipment；
可测试性设计：Design for Test(DFT)；
内建自测：Built-in Self Test(BIST)；
混合键合：Hybrid Bonding。
正如背景技术中所说的，现有技术中的堆叠芯片中的多个芯片需要多个测试机台导致资源消耗较大，为了解决上述问题，本申请的一种典型的实施方式中，提供了一种堆叠芯片与堆叠芯片的测试方法。
本申请的一种实施例中，提供了一种堆叠芯片，该堆叠芯片包括多个芯片，多个上述芯片至少包括第一芯片，上述第一芯片包括至少一个输入输出接口，上述输入输出接口的一端用于接收测试机台发出的至少一组测试信号，即上述第一芯片中有一个测试模块时，输入输出接口接收测试机台发出的一组测试信号，上述第一芯片中有多个测试模块时，输入输出接口接收测试机台发出的多组测试信号，多个上述输入输出接口的另一端分别与多个上述芯片的测试模块电连接，其中，上述输入输出接口输出的一组上述测试信号输入至对应的上述测试模块。
上述堆叠芯片中，多个上述芯片至少包括第一芯片，第一芯片包括多个输入输出接口，多个输入输出接口的一端用于接收测试机台发出的测试信号，多个输入输出接口的另一端分别与多个上述芯片的测试模块电连接，且各测试模块都与至少一个输入输出接口连接，这样各组测试信号都可以通过输入输出接口输入至对应的测试模块中，从而只需要一个测试机台向第一芯片的输入输出接口输入多组测试信号，就可以同时对多个芯片进行测试。与现有技术中通过不同的测试机台对芯片进行测试相比，本申请的方案可以降低测试成本，保证了测试效率较高，从而解决了现有技术中的芯片结构中的多个芯片需要多个测试机台导致资源消耗较大的问题。
具体地，上述芯片可以为晶粒(die或者chip)、晶圆(wafer)中至少一种，但不以此为限，也可以是本领域技术人员所能想到的任何替换。其中，晶圆(wafer)是指制作硅半导体电路所用的硅晶片，晶粒(die或者chip)是指将上述制作有半导体电路的晶圆进行分割后的硅晶片。本申请的具体实施例中以晶粒为例进行介绍。例如：该晶粒可以为动态存储阵列晶粒。
为了便于对上述芯片进行测试以及提高芯片的集成度，本申请的另一种实施例中，各上述测试模块集成在上述芯片中。
本申请的又一种实施例中，上述测试模块一一对应地集成在对应的上述芯片内，即一个芯片对应有一个测试模块，且该测试模块集成在该芯片中，上述输入输出接口的另一端与其他测试模块电连接，上述其他测试模块为除测试上述第一芯片的上述测试模块之外的其他上述测试模块。在该实施例中，将其他测试模块与上述输入输出接口的另一端电连接起来，即测试机台发出多组测试信号由输入输出接口将相应的测试信号输入至相应的测试模块，以便于对其他的芯片进行测试。
本申请的一种具体的实施例中，如图2所示，该堆叠芯片中有两个芯片，分别为第一芯片02和第二芯片06，其中，第一芯片02中集成有一个测试模块，为第一测试模块03，且第二芯片06中集成有一个测试模块，为第二测试模块05，第一芯片02的输入输出接口与第二芯片06的第二测试模块05电连接，对于上述输入输出接口输入至第一芯片02中的两组测试信号，其中，一组测试信号通过上述输入输出接口输入至第一测试模块03，用于对第一芯片02进行测试，另一组测试信号由输入输出接口输入至第二测试模块05中，用于对第二芯片06的测试。
另外，需要说明的是，如图2所示，本申请的上述第一芯片02与上述第二芯片06通过输入输出接口电连接，但第一芯片02与第二芯片06之间的电连接是彼此独立的，举例来讲，用于传输指令信号的电连接与传输数据的电连接均是独立的。
本申请的再一种实施例中，各上述测试模块集成在上述第一芯片内，即其他芯片对应的测试模块也集成在第一芯片内，其他测试模块与对应的上述芯片电连接，上述其他测试模块为除上述第一芯片的上述测试模块之外的其他上述测试模块。在该实施例中，测试机台发出的多组测试信号由输入输出接口输入至相应的测试模块中，实现了通过一个测试机台发出的多组测试信号对多个芯片进行测试。
堆叠芯片中各芯片之间可以通过Cu金属引线连接，例如，通过混合键合技术(Hybid Bonding)实现Cu-Cu键合，从而实现测试模块与对应芯片的连接；前一个芯片与后一个芯片的连接主要通过Cu-Cu键合以及两个芯片之间的电解质层连接(绝缘作用)保证。
在实际应用过程中，上述堆叠芯片中可以集成有一个测试模块，也可以集成有多个测试模块，当上述芯片中集成有一个测试模块时，该测试模块可以集成在该芯片当中，也可以集成在其他的芯片中，当上述芯片中有多个测试模块时，该测试模块可以全部集成在该芯片中，当然，也可以部分集成在该芯片中，部分集成在其他芯片当中，还可以全部集成在其他芯片中。
本申请的一种具体的实施例中，如图3所示，上述芯片结构中包括两个芯片，分别为第一芯片02、第二芯片06，其中，上述第一芯片02中集成有两个测试模块，分别为第一测试模块03和第二测试模块05，上述第二测试模块05与第二芯片06电连接，对于上述输入输出接口输入到第一芯片02中的两组测试信号，其中，一组测试信号由输入输出接口输入至第一测试模块03中，用于对第一芯片02进行测试，另一组测试信号由输入输出接口输入至第二测试模块05中，再输入至第二芯片06中，用于对第二芯片06进行测试。
本申请的一种实施例中，上述第一芯片包括第一多路选择器，上述第一多路选择器包括各上述输入输出接口，上述第一多路选择器还包括多个输出接口，上述输出接口与上述输入输出接口的另一端连接，多个上述输出接口分别与多个上述测试模块的输入端连接，上述第一多路选择器用于对上述测试信号进行判断，并将上述测试信号发送至对应的上述测试模块。在该实施例中，第一多路选择器包括多个输入输出接口和多个输出接口，且多个输出接口与多个测试模块的输入端连接，在测试机台发出测试信号时，第一多路选择器根据接收到测试信号进行判断，得出测试信号对应的测试模块，再将测试信号发送给相应的测试模块，对芯片进行测试。
当然，在实际应用过程中，上述输入输出接口并不限于为上述第一芯片除第一多路选择器和测试模块之外的结构上的接口，也可以为第一多路选择器的接口，还可以为测试模块上的接口。当上述输入输出接口为上述第一芯片除第一多路选择器和测试模块之外的结构上的接口时，测试信号可由输入输出接口输入至上述第一芯片除第一多路选择器和测试模块之外的结构上的接口，再由上述第一芯片除第一多路选择器和测试模块之外的结构上的接口输入至测试模块中；当上述输入输出接口为第一多路选择器的接口时，测试信号可由输入输出接口输入至第一多路选择器中，再由第一多路选择器输入至测试模块中；当上述输入输出接口为测试模块上的接口时，测试信号可由输入输出接口直接输入至测试模块中。
在上述测试模块均集成在第一芯片的情况下，为了能够高效地将其他测试模块接收到的测试信号发送给对应的其他芯片，本申请的又一种实施例中，上述第一芯片还包括第二多路选择器，上述第二多路选择器的一端与上述其他测试模块连接，上述第二多路选择器的另一端与其他芯片连接，上述第二多路选择器用于对上述其他测试模块接收到的上述测试信号进行判断，并将上述测试信号发送至对应的其他芯片，上述其他芯片为除上述第一芯片之外的上述芯片。
本申请的又一种实施例中，多个上述芯片还包括第二芯片，上述第一芯片为逻辑芯片和存储芯片中的一个，上述第二芯片为上述逻辑芯片和存储芯片中的另一个，后续在第一芯片中和/或第二芯片中设置相应的测试模块，对芯片进行测试。
当然，本申请的第一芯片和第二芯片并不限于上述的逻辑芯片和存储芯片，还可以为模拟芯片等现有的芯片类型。
本申请的一种具体的实施例中，逻辑芯片与存储芯片对外的Cu金属引线，通过混合键合技术(Hybid Bonding)实现Cu-Cu键合，从而实现测试模块与对应芯片的连接；前一个芯片与后一个芯片的连接主要通过Cu-Cu键合以及两个芯片之间的电解质层连接(绝缘作用)保证。
本申请的另一种实施例中，上述第一芯片为上述逻辑芯片，上述第二芯片为上述存储芯片。由于受限于传统计算机“冯-诺依曼”架构，存储器带宽与计算需求之间的鸿沟(即“存储墙”问题日益突出，采用逻辑芯片与存储芯片直接堆叠，能够直接访问存储芯片，有效解决“存储墙”问题，实现超高能效(即：高带宽，低功耗)。
本申请的再一种实施例中，上述第一芯片的测试模块选自以下至少之一：BSC测试模块、内建自测BIST测试模块、可测试性技术DFT模块，通过上述测试模块可以对上述芯片进行测试。
当然，实际的应用中，上述第一芯片的测试模块并不限于BSC测试模块、内建自测BIST测试模块、可测试性技术DFT模块，还可以为其他的用于对第一芯片进行测试的测试模块，这里不再一一赘述了。
本申请的一种实施例中，上述第二芯片的测试模块选自以下至少之一：BSC测试模块、内建自测BIST测试模块、可测试性技术DFT模块，通过上述测试模块可以对上述芯片进行测试。
当然，实际的应用中，上述第二芯片的测试模块并不限于BSC测试模块、内建自测BIST测试模块、可测试性技术DFT模块，还可以为其他的用于对第二芯片进行测试的测试模块，这里不再一一赘述了。
本申请的一种具体的实施例中，上述逻辑芯片内还可集成BSC/BIST测试模块，由于BSC/BIST模块都可复用DFT模块的对外测试接口，还支持其他测试模块一端与存储芯片通过Hybrid Bonding进行连接，以便于通过逻辑芯片中的测试模块对存储芯片进行测试。
本申请的又一种实施例中，上述堆叠芯片为三维芯片，三维芯片是将不同电路单元制作在多个平面晶片上，并通过硅通孔层间垂直互联技术将多个晶片在垂直方向进行堆叠互连而形成的一种全新的芯片结构，具有集成度高、功耗低、带宽高、面积小、互连线短、支持异构集成等特点。
本申请的另一种实施例中，多个上述芯片之间采用混合键合方式进行堆叠设置。
本申请的一种具体的实施例中，可以通过混合键合(Hybrid Bonding)技术将第一芯片和第二芯片连接起来。
本申请的一种典型的实施例中，还提供了一种堆叠芯片的测试方法，上述堆叠芯片包括多个芯片，多个上述芯片至少包括第一芯片，上述测试方法包括：上述第一芯片接收测试机台发出的至少一组测试信号；上述第一芯片将接收到的至少一组上述测试信号发送至对应的测试模块中，以对上述芯片进行测试。
上述堆叠芯片的测试方法中，上述堆叠芯片包括多个芯片，多个上述芯片至少包括第一芯片，该测试方法包括：对于测试机台发出的至少一组测试信号，第一芯片接收至少一组测试信号，在第一芯片接收到至少一组测试信号之后，第一芯片将接收到的至少一组测试信号发送至对应的测试模块中，以对上述芯片进行测试。在该方案中，测试机台发出的各组测试信号都可以发送至对应的测试模块当中，从而只需要一个测试机台向第一芯片的输入输出接口输入多组测试信号，就可以同时对多个芯片进行测试。与现有技术中通过不同的测试机台对芯片进行测试相比，本申请的方案可以降低测试成本，保证了测试效率较高，从而解决了现有技术中的芯片结构中的多个芯片需要多个测试机台导致资源消耗较大的问题。
本申请的一种实施中，在各上述测试模块集成在上述第一芯片内的情况下，或，在各上述测试模块一一对应地集成在对应的上述芯片内的情况下，在上述第一芯片接收测试机台发出的至少一组测试信号之后，上述测试方法包括：上述第一芯片将接收到的至少一组上述测试信号发送给上述第一芯片的上述测试模块，以对上述第一芯片进行测试，和/或；上述第一芯片将接收到的至少一组上述测试信号发送给其他测试模块，以对其他芯片进行测试，上述其他测试模块为除测试上述第一芯片的上述测试模块之外的其他上述测试模块，上述其他芯片为除上述第一芯片之外的上述芯片。在该实施例中，当各上述测试模块均集成在第一芯片内的情况下，第一芯片接收的一个测试机台发出的至少一组测试信号分别发送给自身的测试模块和其他测试模块，在其他测试模块接收到测试信号之后，发送给对应的其他芯片，在各测试模块都集成在对应的芯片内的情况下，第一芯片将接收到的一个测试机台发出的至少一组测试信号发送给自身的测试模块以及其他芯片中的其他测试模块，对其他芯片进行测试，即实现了通过一个测试机台发出的至少一组测试信号对多个芯片进行测试，进一步地保证了测试成本较低，进一步地保证了测试效率较高。
本申请的又一种实施例中，在各上述测试模块集成在上述第一芯片内的情况下，在上述第一芯片接收测试机台发出的至少一组测试信号之后，上述测试方法包括：上述第一芯片将接收到的至少一组上述测试信号发送给上述第一芯片的上述测试模块，以对上述第一芯片进行测试，和/或；上述第一芯片将接收到的至少一组上述测试信号发送给其他测试模块，上述其他测试模块将接收到的至少一组上述测试信号发送给第二多路选择器，上述第二多路选择器将接收到的至少一组上述测试信号发送给其他芯片，以对上述其他芯片进行测试，上述其他测试模块为除测试上述第一芯片的上述测试模块之外的其他上述测试模块，上述其他芯片为除上述第一芯片之外的上述芯片。在该方案中，在第一芯片将接收到的至少一组测试信号发送其他测试模块之后，其他测试模块将至少一组测试信号发送给第二多路选择器，第二多路选择器根据测试信号中携带的地址信息、特定标识或者接收的TEST PAD(即测试管脚)，确定转发该测试信号给哪个测试模块，进一步地避免了将测试信号错发给不对应的芯片，进一步地保证了可以较为高效地对其他芯片进行测试。
本申请的一种实施例中，还提供了一种芯片系统，包括任一种上述的芯片结构；一个测试机台，包括多个测试接口，测试接口与输入输出接口一一对应连接，上述测试接口与上述第一芯片的输入输出接口连接以向上述输入输出接口输入至少一组测试信号。
上述芯片系统中，包括上述任意一种芯片结构以及一个测试机台，其中，上述芯片结构包括多个芯片，上述芯片包括多个输入输出接口，上述测试机台包括多个测试接口，测试接口与输入输出接口一一对应连接，测试机台发出的各组测试信号都可以通过输入输出接口输入至对应的测试模块中，从而只需要一个测试机台向第一芯片的输入输出接口输入多组测试信号，就可以同时对多个芯片进行测试。与现有技术中通过不同的测试机台对芯片进行测试相比，本申请的方案可以降低测试成本，保证了测试效率较高，从而解决了现有技术中的堆叠芯片中的多个芯片需要多个测试机台导致资源消耗较大的问题。
本申请的一种具体的实施例中，可以通过测试管脚(TEST PAD)将测试机台与上述芯片中的测试模块连接起来，TEST PAD的数量可根据选用的测试模块的不同而不同，本申请并不对TEST PAD的数量进行限制。
实施例1
本申请的一种具体的实施例中，如图4所示，该堆叠芯片系统包括：一个测试机台01、一个第一芯片02、一个第二芯片06，其中，第一芯片02为逻辑芯片，第二芯片06为存储芯片，逻辑芯片中包括两个测试模块，分别为第一测试模块03和第二测试模块05，即BIST测试模块和DFT测试模块、以及一个第一多路选择器07，即MUX模块，逻辑芯片中的DFT测试模块与存储芯片电连接，测试机台01通过DFT测试模块的对外接口可以实现对存储芯片的测试，具体测试过程如下：由测试机台01发出两组测试信号，MUX模块根据接收到的测试信号进行判断，得出测试信号对应的测试模块，将其中一组测试信号输入至逻辑芯片(第一芯片02)中的BIST测试模块(即第一测试模块03)，用于对逻辑芯片的测试，将另一组测试信号输入至DFT测试模块(即第二测试模块05)，由DFT测试模块输入至存储芯片，用于对存储芯片(即第二芯片06)的测试，也就是说，在该测试过程中，只需要通过一个测试机台01发出多组测试信号，即可以完成对逻辑芯片和存储芯片的测试。
实施例2
本申请的又一种具体的实施例中，如图5所示，该堆叠芯片系统包括：一个测试机台01、一个第一芯片02、一个第二芯片06、一个第三芯片09、一个第一多路选择器07以及一个第二多路选择器08，其中，第一芯片02中集成了三个测试模块，分别为第一测试模块03、第二测试模块05以及第三测试模块10，即第一测试模块03用于对第一芯片02进行测试，第二测试模块05用于对第二芯片06进行测试，第三测试模块10用于对第三芯片09进行测试，第二多路选择器08位于第一芯片02中，第二多路选择器08一端分别与第二测试模块05和第三测试模块10电连接，第二多路选择器08的另一端分别与第二芯片06和第三芯片09电连接，具体测试过程如下：对于测试机台01发出的三组测试信号，第一多路选择器07，即MUX模块，根据接收到的测试信号进行判断，得出测试信号对应的测试模块，即将第一组测试信号发送给第一测试模块03，用于对第一芯片进行测试，将第二组测试信号和第三组测试信号分别发送给第二测试模块05和第三测试模块10，第二测试模块05和第三测试模块10将接收到的测试信号分别发送给第二多路选择器08，第二多路选择器08对接收到的两组测试信号进行判断，第二多路选择器08分别将其中一组测试信号发送给第二芯片06，用于对第二芯片06进行测试，将另一组测试信号发送给第三芯片09，用于对第三芯片09进行测试。
从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：
1)、本申请的堆叠芯片中，上述堆叠芯片包括多个芯片，多个上述芯片至少包括第一芯片，第一芯片包括至少一个输入输出接口，上述输入输出接口的一端用于接收测试机台发出的至少一组测试信号，多个上述输入输出接口的另一端分别与多个上述芯片的测试模块电连接，且各测试模块都与至少一个上述输入输出接口连接，这样各组测试信号都可以通过上述输入输出接口输入至对应的测试模块中，从而只需要一个测试机台向第一芯片的输入输出接口输入多组测试信号，就可以同时对多个芯片进行测试。与现有技术中通过不同的测试机台对芯片进行测试相比，本申请的方案可以降低测试成本，保证了测试效率较高，从而解决了现有技术中的堆叠芯片中的多个芯片需要多个测试机台导致资源消耗较大的问题。
2)、本申请的堆叠芯片的测试方法中，上述堆叠芯片包括多个芯片，多个上述芯片至少包括第一芯片，该测试方法包括：对于测试机台发出的至少一组测试信号，第一芯片接收至少一组测试信号，在第一芯片接收到至少一组测试信号之后，第一芯片将接收到的至少一组测试信号发送至对应的测试模块中，以对上述芯片进行测试。在该方案中，测试机台发出的各组测试信号都可以发送至对应的测试模块当中，从而只需要一个测试机台向第一芯片的输入输出接口输入多组测试信号，就可以同时对多个芯片进行测试。与现有技术中通过不同的测试机台对芯片进行测试相比，本申请的方案可以降低测试成本，保证了测试效率较高，从而解决了现有技术中的堆叠芯片中的多个芯片需要多个测试机台导致资源消耗较大的问题。
3)、本申请的堆叠芯片系统中，包括上述任意一种堆叠芯片以及一个测试机台，其中，上述堆叠芯片包括多个芯片，上述芯片包括多个输入输出接口，上述测试机台包括多个测试接口，测试接口与输入输出接口一一对应连接，测试机台发出的各组测试信号都可以通过输入输出接口输入至对应的测试模块中，从而只需要一个测试机台向第一芯片的输入输出接口输入多组测试信号，就可以同时对多个芯片进行测试。与现有技术中通过不同的测试机台对芯片进行测试相比，本申请的方案可以降低测试成本，保证了测试效率较高，从而解决了现有技术中的堆叠芯片中的多个芯片需要多个测试机台导致资源消耗较大的问题。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (11)
1.一种堆叠芯片，其特征在于，所述堆叠芯片包括多个芯片，多个所述芯片至少包括第一芯片，所述第一芯片包括至少一个输入输出接口，所述输入输出接口的一端用于接收测试机台发出的至少一组测试信号，多个所述输入输出接口的另一端分别与多个所述芯片的测试模块电连接，其中，所述输入输出接口输出的一组所述测试信号输入至对应的所述测试模块。
2.根据权利要求1所述的堆叠芯片，其特征在于，各所述测试模块集成在所述芯片中。
3.根据权利要求2所述的堆叠芯片，其特征在于，所述测试模块一一对应地集成在对应的所述芯片内，所述输入输出接口的另一端与其他测试模块电连接，所述其他测试模块为除测试所述第一芯片的所述测试模块之外的其他所述测试模块。
4.根据权利要求2所述的堆叠芯片，其特征在于，各所述测试模块集成在所述第一芯片内，其他测试模块与对应的所述芯片电连接，所述其他测试模块为除测试所述第一芯片的所述测试模块之外的其他所述测试模块。
5.根据权利要求3或4中所述的堆叠芯片，其特征在于，所述第一芯片包括第一多路选择器，所述第一多路选择器包括各所述输入输出接口，所述第一多路选择器还包括多个输出接口，所述输出接口与所述输入输出接口的另一端连接，多个所述输出接口分别与多个所述测试模块的输入端连接，所述第一多路选择器用于对所述测试信号进行判断，并将所述测试信号发送至对应的所述测试模块。
6.根据权利要求3或4中所述的堆叠芯片，其特征在于，所述第一芯片还包括第二多路选择器，所述第二多路选择器的一端与所述其他测试模块连接，所述第二多路选择器的另一端与其他芯片连接，所述第二多路选择器用于对所述其他测试模块接收到的所述测试信号进行判断，并将所述测试信号发送至对应的所述其他芯片，所述其他芯片为除所述第一芯片之外的所述芯片。
7.根据权利要求1至4中任意一项所述的堆叠芯片，其特征在于，所述第一芯片的测试模块选自以下至少之一：BSC测试模块、内建自测BIST测试模块、可测试性技术DFT模块。
8.根据权利要求1至4中任一项所述的堆叠芯片，其特征在于，多个所述芯片之间采用混合键合方式进行堆叠设置。
9.一种堆叠芯片的测试方法，其特征在于，所述堆叠芯片包括多个芯片，多个所述芯片至少包括第一芯片，所述测试方法包括：
所述第一芯片接收测试机台发出的至少一组测试信号；
所述第一芯片将接收到的至少一组所述测试信号发送至对应的测试模块中，以对所述芯片进行测试。
10.根据权利要求9所述的测试方法，其特征在于，在各所述测试模块集成在所述第一芯片内的情况下，或，在各所述测试模块一一对应地集成在对应的所述芯片内的情况下，在所述第一芯片接收测试机台发出的至少一组测试信号之后，所述测试方法包括：
所述第一芯片将接收到的至少一组所述测试信号发送给所述第一芯片的所述测试模块，以对所述第一芯片进行测试，和/或；
所述第一芯片将接收到的至少一组所述测试信号发送给其他测试模块，以对其他芯片进行测试，所述其他测试模块为除测试所述第一芯片的所述测试模块之外的其他所述测试模块，所述其他芯片为除所述第一芯片之外的所述芯片。
11.根据权利要求9所述的测试方法，其特征在于，在各所述测试模块集成在所述第一芯片内的情况下，
在所述第一芯片接收测试机台发出的至少一组测试信号之后，所述测试方法包括：
所述第一芯片将接收到的至少一组所述测试信号发送给所述第一芯片的所述测试模块，以对所述第一芯片进行测试，和/或；
所述第一芯片将接收到的至少一组所述测试信号发送给其他测试模块，所述其他测试模块将接收到的至少一组所述测试信号发送给第二多路选择器，所述第二多路选择器将接收到的至少一组所述测试信号发送给其他芯片，以对所述其他芯片进行测试，所述其他测试模块为除测试所述第一芯片的所述测试模块之外的其他所述测试模块，所述其他芯片为除所述第一芯片之外的所述芯片。
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