CN114284265A - 半导体元件 - Google Patents

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drain
transistor
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闵伟伦
刘昌淼
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本公开实施例提供半导体元件及其形成方法。本公开实施例的一种半导体元件包括在基底上的第一源极/漏极部件和第二源极/漏极部件、延伸于第一源极/漏极部件和第二源极/漏极部件之间的多个通道构件(member)、包绕每个通道构件的栅极结构、以及至少一个阻挡部件。多个通道构件的至少一个通过至少一个阻挡部件与第一源极/漏极部件和第二源极/漏极部件隔离。

Description

半导体元件
技术领域
本发明实施例是关于半导体元件及其形成方法，特别是多重栅极元件及其形成方法。
背景技术
半导体集成电路(integrated circuit,IC)业界历经了快速地成长。在集成电路材料和设计中的技术演进产生各种世代的集成电路，其中每个世代具有比前一个世代更小且更复杂的电路。在集成电路演进的过程中，功能密度(例如每个芯片面积中互连元件的数量)大致增加，而几何尺寸(例如可使用制程创建出的最小的组件(或走线))减少。这样的缩小尺寸制程总体而言通过增加生产效率和降低相关成本以提供利益。这样的尺寸缩小也增加了制作集成电路制程的复杂度。
举例来说，随着集成电路技术朝向更小的技术节点推进，已经介绍了多重栅极金属氧化物半导体场效晶体管(metal-oxide semiconductor field effect transistor,MOSFET)，或多重栅极元件，通过增加栅极-通道耦合、减少关闭状态、以及减少短通道效应(short-channel effect,SCE)来改善栅极控制。多重栅极元件总体而言表示具有栅极结构或其部分的元件，设置在超过一侧的通道区上。鳍式场效晶体管(fin field-effecttransistor,FinFET)和多重桥接通道(multi-bridge channel,MBC)晶体管为多重栅极元件的范例，其针对高性能和低漏电的应用变得很受欢迎，且为有望的候选对象。鳍式场效晶体管具有提高的通道，在超过一侧上被栅极包绕(例如栅极包绕由基底延伸的半导体材料的「鳍片」的顶部和侧壁)。多重桥接通道晶体管具有可(部分地或完全地)延伸围绕通道区的栅极结构，可在两侧或更多侧提供通路至通道区。由于其栅极结构环绕通道区，多重桥接通道晶体管也可被称为环绕栅极晶体管(surrounding gate transistor,SGT)或全绕式栅极(gate-all-around,GAA)晶体管。
具有被栅极结构包绕的多重通道构件(member)，多重桥接通道晶体管通过增加有效的通道宽度来提供良好的驱动电流(drive current)性能。尽管现有的多重桥接通道晶体管的形成方法大致是足够的，这些方法并非在每个方面皆令人满足。
发明内容
一种半导体元件，包括：第一源极/漏极部件和第二源极/漏极部件，于基底上；多个通道构件(member)，延伸于第一源极/漏极部件和第二源极/漏极部件之间；栅极结构，包绕通道构件的每一个；以及至少一阻挡部件，其中通道构件的至少一个通过至少一阻挡部件与第一源极/漏极部件和第二源极/漏极部件隔离。
一种半导体元件，包括：第一晶体管，第一晶体管包括：第一源极/漏极部件和第二源极/漏极部件，多个第一通道构件，延伸于第一源极/漏极部件和第二源极/漏极部件之间，并与第一源极/漏极部件和第二源极/漏极部件接触，第一栅极结构，包绕第一通道构件的每一个，以及第二晶体管，第二晶体管包括：第三源极/漏极部件和第四源极/漏极部件，多个第二通道构件，延伸于第三源极/漏极部件和第四源极/漏极部件之间，第二栅极结构，包绕第二通道构件的每一个，以及多个第一阻挡部件，其中第二通道构件的其中一个通过第一阻挡部件与第三源极/漏极部件和第四源极/漏极部件隔离。
一种半导体元件的形成方法，包括：形成堆叠于基底上，其中堆叠包括多个硅层，以多个硅锗层交错配置；由堆叠和基底形成鳍状结构，鳍状结构包括通道区和源极/漏极区；凹蚀源极/漏极区以形成源极/漏极沟槽，露出硅层和硅锗层的侧壁；选择性地和部分地凹蚀硅锗层以形成多个第一内间隔物凹槽；形成多个第一内间隔物部件于第一内间隔物凹槽中；沉积材料层于源极/漏极沟槽中以覆盖硅层的至少一个的侧壁；在沉积材料层之后，选择性地凹蚀未被材料层覆盖的硅层以形成多个第二内间隔物凹槽；形成多个第二内间隔物部件于第二内间隔物凹槽中；以及在形成第二内间隔物部件之后，沉积源极/漏极部件于源极/漏极沟槽中。
附图说明
以下将配合所附图式详述本发明实施例。应强调的是，依据在业界的标准做法，各种特征并未按照比例绘制。事实上，可任意地放大或缩小各种部件的尺寸，以清楚地表现出本公开实施例的特征。
图1是根据本公开实施例的一或多个面向，绘示半导体元件的形成方法的流程图。
图2～图22是根据本公开实施例的一或多个面向，绘示根据图1的方法在制程期间的部分剖面示意图。
图23是根据本公开实施例的一或多个面向，绘示包括各种多重桥接通道晶体管的集成电路元件的俯视示意图。
图24是根据本公开实施例的一或多个面向，绘示进行图1之方法的参数的决定方法流程图。
其中，附图标记说明如下：
100：方法
102：方框
104：方框
106：方框
108：方框
110：方框
112：方框
114：方框
116：方框
118：方框
120：方框
122：方框
200：工作件、半导体元件
202：基底
204：堆叠
206：牺牲层
208：通道层
208C：覆盖通道层
208E：露出通道层
210：硬遮罩层
212：鳍状结构
212C：通道区
212SD：源极/漏极区
214：(浅沟槽)隔离部件
216：虚置介电层
218：虚置电极层
220：虚置栅极堆叠
222：栅极顶部硬遮罩层
223：氧化硅层
224：氮化硅层
225：第一间隔物层
226：栅极间隔物层、顶部栅极间隔物层
227：第二间隔物层
228：源极/漏极沟槽
230：第一内间隔物凹槽
232：内间隔物部件
234：底部抗反射涂层
236：第二内间隔物凹槽
237：阻挡内间隔物材料层
238：阻挡内间隔物部件、阻挡部件、停用部件
240：源极/漏极部件
242：接触蚀刻停止层
244：层间介电层
246：栅极沟槽
248：空间
254：栅极介电层
256：栅极电极层
260：栅极结构
270：第一多重桥接通道晶体管
280：第二多重桥接通道晶体管
290：第三多重桥接通道晶体管
292：台面结构
300：第四多重桥接通道晶体管
400：方法
402：方框
404：方框
406：方框
408：方框
2080：通道构件
2080D：虚置通道构件
2080F：功能性通道构件
具体实施方式
以下公开提供了许多的实施例或范例，用于实施本公开的不同部件。组件和配置的具体范例描述如下，以简化本公开实施例。当然，这些仅仅是范例，并非用以限定本公开实施例。举例来说，叙述中提及第一部件形成于第二部件之上，可包括形成第一和第二部件直接接触的实施例，也可包括额外的部件形成于第一和第二部件之间，使得第一和第二部件不直接接触的实施例。另外，本公开可在各种范例中重复元件符号及/或字母。这样重复是为了简化和清楚的目的，其本身并非主导所讨论各种实施例及/或配置之间的关系。
此处可使用空间上相关的用语，如「在…之下」、「下方的」、「低于」、「在…上方」、「上方的」和类似用语可用于此，以便描述如图所示一元件或部件和其他元件或部件之间的关系。这些空间用语企图包括使用或操作中的装置的不同方位，以及图式所述的方位。当装置被转至其他方位(旋转90°或其他方位)，则在此所使用的空间相对描述可同样依旋转后的方位来解读。
此外，当使用「大约」、「近似」等描述一个数字或数字范围时，此用语意图涵盖合理范围内的数字，此范围是根据本领域具有通常知识者所理解的制造过程中固有出现的变异而加以考量。举例来说，基于制造具有该数字相关特征的部件的已知制造公差，数字的数量或范围涵盖了包括所述数字在内的合理范围，例如所述数字的±10％以内。举例来说，本领域具有通常知识者已知与沉积材料层相关的制造公差为±15％，具有「约5nm」厚度的材料层可以涵盖4.25nm至5.75nm的尺寸范围。再者，本公开可在各种范例中重复元件符号及/或字母。这样重复是为了简化和清楚的目的，其本身并非主导所讨论各种实施例及/或配置之间的关系。
本公开大致是关于多重栅极晶体管及其制造方法，特别是关于不同配置的多重桥接通道(multi-bridge channel,MBC)晶体管的制造方法。本公开的方法可包括在形成内间隔物部件之后形成阻挡部件的制程。形成阻挡部件的制程可形成阻挡部件以选择性地关闭预定数量的通道构件(member)，以调变多重桥接通道晶体管的有效电阻、有效电容、或驱动电流(drive current)来符合各种设计需求。阻挡部件是设置于要被关闭的通道构件和邻近的源极/漏极部件之间以电性隔离要被关闭的通道构件。本公开的方法允许形成具有相似尺寸，但不同有效通道宽度的多重桥接通道晶体管。
现在将参照附图更加详细的描述本公开的各种面向。在这方面，图1是根据本公开的实施例，绘示由工作件形成半导体元件的方法100的流程图。方法100仅仅为一范例，而并非企图限制本公开实施例于方法100中所明确绘示的内容。可在方法100之前、之中、以及之后提供额外步骤，且可针对方法100的额外实施例移动、取代、或消除下述的一些步骤。为了简单起见，并未详述于此所有的步骤。方法100将结合图2～图22于下所述，图2～图22是根据图1的方法100的实施例，工作件200在不同制造阶段的部分剖面示意图。由于工作件200将被制造成半导体元件，工作件200可于此被称为半导体元件200，随着情境所需。为避免疑虑，在图2～图23中X、Y、以及Z方向彼此垂直，且在附图中一致地使用。在本公开全文中，除非另外叙明，类似参考符号表示类似部件。
参照图1和图2，方法100包括方框102，其中提供工作件200。如图2所示，工作件200包括基底202。在一些实施例中，基底202可为半导体基底，如硅(silicon,Si)基底。基底202也可包括其他半导体，如锗(germanium,Ge)、碳化硅(silicon carbide,SiC)、硅锗(silicon germanium,SiGe)、或钻石(diamond)。替代地，基底202可包括化合物半导体及/或合金半导体。再者，基底202可可选地包括外延层、可被应变以提升性能、可包括绝缘层上硅(silicon-on-insulator,SOI)结构或绝缘层上锗(germanium-on-insulator,GOI)结构、及/或可具有其他合适的增强部件。
工作件200还包括堆叠204。在图2所代表的一些实施例中，堆叠204包括第一半导体成分的牺牲层206，以第二半导体成分的通道层208交错配置。第一半导体成分与第二半导体成分可能不同。在一些实施例中，牺牲层206包括硅锗，而通道层208包括硅。应注意的是，三个牺牲层206和三个通道层208交错排列，如图2所示，其仅为例示性目的，且不意图将本公开作出除了权利要求中明确记载范围之外的限制。应理解的是，可在堆叠204中形成任何数量的外延层。膜层的数量取决于半导体元件200的通道构件的所欲数量。在一些实施例中，通道层208的数量是在2和10之间。
在一些实施例中，所有的牺牲层206可具有大抵均匀的第一厚度(介于约9nm和10nm之间)，而所有的通道层208可具有大抵均匀的第二厚度(介于约6nm和8nm之间)。第一厚度和第二厚度可能相同或不同。如于下详述，通道层208或其部分可作为后续形成的多重栅极元件的通道构件，且基于元件性能考量，选定每个通道层208的厚度。可最终移除在通道区中的牺牲层206，其用来定义后续形成的多重栅极元件中相邻的通道层208之间的垂直距离，且基于元件性能考量，选定每个牺牲层206的厚度。
可使用分子束外延(molecular beam epitaxy,MBE)、气相外延(vapor phaseepitaxy,VPE)、及/或其他合适的外延成长制程沉积在堆叠204中的膜层。如上所陈述，在至少一些范例中，牺牲层206包括外延成长的硅锗层，而通道层208包括外延成长的硅层。在一些实施例中，牺牲层206和通道层208实质上不含任何掺质(例如具有外在的掺质浓度由约0cm-3至1×1017cm-3)，举例来说，在堆叠204的外延成长制程期间，没有进行刻意的掺杂。
参照图1和图3，方法100包括方框104，其中由堆叠204和基底202形成鳍状结构212。应注意的是，图2包括工作件200沿着Y方向的部分剖面示意图，而图3绘示工作件200沿着X方向的部分剖面示意图。为了图案化堆叠204，可在堆叠204上沉积硬遮罩层210(绘示于图2中)以形成蚀刻遮罩。硬遮罩层210可为单一膜层或多膜层。举例来说，硬遮罩层210可包括垫氧化物层和在垫氧化物层上的垫氮化物层。可使用微影制程和蚀刻制程由堆叠204和基底202图案化鳍状结构212。微影制程可包括光阻涂布(例如旋转涂布(spin-oncoating))、软烤(soft bake)、遮罩对准(mask aligning)、曝光(exposure)、曝光后烘烤、光阻显影(developing)、清洗、烘干(例如旋干及/或硬烤(hard baking))、其他合适微影技术、及/或其组合。在一些实施例中，蚀刻制程可包括干蚀刻(例如反应式离子蚀刻(reactive ion etch,RIE))、湿蚀刻、及/或其他蚀刻方法。如图3所示，在方框104的蚀刻制程形成延伸穿过堆叠204和一部分基底202的沟槽。沟槽定义鳍状结构212。在一些实施例中，可使用双重图案化或多重图案化制程以定义鳍状结构212，具有例如，比使用单一、直接微影制程所得的节距更小的图案。举例来说，在一实施例中，在基底上形成材料层，并使用光微影制程图案化材料层。使用自对准制程在图案化的材料层旁边形成间隔物。之后去除材料层，然后可以使用剩余的间隔物或心轴作为遮罩以通过蚀刻堆叠204图案化鳍状结构212。如图3所示，鳍状结构212，以及在其内的牺牲层206和通道层208，垂直地沿着Z方向和在长度上沿着X方向延伸。
在方框104，形成隔离部件214邻近鳍状结构212。在一些实施例中，可在沟槽中形成隔离部件214以将鳍状结构212与相邻的主动区隔离。隔离部件214也可被称为浅沟槽隔离(shallow trench isolation,STI)部件214。举例说明，在一些实施例中，一开始在基底202上沉积介电层，以介电层填入沟槽。在一些实施例中，介电层可包括氧化硅(siliconoxide,SiO)、氮化硅(silicon nitride,SiN)、氧氮化硅(silicon oxynitride,SiON)、氟掺杂硅酸玻璃(fluorine-doped silicate glass,FSG)、低介电常数(low-k)介电质、其组合、及/或其他合适材料。在各种范例中，可通过化学气相沉积(chemical vapor deposition,CVD)、次大气压化学气相沉积(subatmospheric chemical vapor deposition,SACVD)、流动性化学气相沉积(flowable chemical vapor deposition,FCVD)、旋转涂布、及/或其他合适制程沉积介电层。然后，通过例如化学机械研磨(chemical mechanical polishing,CMP)制程薄化并平坦化沉积的介电材料。进一步通过干蚀刻制程、湿蚀刻制程、及/或其组合凹蚀或拉回(pull back)平坦化的介电层以形成浅沟槽隔离部件214。在凹蚀之后，鳍状结构212升起于浅沟槽隔离部件之上。
参照图1、图4、和图5，方法100包括方框106，其中在鳍状结构212的通道区212C上形成虚置栅极堆叠220。应注意的是，图3和图4共享相同的视角(沿着X方向)，而图5和图2共享相同的视角(沿着Y方向)。在一些实施例中，采用栅极替换制程(或栅极后制(gate-last)制程)，其中虚置栅极堆叠220(绘示于图4和图5中)作为占位件(placeholder)以经历各种制程，且会被移除并以功能性栅极结构替换。其他制程和配置也是可能的。在图5所示的一些实施例中，在鳍状结构212上形成虚置栅极堆叠220，而鳍状结构212可被分成虚置栅极堆叠220下方的通道区212C和未在虚置栅极堆叠220下方的源极/漏极区212SD。通道区212C与源极/漏极区212SD相邻。如图5所示，沿着X方向在两个源极/漏极区212SD之间设置通道区212C。
形成虚置栅极堆叠220可包括沉积在虚置栅极堆叠220中的膜层，并图案化这些膜层。参照图4，可在工作件200上沉积虚置介电层216、虚置电极层218、以及栅极顶部硬遮罩层222。在一些实施例中，可使用化学气相沉积、原子层沉积(atomic layer deposition,ALD)、氧等离子体氧化制程(oxygen plasma oxidation process)、热氧化制程(thermaloxidation process)、或其他合适制程在鳍状结构212上形成虚置介电层216。在某些情况下，虚置介电层216可包括氧化硅。当使用氧化制程形成虚置介电层216时，可在鳍状结构212的露出表面上选择性地形成虚置介电层216，如图4所示。此后，可使用化学气相沉积、原子层沉积、或其他合适制程在虚置介电层216上沉积虚置电极层218。在一些情况下，虚置电极层218可包括多晶硅(polysilicon,poly-Si)。为了图案化目的，可使用化学气相沉积、原子层沉积、或其他合适制程在虚置电极层218上沉积栅极顶部硬遮罩层222。然后，可图案化栅极顶部硬遮罩层222、虚置电极层218、以及虚置介电层216以形成虚置栅极堆叠220，如图5所示。举例来说，图案化制程可包括微影制程(例如光微影(photolithography)或电子束(electron beam,e-beam)微影)，其可进一步包括光阻涂布(例如旋转涂布)、软烤、遮罩对准、曝光、曝光后烘烤、光阻显影、清洗、烘干(例如旋干及/或硬烤)、其他合适微影技术、及/或其组合。在一些实施例中，蚀刻制程可包括干蚀刻(例如反应式离子蚀刻)、湿蚀刻、及/或其他蚀刻方法。在一些实施例中，栅极顶部硬遮罩层222可包括氧化硅层223和在氧化硅层223上的氮化硅层224。如图5所示，没有虚置栅极堆叠220设置在鳍状结构212的源极/漏极区212SD上。
参照图1和图6，方法100包括方框108，其中在虚置栅极堆叠220上沉积至少一个栅极间隔物层226。在一些实施例中，在工作件200上(包括在虚置栅极堆叠220的顶面和侧壁上)顺应性地沉积至少一个栅极间隔物层226。可在此使用「顺应性」的用语，以便描述于各种区域上具有大抵均匀的厚度。至少一个栅极间隔物层226可为单一膜层或多膜层。在所示的实施例中，至少一个栅极间隔物层226包括第一间隔物层225和设置在第一间隔物层225上的第二间隔物层227。第一间隔物层225的成分与第二间隔物层227的成分可能不同。在一些实施例中，第一间隔物层225的介电常数大于第二间隔物层227的介电常数。至少一个栅极间隔物层226(包括第一间隔物层225和第二间隔物层227)可包括氧化硅、碳氮化硅(silicon carbonitride,SiCN)、氧碳化硅(silicon oxycarbide,SiOC)、氧碳氮化硅(silicon oxycarbonitride,SiOCN)、或氮化硅。可使用如化学气相沉积、次大气压化学气相沉积、原子层沉积、或其他合适制程在虚置栅极堆叠220上沉积至少一个栅极间隔物层226。为了参考方便，至少一个栅极间隔物层226也可被称为栅极间隔物层226或顶部栅极间隔物层226。
参照图1和图7，方法100包括方框110，凹蚀鳍状结构212的源极/漏极区212SD以形成源极/漏极沟槽228。在一些实施例中，通过干蚀刻或合适的蚀刻制程蚀刻未被虚置栅极堆叠220覆盖的源极/漏极区212SD和栅极间隔物层226的侧壁部分以形成源极/漏极沟槽228。举例来说，干蚀刻制程可施用含氧气体、含氟气体(例如四氟化碳(tetrafluoromethane,CF4)、六氟化硫(sulfur hexafluoride,SF6)、二氟甲烷(difluoromethane,CH2F2)、三氟甲烷(trifluoromethane,CHF3)、及/或六氟乙烷(hexafluoroethane,C2F6))、含氯气体(例如氯气(chlorine,Cl2)、三氯甲烷(trichloromethane,CHCl3)、四氯化碳(carbon tetrachloride,CCl4)、及/或三氯化硼(boron trichloride,BCl3))、含溴气体(例如溴化氢(hydrogen bromide,HBr)及/或三溴甲烷(tribromomethane,CHBr3))、含碘气体、其他合适气体及/或等离子体、及/或其组合。在图7中所代表的一些实施例中，凹蚀鳍状结构212的源极/漏极区212SD以露出牺牲层206和通道层208的侧壁。在一些实施例中，源极/漏极沟槽228延伸于堆叠204之下进入基底202。图7绘示沿着Y方向在源极/漏极区212SD所示的工作件200的剖面示意图。如图7所示，在方框110移除在源极/漏极区212SD中的牺牲层206和通道层208，露出在源极/漏极沟槽228的底部中基底202的表面。
参照图1和图8，方法100包括方框112，其中部分地和选择性地凹蚀牺牲层206以形成第一内间隔物凹槽230。部分地和选择性地凹蚀在源极/漏极沟槽228中露出的牺牲层206以形成第一内间隔物凹槽230，而实质上不蚀刻栅极间隔物层226、基底202的露出部分、以及通道层208。在通道层208本质上包括硅和牺牲层206本质上包括硅锗的实施例中，可使用选择性湿蚀刻制程或选择性干蚀刻制程进行牺牲层206的选择性凹蚀。选择性干蚀刻制程的范例可包括使用一或多种氟基蚀刻剂，如氟气或氢氟碳(hydrofluorocarbon,HFC)。选择性湿蚀刻制程的范例可包括氨-过氧化氢溶液(ammonia peroxide mixture,APM)蚀刻(例如氨-过氧化氢-水的混合物)。在方框112的蚀刻制程为选择性的同时，仍可适度地蚀刻或修整通道层208露出的边缘部分，如图8所示。
参照图1和图9，方法100包括方框114，其中沉积内间隔物部件232进入第一内间隔物凹槽230中。在形成第一内间隔物凹槽230之后，在工作件200上顺应性地沉积内间隔物材料层，包括沉积进入第一内间隔物凹槽230。内间隔物材料层可包括金属氧化物、氧化硅、氧碳氮化硅、氮化硅、氧氮化硅、富碳碳氮化硅、或低介电常数介电材料。金属氧化物可包括氧化铝(aluminum oxide,AlO/Al2O3)、氧化锆(zirconium oxide,ZrO/ZrO2)、氧化钽(tantalum oxide,Ta2O3)、氧化钇(yttrium oxide,Y2O3)、氧化钛(titanium oxide,TiO2)、氧化镧(lanthanum oxide,La2O3)、或其他合适金属氧化物。尽管未明确绘示，内间隔物材料层可为单一膜层或多膜层。在一些实施例中，可使用化学气相沉积、等离子体辅助化学气相沉积(plasma-enhanced chemical vapor deposition,PECVD)、次大气压化学气相沉积、原子层沉积、或其他合适的方法沉积内间隔物材料层。然后，回蚀沉积后的内间隔物材料层，由通道层208的侧壁移除内间隔物材料层以形成在第一内间隔物凹槽230中的内间隔物部件232。在一些实施例中，在方框114进行的回蚀操作可包括使用氟化氢(hydrogenfluoride,HF)、氟气(fluorine gas,F2)、氢气(hydrogen,H2)、氨(ammonia,NH3)、三氟化氮(nitrogen trifluoride,NF3)、或其他氟基蚀刻剂。如图9所示，在完成方框114的操作时，每个内间隔物部件232覆盖牺牲层206的端面(end surface)。
参照图1、图10、图11、和图12，方法100包括方框116，其中选择性地修整在通道区212C中的部分通道层208以形成第二内间隔物凹槽236。在一些实施例中，通过底部抗反射涂(bottom antireflective coating,BARC)层234的厚度控制要被选择性地修整的部分通道层208。换言之，通过控制底部抗反射涂层234的厚度控制通道层208要被选择性地修整的数量。如将于下进一步描述，通过半导体元件200的设计决定通道层208要被选择性地修整且最终关闭的数量。选择性地修整部分通道层208以形成第二内间隔物凹槽236的范例制程是绘示于图10～图12中。参照图10，可通过旋转涂布或合适的沉积制程在工作件200上沉积底部抗反射涂层234。在一些实施例中，底部抗反射涂层234可包括聚砜(polysulfone)、聚脲(polyurea)、聚脲砜(polyurea sulfone)、聚丙烯酸酯(polyacrylate)、聚乙烯基吡啶(poly(vinyl pyridine))、或含硅聚合物。在某些情况下，沉积后的底部抗反射涂层234未直接沉积至所欲的高度。取而代之的是，沉积底部抗反射涂层234至大于所设计的厚度，然后回蚀直到到达所欲的高度。回蚀底部抗反射涂层234可包括干蚀刻制程，其使用氢等离子体、氧等离子体、或其组合。在图10所示的实施例中，回蚀后的底部抗反射涂层234覆盖且保护最底部的通道层208，而其他通道层208维持露出。亦如将于下所述，取决于半导体元件200的设计，可凹蚀底部抗反射涂层234以覆盖更多或更少的通道层208。举例来说，当在一个元件区中的所有通道层208要被关闭，允许底部抗反射涂层234覆盖所有通道层208的端面。举另一个范例，当在另一个元件区中没有通道层208要被关闭，底部抗反射涂层234不会覆盖通道层208的任何端面。
参照图11，沿着X方向选择性地修整在通道区212C中未被底部抗反射涂层234保护的通道层208以形成第二内间隔物凹槽236。在方框116的修整对于通道层208是有选择性的，且以较低的速率蚀刻栅极间隔物层226、内间隔物部件232、以及底部抗反射涂层234。在一些实施例中，选择性的修整露出的通道层208可包括选择性的湿蚀刻制程，其使用硝酸(nitric acid,HNO3)和氢氟酸(hydrofluoric acid,HF)的混合物、乙二胺邻苯二酚(ethylenediamine pyrocatechol,EDP)、四甲基氢氧化铵(tetramethylammoniumhydroxide,TMAH)、或合适的湿蚀刻剂。在一些其他的实施例中，选择性地修整露出的通道层208可包括选择性的湿蚀刻制程，其使用含氟物种(species)(例如四氟化碳、六氟化硫、三氟化氮、或二氟二氯甲烷(dichlorodifluoromethane,CCl2F2))或含氯物种(例如氯气或二氟二氯甲烷)的等离子体。在某些情况下，第二内间隔物凹槽236的深度可实质上沿着X方向与第一内间隔物凹槽230的深度相似。在图11中，最底部的通道层208被底部抗反射涂层234保护，而在方框116未被修整。参照图12，在选择性地修整露出的通道层208之后，可通过使用合适的干蚀刻制程或合适的湿蚀刻制程移除底部抗反射涂层234。
参照图1、图13、和图14，方法100包括方框118，其中在第二内间隔物凹槽236中形成阻挡内间隔物部件238。在形成第二内间隔物凹槽236之后，在工作件200上顺应性地沉积阻挡内间隔物材料层237，包括沉积进入第二内间隔物凹槽236。阻挡内间隔物材料层237的成分可能与内间隔物部件232的成分相似。在一些实施例中，阻挡内间隔物材料层237可包括金属氧化物、氧化硅、氧碳氮化硅、氮化硅、氧氮化硅、富碳碳氮化硅、或低介电常数介电材料。金属氧化物可包括氧化铝、氧化锆、氧化钽、氧化钇、氧化钛、氧化镧、或其他合适金属氧化物。在一些实施例中，可使用化学气相沉积、等离子体辅助化学气相沉积、次大气压化学气相沉积、原子层沉积、或其他合适方法沉积阻挡内间隔物材料层237。然后，回蚀沉积后的阻挡内间隔物材料层237以由内间隔物部件232和栅极间隔物层226的侧壁移除阻挡内间隔物材料层237，从而形成在第二内间隔物凹槽236中的阻挡内间隔物部件238。在一些实施例中，在方框118进行的回蚀操作可包括使用氟化氢、氟气、氢气、氨、三氟化氮、或其他氟基蚀刻剂。如图14所示，在完成方框118的操作时，每个阻挡内间隔物部件238盖住未被底部抗反射涂层234保护的通道层208的端面。在这个意义上，阻挡内间隔物部件238也可被称为阻挡部件238或停用(deactivation)部件238。
仍然参照图14。为了方便参照和辨识，被阻挡内间隔物部件238覆盖的通道层208以下被称为覆盖通道层208C，而未被阻挡内间隔物部件238覆盖的通道层208以下被称为露出通道层208E。覆盖通道层208C和露出通道层208E可被统称为通道层208。在图14所代表的实施例中，工作件200包括一个露出通道层208E和两个覆盖通道层208C。由于在方框116选择性的修整，露出通道层208E沿着X方向的长度比覆盖通道层208C的长度大约阻挡内间隔物部件238的两倍厚度。
参照图1和图15，方法100包括方框120，其中在源极/漏极区212SD上形成源极/漏极部件240。可由露出通道层208E的侧壁和基底202的露出表面外延地和选择性地形成源极/漏极部件240，而牺牲层206的侧壁维持被内间隔物部件232覆盖，且覆盖通道层208C的侧壁维持被阻挡内间隔物部件238覆盖。方框120的合适外延制程包括气相外延、超高真空化学气相沉积(ultra-high vacuum chemical vapor deposition,UHV-CVD)、分子束外延、及/或其他合适制程。在方框120的外延成长制程可使用气体前驱物(precursor)，其与基底202和通道层208的成分互动。在图15所代表的实施例中，源极/漏极部件240的过度成长可延伸于内间隔物部件232和阻挡内间隔物部件238的侧壁上。取决于在半导体元件200上的多重桥接通道晶体管的导电类型，源极/漏极部件240可能具有不同成分。当多重桥接通道晶体管为N型时，源极/漏极部件240可包括硅，且可以N型掺质(如磷(phosphorus,P)或砷(arsenic,As))掺杂。当多重桥接通道晶体管为P型时，源极/漏极部件240可包括硅锗，且可以P型掺质(如硼(boron,B)或镓(gallium,Ga))掺杂。尽管未明确绘示于图15中，源极/漏极部件240可包括两个或更多的外延层。举例来说，源极/漏极部件240可包括第一外延层、第二外延层、以及第三外延层，其以相同类型的掺质(但在不同的掺杂浓度下)掺杂，以减少缺陷密度和接触电阻。在一实施例中，当想要N型多重桥接通道晶体管时，源极/漏极部件240可包括磷掺杂硅(phosphorus-doped silicon,Si：P)；当想要P型多重桥接通道晶体管时，源极/漏极部件240可包括硼掺杂硅锗(boron-doped silicon germanium,SiGe：B)。如图15所示，露出通道层208E延伸于源极/漏极部件240之间并与源极/漏极部件240耦合，而覆盖通道层208C通过阻挡内间隔物部件238与源极/漏极部件240绝缘或分离。
参照图1和图16～图19，方法100包括方框122，其中进行进一步制程。这些进一步的制程可包括例如在工作件200上(绘示于图16中)沉积接触蚀刻停止层(contact etchstop layer,CESL)242、在接触蚀刻停止层242上(绘示于图16中)沉积层间介电(interlayer dielectric,ILD)层244、移除虚置栅极堆叠220(绘示于图17中)、选择性地移除在通道区212C中的牺牲层206以释放通道层208成为通道构件2080(绘示于图18中)、以及在通道区212C上形成栅极结构260(绘示于图19中)。现在参照图16，在形成层间介电层244之前形成接触蚀刻停止层242。在一些范例中，接触蚀刻停止层242包括氮化硅、氧氮化硅、及/或所属技术领域中习知的其他材料。可通过原子层沉积、等离子体辅助化学气相沉积、及/或其他合适的沉积制程形成接触蚀刻停止层242。然后，在接触蚀刻停止层242上沉积层间介电层244。在一些实施例中，层间介电层244的材料包括如四乙氧基硅烷(tetraethylorthosilicate,TEOS)氧化物、未掺杂硅酸玻璃、掺杂氧化硅(如硼掺杂磷硅酸玻璃(boronphosphosilicate glass,BPSG)、熔硅石玻璃(fused silica glass)、磷硅酸玻璃(phosphosilicate glass,PSG)、硼掺杂硅酸玻璃(boron-doped silicate glass,BSG)、及/或其他合适的介电材料)。可通过等离子体辅助化学气相沉积或其他合适沉积技术沉积层间介电层244。在一些实施例中，在形成层间介电层244之后，可退火(anneal)工作件200以改善层间介电层244的完整性。如图16所示，可在源极/漏极部件240的顶面上直接设置接触蚀刻停止层242。
仍然参照图16，在沉积接触蚀刻停止层242和层间介电层244之后，可通过平坦化制程平坦化工作件200以露出虚置栅极堆叠220。举例来说，平坦化制程可包括化学机械研磨(chemical mechanical polishing,CMP)制程。露出虚置栅极堆叠220允许虚置栅极堆叠220的移除，并由牺牲层206释放通道层208(包括覆盖通道层208C和露出通道层208E)。移除虚置栅极堆叠220导致在通道区212C上的栅极沟槽246，如图17所示。移除虚置栅极堆叠220可包括一或多个蚀刻制程，其对于虚置栅极堆叠220的材料具有选择性。举例来说，可使用如对虚置栅极堆叠220具有选择性的选择性湿蚀刻、选择性干蚀刻、或其组合进行虚置栅极堆叠220的移除。在移除虚置栅极堆叠220之后，在通道区212C中的通道层208(包括覆盖通道层208C和露出通道层208E)和牺牲层206的侧壁在栅极沟槽246中露出。
参照图18，在移除虚置栅极堆叠220之后，方法100可包括选择性地移除在通道区212C中的通道层208(包括覆盖通道层208C和露出通道层208E)之间的牺牲层206的操作。选择性地移除牺牲层206释放在图17中的通道层208(包括覆盖通道层208C和露出通道层208E)以形成图18所示的通道构件2080。如图18所示，释放露出通道层208E作为功能性通道构件2080F，而释放覆盖通道层208C作为虚置通道构件2080D。由于在图17中的露出通道层208E为最接近基底202的最底部的通道层，释放后的功能性通道构件2080F也是在图18中最底部的通道构件。为了方便参考，功能性通道构件2080F和虚置通道构件2080D可在本公开全文中被统称为通道构件2080。选择性地移除牺牲层206也留下在通道构件2080之间的空间248。可通过选择性湿蚀刻、选择性干蚀刻、或其他选择性蚀刻制程实施牺牲层206的选择性移除。选择性干蚀刻制程的一个范例可包括使用一或多个氟基蚀刻剂，如氟气或氢氟碳。选择性湿蚀刻制程的一个范例可包括氨-过氧化氢溶液蚀刻(例如氨-过氧化氢-水的混合物)。选择性地移除牺牲层206可被称为通道释放制程。
参照图19，方法100可包括形成栅极结构260的操作以包绕每个通道构件2080。在一些实施例中，在栅极沟槽246内形成栅极结构260，其形成进入通过移除牺牲层206所留下的空间248内。在这方面，栅极结构260包绕每个通道构件2080，包括功能性通道构件2080F和虚置通道构件2080D。栅极结构260包括栅极介电层254和在栅极介电层254上的栅极电极层256。在一些实施例中，尽管没有明确地绘示在附图中，栅极介电层254包括介面层(interfacial layer,IL)和高介电常数(high-k)栅极介电层。高介电常数介电材料，如于此所使用和描述，包括具有高介电常数的介电材料，举例来说，高于热氧化硅的介电常数(～3.9)。介面层可包括介电材料，如氧化硅、铪硅酸盐(hafnium silicate)、或氧氮化硅。可通过化学氧化(chemical oxidation)、热氧化、原子层沉积、化学气相沉积、及/或其他合适方法形成介面层。高介电常数栅极介电层可包括氧化铪(hafnium oxide,HfO)。替代地，高介电常数栅极介电层可包括其他高介电常数介电材料，如氧化钛、氧化铪锆(hafniumzirconium oxide,HfZrO)、氧化钽(tantalum oxide,Ta2O5)、硅氧化铪(hafnium siliconoxide,HfSiO4)、氧化锆、硅氧化锆(zirconium silicon oxide,ZrSiO2)、氧化镧、氧化铝(aluminum oxide,Al2O3)、氧化钇、钛酸锶(SrTiO3,STO)、钛酸钡(BaTiO3,BTO)、锆酸钡(BaZrO)、氧化铪镧(hafnium lanthanum oxide,HfLaO)、硅氧化镧(lanthanum siliconoxide,LaSiO)、硅氧化铝(aluminum silicon oxide,AlSiO)、氧化铪钽(hafnium tantalumoxide,HfTaO)、氧化铪钛(hafnium titanium oxide,HfTiO)、钛酸锶钡((Ba,Sr)TiO3,BST)、氮化硅、氧氮化硅、其组合、或其他合适的材料。可通过原子层沉积、物理气相沉积(physical vapor deposition,PVD)、化学气相沉积、氧化、及/或其他合适方法形成高介电常数栅极介电层。
栅极结构260的栅极电极层256可包括单一膜层或替代地多膜层结构，如具有所选功函数的金属层的各种组合(功函数金属层)以提升元件性能、衬层、润湿层(wettinglayer)、粘着层(adhesion layer)、金属合金、或金属硅化物。举例来说，栅极电极层256可包括氮化钛(titanium nitride,TiN)、钛铝(titanium aluminum,TiAl)、氮化钛铝(titanium aluminum nitride,TiAlN)、氮化钽(tantalum nitride,TaN)、钽铝(tantalumaluminum,TaAl)、氮化钽铝(tantalum aluminum nitride,TaAlN)、碳化钽铝(tantalumaluminum carbide,TaAlC)、碳氮化钽(tantalum carbonitride,TaCN)、铝(aluminum,Al)、钨(tungsten,W)、镍(nickel,Ni)、钛(titanium,Ti)、钌(ruthenium,Ru)、钴(cobalt,Co)、铂(platinum,Pt)、碳化钽(tantalum carbide,TaC)、硅氮化钽(tantalum siliconnitride,TaSiN)、铜(copper,Cu)、其他耐火金属(refractory metal)、其他合适金属材料、或其组合。在各种实施例中，可通过原子层沉积、物理气相沉积、化学气相沉积、电子束蒸镀(evaporation)、或其他合适制程形成栅极电极层256。在各种实施例中，可进行化学机械研磨制程以移除多于金属，从而提供实质上平坦的栅极结构260顶面。栅极结构260包括插入在通道区212C中的通道构件2080之间的部分。
参照图19。在完成方框122的操作时，实质上形成第一多重桥接通道晶体管270。第一多重桥接通道晶体管270包括一个功能性通道构件2080F和两个虚置通道构件2080D，其沿着Z方向垂直地堆叠。第一多重桥接通道晶体管270的每个通道构件2080是被栅极结构260包绕。功能性通道构件2080F沿着X方向延伸或包夹于两个源极/漏极部件240之间，而虚置通道构件2080D通过阻挡内间隔物部件238与源极/漏极部件240绝缘。阻挡内间隔物部件238关闭虚置通道构件2080D和源极/漏极部件240之间的导电路径，使其无效、停用、或关闭。可以看到的是，当第一多重桥接通道晶体管270的栅极结构260被灌入能量时，虚置通道构件2080D可能是打开的，但是被阻挡内间隔物部件238有效地关闭。源极/漏极部件240接触内间隔物部件232、阻挡内间隔物部件238、基底202、以及功能性通道构件2080F。由于第一多重桥接通道晶体管270的两个虚置通道构件2080D无法运作，第一多重桥接通道晶体管270的有效通道宽度为功能性通道构件2080F的通道宽度，其可为功能性通道构件2080F的两倍Y方向尺寸。由于虚置通道构件2080D无法运作，第一多重桥接通道晶体管270的有效电阻是通过功能性通道构件2080F的通道电阻所支配。
图20～图22绘示替代的多重桥接通道晶体管实施例，其包括不同数量的功能性通道构件2080F和虚置通道构件2080D。也可使用图1的方法100，通过改变方框116的底部抗反射涂层234的高度来制造在图20～图22中的多重桥接通道晶体管实施例。图20绘示包括第二多重桥接通道晶体管280的半导体元件200。不像图19的第一多重桥接通道晶体管270，第二多重桥接通道晶体管280包括两个功能性通道构件2080F和堆叠在两个功能性通道构件2080F上的一个虚置通道构件2080D。为了使用方法100制造第二多重桥接通道晶体管280，进行方框116的底部抗反射涂层234的凹蚀直到底部抗反射涂层234覆盖/保护两个底部通道层208，而顶部通道层208维持露出以做修整。由于第二多重桥接通道晶体管280包括两个功能性通道构件2080F，第二多重桥接通道晶体管280的有效通道宽度为第一多重桥接通道晶体管270的有效通道宽度的约两倍。在相同的通道构件尺寸下，由于额外的功能性通道构件2080F，第二多重桥接通道晶体管280的有效电阻为第一多重桥接通道晶体管270的有效电阻的约二分之一。
图21绘示包括第三多重桥接通道晶体管290的半导体元件200。不像在图19中的第一多重桥接通道晶体管270，第三多重桥接通道晶体管290并未包括任何功能性通道构件2080F。在第三多重桥接通道晶体管290中的所有通道构件2080为虚置通道构件2080D。为了使用方法100制造第三多重桥接通道晶体管290，进行方框116的底部抗反射涂层234的凹蚀直到底部抗反射涂层234覆盖/保护所有的通道层208。由于第三多重桥接通道晶体管290并未包括任何功能性通道构件2080F，其通道是在台面(mesa)结构292中，台面结构292为基底202的一部分。第三多重桥接通道晶体管290可作为对照元件或高临界电压(thresholdvoltage,Vt)晶体管。由于台面结构292提供漏电路径，一个多重桥接通道晶体管的驱动电流可与第三多重桥接通道晶体管290的驱动电流作比较。驱动电流的差异或盈余可被视为考量到漏电流之后，其多重桥接通道晶体管的净(net)驱动电流。由于在台面结构292中的通道倾向具有高临界电压，第三多重桥接通道晶体管290也可作为高临界电压晶体管、输入/输出晶体管、或静电放电(electrostatic discharge,ESD)保护元件。
图22绘示包括第四多重桥接通道晶体管300的半导体元件200。不像在图19中的第一多重桥接通道晶体管270，第四多重桥接通道晶体管300包括三个功能性通道构件2080F，而没有虚置通道构件2080D。为了使用方法100制造第四多重桥接通道晶体管300，进行方框116的底部抗反射涂层234的凹蚀直到底部抗反射涂层234不覆盖/保护任何的通道层208。由于第四多重桥接通道晶体管300包括三个功能性通道构件2080F，第四多重桥接通道晶体管300的有效通道宽度为第一多重桥接通道晶体管270的有效通道宽度的约三倍。在相同的通道构件尺寸下，由于两个额外的功能性通道构件2080F，第四多重桥接通道晶体管300的有效电阻为第一多重桥接通道晶体管270的有效电阻的约三分之一。应注意的是，尽管图19～图22所示的实施例包括三种通道构件2080(包括功能性通道构件2080F和虚置通道构件2080D)，本公开实施例并未以此为限。所属技术领域中具有通常知识者，在检阅本公开的描述和示例，应理解本公开的面向可轻易地套用至多重桥接通道晶体管在其通道区中具有较少或较多的通道构件。
参照图23。可在同一个半导体元件200中制造两个或更多的图19的第一多重桥接通道晶体管270、图20的第二多重桥接通道晶体管280、图21的第三多重桥接通道晶体管290、以及图22的第四多重桥接通道晶体管300。在所述实施例中，半导体元件200包括所有四种类型的多重桥接通道晶体管。这四种类型的多重桥接通道晶体管的每一个可作为不同的功能。在一些实施例中，第四多重桥接通道晶体管300可作为标准晶体管，而第一多重桥接通道晶体管270和第二多重桥接通道晶体管280可作为高电阻晶体管。如上所述，第四多重桥接通道晶体管300的有效通道宽度为第一多重桥接通道晶体管270的有效通道宽度的约3倍，且为第二多重桥接通道晶体管280的有效通道宽度的约1.5倍。在电路设计中，高电阻晶体管可被视为标准晶体管加上电阻。因此，可连接一或多个标准晶体管与一或多个高电阻晶体管以形成逻辑栅极(例如与型(AND)、或型(OR)、或非型(not or,NOR)、与非型(notand,NAND)逻辑栅极)或放大器(amplifier)。第三多重桥接通道晶体管290可作为对照晶体管、高临界电压晶体管、输入/输出晶体管、或静电放电防护元件。尽管在图23的半导体元件200中存在所有四种类型的多重桥接通道晶体管，半导体元件200可包括两种类型的多重桥接通道晶体管或三种类型的多重桥接通道晶体管。此外，根据本公开实施例的不同类型的多重桥接通道晶体管可设置在不同的区域或可彼此相邻设置。
图24绘示用来决定方法100的参数的方法400的流程图。方法400包括方框402，其中决定在半导体元件200中多重桥接通道晶体管的功能。在一些实施例中，基于半导体元件200的设计中多重桥接通道晶体管的性质来决定在半导体元件200中多重桥接通道晶体管的功能。这样的性质可包括有效电阻、有效电容、有效通道宽度、所欲的驱动电流、以及晶体管的其他面向。方法400也包括方框404，其中基于多重桥接通道晶体管的功能来决定通道构件要被关闭的数量。举例来说，当多重桥接通道晶体管包括三个垂直地堆叠的通道构件时，在方框402所决定的功能形成决定通道构件要被关闭的数量的基础。在这方面，增加通道构件要被关闭的数量增加多重桥接通道晶体管的有效电阻并减少有效通道宽度。方法400还包括方框406，其中决定需要用来关闭其数量的通道构件的底部抗反射涂层的高度(沿着在图10和图11的Z方向)。如于上所述关于方法100的方框116和在图20～图22中的替代实施例，在方框116的底部抗反射涂层234的厚度决定多少通道层208会被保护，而因此多少通道层208要通过阻挡内间隔物部件238关闭。关于方法100，较厚的底部抗反射涂层234保护较多的通道层208不被修整而导致更多的功能性通道构件2080F，而较薄的底部抗反射涂层234保护较少的通道层208不被修整而导致更多的虚置通道构件2080D。最后，在方框408，方法400是基于底部抗反射涂层234所决定的厚度进行方法100。为了施用在图23的半导体元件200，可针对每个元件区进行方法400。在一些实施例中，针对每个额外类型的多重桥接通道晶体管，可能需要光微影步骤以在不同的元件区中形成不同高度的底部抗反射涂层234。
尽管并非企图限制，本公开的一或多个实施例对于半导体元件及其形成方法提供许多益处。举例来说，本公开实施例的方法可包括在形成内间隔物部件之后形成阻挡部件的制程。形成阻挡部件的制程可形成阻挡部件以选择性地关闭通道构件预定地数量以调变有效电阻、有效电容、驱动电流、或频率以符合各种设计需求。
在一范例面向，本公开实施例指向一种半导体元件。半导体元件包括：于基底上的第一源极/漏极部件和第二源极/漏极部件；延伸于第一源极/漏极部件和第二源极/漏极部件之间的多个通道构件；包绕通道构件的每一个的栅极结构；以及至少一阻挡部件。通道构件的至少一个通过至少一阻挡部件与第一源极/漏极部件和第二源极/漏极部件隔离。
在一些实施例中，栅极结构通过多个内间隔物部件与第一源极/漏极部件隔开。至少一阻挡部件的成分与内间隔物部件的成分相同。在某些情况下，通道构件包括最接近基底的最底部通道构件。最底部通道构件耦合至第一源极/漏极部件和第二源极/漏极部件。在某些情况下，所有的通道构件通过至少一阻挡部件与第一源极/漏极部件和第二源极/漏极部件隔离。在一些实施例中，通道构件为垂直地堆叠。
在一范例面向，本公开实施例指向一种半导体元件。半导体元件包括：第一晶体管和第二晶体管。第一晶体管包括：第一源极/漏极部件和第二源极/漏极部件，延伸于第一源极/漏极部件和第二源极/漏极部件之间并与第一源极/漏极部件和第二源极/漏极部件接触的多个第一通道构件，包绕第一通道构件的每一个的第一栅极结构。第二晶体管包括：第三源极/漏极部件和第四源极/漏极部件，延伸于第三源极/漏极部件和第四源极/漏极部件之间的多个第二通道构件，包绕第二通道构件的每一个的第二栅极结构，以及多个第一阻挡部件。第二通道构件的其中一个通过第一阻挡部件与第三源极/漏极部件和第四源极/漏极部件隔离。
在一些实施例中，第一晶体管的有效通道宽度大于第二晶体管的有效通道宽度。在一些实施例中，半导体元件还包括：第三晶体管，包括：第五源极/漏极部件和第六源极/漏极部件，延伸于第五源极/漏极部件和第六源极/漏极部件之间的多个第三通道构件，包绕第三通道构件的每一个的第三栅极结构，以及多个第二阻挡部件。第三通道构件的其中两个通过第二阻挡部件与第五源极/漏极部件和第六源极/漏极部件隔离。
在一些实施例中，第二晶体管的有效通道宽度大于第三晶体管的有效宽度。在一些实施例中，半导体元件还包括：第四晶体管，包括：第七源极/漏极部件和第八源极/漏极部件，延伸于第七源极/漏极部件和第八源极/漏极部件之间的多个第四通道构件，包绕第四通道构件的每一个的第四栅极结构，以及多个第三阻挡部件，其中所有的第四通道构件通过第三阻挡部件与第七源极/漏极部件和第八源极/漏极部件隔离。在某些情况下，第四晶体管的临界电压大于第一晶体管的临界电压。在一些实施例中，第四晶体管还包括于第四通道构件和第四栅极结构之下的台面结构。台面结构接触第七源极/漏极部件和第八源极/漏极部件。在一些实施例中，第四通道构件为垂直地堆叠。在一些实施例中，第一通道构件包括第一数量的多个通道构件，第二通道构件包括第二数量的多个通道构件，第四通道构件包括第三数量的多个通道构件。第一数量、第二数量、以及第三数量相同。
在另一范例面向，本公开实施例指向一种半导体元件的形成方法。半导体元件的形成方法包括：形成堆叠于基底上，其中堆叠包括多个硅层，以多个硅锗层交错配置；由堆叠和基底形成鳍状结构，鳍状结构包括通道区和源极/漏极区；凹蚀源极/漏极区以形成源极/漏极沟槽，露出硅层和硅锗层的侧壁；选择性地和部分地凹蚀硅锗层以形成多个第一内间隔物凹槽；形成多个第一内间隔物部件于第一内间隔物凹槽中；沉积材料层于源极/漏极沟槽中以覆盖硅层的至少一个的侧壁；在沉积材料层之后，选择性地凹蚀未被材料层覆盖的硅层以形成多个第二内间隔物凹槽；形成多个第二内间隔物部件于第二内间隔物凹槽中；以及在形成第二内间隔物部件之后，沉积源极/漏极部件于源极/漏极沟槽中。
在一些实施例中，形成第二内间隔物部件包括：沉积内间隔物材料层于第一内间隔物部件上和第二内间隔物凹槽上；以及回蚀内间隔物材料层。在一些实施例中，第二内间隔物部件接触硅层的至少一个。在某些情况下，材料层包括底部抗反射涂层。在一些实施例中，第一内间隔物部件的成分与第二内间隔物部件的成分相同。在某些情况下，半导体元件的形成方法还包括：决定半导体元件的功能；以及基于半导体元件的功能，决定材料层的厚度、硅层的每一个的厚度、以及硅锗层的每一个的厚度。
以上概述数个实施例之特征，以使所属技术领域中具有通常知识者可以更加理解本公开实施例的观点。所属技术领域中具有通常知识者应理解，可轻易地以本公开实施例为基础，设计或修改其他制程和结构，以达到与在此介绍的实施例相同之目的及/或优势。所属技术领域中具有通常知识者也应理解，此类等效的结构并无悖离本公开的精神与范围，且可在不违背本公开之精神和范围下，做各式各样的改变、取代和替换。

Claims (1)

1.一种半导体元件，包括：
一第一源极/漏极部件和一第二源极/漏极部件，于一基底上；
多个通道构件，延伸于该第一源极/漏极部件和该第二源极/漏极部件之间；
一栅极结构，包绕所述通道构件的每一个；以及
至少一阻挡部件，
其中所述通道构件的至少一个通过该至少一阻挡部件与该第一源极/漏极部件和该第二源极/漏极部件隔离。
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