CN1142683A - 制造金属氧化物半导体场效应晶体管的方法 - Google Patents
制造金属氧化物半导体场效应晶体管的方法 Download PDFInfo
- Publication number
- CN1142683A CN1142683A CN96106053A CN96106053A CN1142683A CN 1142683 A CN1142683 A CN 1142683A CN 96106053 A CN96106053 A CN 96106053A CN 96106053 A CN96106053 A CN 96106053A CN 1142683 A CN1142683 A CN 1142683A
- Authority
- CN
- China
- Prior art keywords
- film
- oxide
- source
- contact hole
- silicon substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 39
- 230000005669 field effect Effects 0.000 title claims abstract description 10
- 239000004065 semiconductor Substances 0.000 title abstract description 5
- 229910044991 metal oxide Inorganic materials 0.000 title abstract description 3
- 150000004706 metal oxides Chemical class 0.000 title abstract description 3
- 150000002500 ions Chemical class 0.000 claims abstract description 71
- 239000012535 impurity Substances 0.000 claims abstract description 44
- 239000000758 substrate Substances 0.000 claims abstract description 40
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 35
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 35
- 239000010703 silicon Substances 0.000 claims abstract description 35
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 24
- 238000005530 etching Methods 0.000 claims abstract description 24
- 230000003647 oxidation Effects 0.000 claims description 20
- 238000007254 oxidation reaction Methods 0.000 claims description 20
- 230000001105 regulatory effect Effects 0.000 claims description 15
- 230000007797 corrosion Effects 0.000 claims description 14
- 238000005260 corrosion Methods 0.000 claims description 14
- 238000004519 manufacturing process Methods 0.000 claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 10
- 229920005591 polysilicon Polymers 0.000 claims description 10
- 238000012545 processing Methods 0.000 claims description 10
- 238000011049 filling Methods 0.000 claims description 8
- 238000000137 annealing Methods 0.000 claims description 3
- 239000004411 aluminium Substances 0.000 claims description 2
- 229910052782 aluminium Inorganic materials 0.000 claims description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 2
- 229910021332 silicide Inorganic materials 0.000 claims description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims 1
- 229910052760 oxygen Inorganic materials 0.000 claims 1
- 239000001301 oxygen Substances 0.000 claims 1
- 238000005468 ion implantation Methods 0.000 abstract description 5
- 238000000151 deposition Methods 0.000 abstract description 2
- 238000009792 diffusion process Methods 0.000 abstract description 2
- 238000009413 insulation Methods 0.000 description 9
- 238000002347 injection Methods 0.000 description 8
- 239000007924 injection Substances 0.000 description 8
- 230000035755 proliferation Effects 0.000 description 5
- 239000011800 void material Substances 0.000 description 5
- 238000002955 isolation Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000003292 glue Substances 0.000 description 2
- 238000006116 polymerization reaction Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- -1 ion ion Chemical class 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
- H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一种制造金属氧化物半导体场效应晶体管的方法，其特征在于在将杂质离子注入硅衬底形成的沟道上形成栅极氧化膜和栅极之后在通过注入空穴离子形成空穴区之前，淀积和蚀刻具有预定厚度的氧化膜从而形成源/漏结。空穴区是通过在由蚀刻氧化膜而露出的源/漏区中的杂质离子形成的。因而，能够减少在源/漏结中出现的热聚集。其结果是，能够尽可能地抑制注入在源/漏节中的杂质离子的横向扩散。也就是说，按照本发明制作的晶体管具有的沟道长度大于按照现有技术制得的晶体管的沟道长度。因此，使晶体管能具有较高的微密度或密集的集成尺寸。
Description
本发明涉及制造金属氧化物半导体场效应晶体管(MOSFET)的方法。特别涉及通过选择腐蚀氧化膜，露出将形成源/漏结的区域、然后在露出的区域内注入杂质离子来形成源/漏电极的制造MOSFET的方法。
图1A-1D分别示出制造P沟道MOSFET的常规方法的顺序步骤。如图1A所示，按照该方法，首先制备第一导电类型硅衬底1，然后利用不同于第一导电类型的第二导电类型杂质离子，在硅衬底1的上部形成阱。然后，在相应于源区的阱部分注入第一导电类型杂质离子。通过该离子注入步骤，使阱具有元件隔离区和源区。阱还由沟道区3形成。此后，在沟道区3上顺序形成栅氧化膜4和栅极5。按照空穴离子注入方法注入第二导电类型杂质离子，由此形成空穴区。此时，按照在源区形成的沟道区中注入的第一导电类型杂质离子的浓度控制注入的离子数量。通过这种控制能控制阈值电压。通过控制在源区中形成的沟道区中的离子注入能量，也可以改善晶体管的穿通特性。
如图1B所示，在图1A所示的已完成的结构之上，淀积第一氧化膜6。然后，如图1C所示，按照干式腐蚀方法蚀刻第一氧化膜6以露出源区。此时，在通过离子注入形成的栅极5的相对侧壁上分别形成了氧化调节层7。随后，用第一导电类型杂质离子离子注入露出的源区，从而形成源/漏结14和15。
然后，如图1D所示，在所获得的结构上形成源/漏极8。为了使源/漏极8与栅极5绝缘，在形成源/漏极8之前在图1C所示结构的整个上表面上淀积第二氧化膜9。按照干式腐蚀方法用光刻胶掩膜蚀刻第二氧化膜9。
如上所述，上述MOSFET制造方法包括形成氧化膜9，即通过首先形成源/漏结14和15，然后在露出源/漏结14和15的条件下热处理所获得的结构来形成氧化膜9。换言之，要求第二氧化膜9在栅极5和源/漏极8之间电绝缘。可是，由于形成有第二氧化膜9，在源/漏结14和15中掺入的杂质离子不可避免地要横向扩散。结果，热聚焦增加而沟道长度减小。并且，在P沟道MOSFETs中使用与其它杂质相比具有非常高的扩散速率的硼来形成源/漏结。在这种情况下，退火工艺极大地限制了对P沟道MOSFET的设计。
换言之，由于在露出结14和15的表面的条件下进行退火处理工艺来形成氧化膜9，因此，在常规制造P沟道MOSFET的方法中，增加了出现在结中的热聚焦。
此外，在上述条件下，掺入源/漏结14和15中的杂质离子横向扩散，因而使沟道长度减短。从而难以获得高集成度的半导体器件。掺入源/漏结14和15中的杂质离子的横向扩散也增加了在结和场氧化膜2之间的重叠区域。这使相邻有源区之间的绝缘性能劣化。也难以将MOSFET减小到所希望的尺寸。
本发明的目的是解决现有技术中存在的上述问题，并提供一种制造MOSFET的方法，通过在具有栅极的半导体衬底上淀积氧化膜，选择蚀刻氧化膜以露出对应形成源/漏结的区域的衬底部分，和在露出的衬底部分注入杂质离子，能够减小源/结的深度。
按一个方案，本发明提供了一种制造金属氧化物半导体场效应晶体管的方法，包括下述工艺步骤：在硅衬底上形成元件隔离氧化膜，然后在硅衬底上依次形成栅极氧化膜和栅极；在形成栅极氧化膜和栅极之间所获得的结构上淀积第一氧化膜。用接触区光掩膜局部蚀刻第一氧化膜和元件隔离氧化膜，从而形成接触孔，通过该孔露出了硅衬底的预定部分和栅极的相对侧壁；在露出的硅衬底部分注入杂质离子，从而形成轻掺杂的漏区；在离子注入之后所获得的结构上淀积第二氧化膜；干式腐蚀第二氧化膜，从而在接触孔的侧壁上分别形成由第二氧化膜构成的调节层，同时露出轻掺杂的漏区的预定部分；在轻掺杂的漏区的露出部分注入高浓度杂质离子，从而形成源/漏区；和形成填充接触孔的源/漏极。
按另一方案，本发明提供了另一种制造金属氧化物半导体场效应晶体管的方法，包括下述工艺步骤：在硅衬底上形成元件隔离氧化膜；然后，在硅衬底上依次形成栅极氧化膜和栅极；在形成栅极氧化膜和栅极之间获得的结构之上淀积第一氧化膜；利用接触光刻胶掩膜局部蚀刻第一氧化膜和元件隔离氧化膜，从而形成接触孔通过该接触孔露出了硅衬底的预定部分和栅极的相对侧壁；在硅衬底的露出部分注入杂质离子，从而形成轻掺杂的漏区；在离子注入之后所获得的结构上淀积第二氧化膜；干式腐蚀第二氧化膜，从而在接触孔侧壁上分别形成由第二氧化膜构成的调节层，同时露出轻掺杂漏区的预定部分；和形成填充接触孔的高掺杂的多晶硅层，由此构成了源/漏极。
按又一方案，本发明提供了又一种制造金属氧化膜半导体场效应晶体管的方法，包括下述工艺步骤：在硅衬底上形成元件隔离氧化膜；然后，在硅衬底上依次形成栅极氧化膜和栅极；在形成栅极氧化膜和栅极之后获得的结构上淀积第一氧化膜；利用第一接触光掩膜局部蚀刻第一氧化膜和元件隔离氧化膜，从而形成第一接触孔，通过该接触孔，露出衬底的第一部分和栅极的一个侧壁；在硅衬底的露出部分注入杂质离子，从而形成轻掺杂的漏区；在离子注入之后获得的结构之上淀积第二氧化膜；干式腐蚀第二氧化膜，从而在第一接触孔的侧壁上分别形成由第二氧化膜构成的调节层，同时露出轻掺杂的漏区的预定部分，在轻掺杂的漏区的露出部分注入高浓度的杂质离子，从而形成第一源/漏区；形成填充第一接触孔的第一源/漏极；在形成第一源/漏极之后获得的结构之上淀积第三氧化膜；利用第二接触光刻胶掩膜，局部蚀刻第一和第三氧化膜和元件隔离氧化膜，从而形成第二接触孔，穿过该接触孔露出了硅衬底的第二部分和栅极的另一侧壁；在露出的硅衬底的第二部分注入杂质离子，从而形成另一个轻掺杂漏区；在为形成另一个轻掺杂漏区而进行的离子注入之后所获得的结构上淀积第四氧化膜；干式腐蚀第四氧化膜，从而在第二接触孔的侧壁上分别形成由第四氧化膜构成的调节层，同时露出另一轻掺杂的预定部分，在这另一个轻掺杂漏区的露出部分注入高浓度杂质离子，从而形成第二源/漏区，和形成填充第二接触孔的第二源/漏极。
根据下文结合附图对实施例的描述，将明了本发明的其它目的和方案，其中：
图1A～1D是分别表示制造P沟道MOSFET的常规方法的各个工艺步骤的截面图；
图2A～2E是分别表示按照本发明的实施例的制造MOSFET的方法的各个工艺步骤的截面图；和
图3A～3D是分别表示按照本发明的另一实施例的制造MOSFET的方法的各个工艺步骤的截面图。
图2A～2E分别表示按照本发明的实施例的制造MOSFET的方法的顺序步骤。在图2A～2E中的与图1A～1D中的那些分别对应的部分用相同的参考标号表示。
按照该方法，如图2A所示，首先制备第一导电类型硅衬底1，然后，利用第二导电类型杂质离子在硅衬底1的上部中，形成用于制造P沟道MOSFET的阱。因此，该阱由有源区和元件隔离区构成。然后，在有源区注入第一导电类型杂质离子，从而形成沟道区3。此后，按顺序在沟道区3上形成栅极氧化膜4和栅极5。在已获得的结构上淀积第一氧化膜6到预定的厚度。
然后，如图2B所示，按照干式腐蚀法，利用接触光掩膜，在与栅极与重叠的源/漏区14和15蚀刻第一氧化膜6，由此部分露出有源区和棚极5。通过空穴注入形成接触孔30，以露出轻掺杂的漏区14和棚极5的各侧面。
然后，如图2C所示，在所获得的结构上淀积第二氧化膜9。
此后，如图2D所示，按照干式腐蚀法蚀刻第二氧化膜9，从而在源/漏区14和15的侧壁形成氧化膜调节层9′。每一氧化膜调节层9′都由第二氧化膜9构成。然后，在源/漏区14和15注入第一导电类型杂质离子，第一导电类型杂质离子的浓度高于在图2C所示的步骤中进行空穴离子注入的杂质离子的浓度。通过该离子注入，形成源/漏结14和15。用于形成源/漏结14和15的杂质不同于在空穴离子注入中所使用的杂质。特别是，可以在形成氧化膜调节层之后的空穴离子注入步骤和源/漏杂质离子注入步骤之间，700℃以上的温度进行热处理。
然后，如图2E所示，在所获得的结构上形成源/漏极8，使它们分别与源/漏结14和15接触。在用于形成源/漏极8的高掺杂多晶硅区15处为了形成源/漏区14和15，可以进行第二次空穴离子注入，进行空穴离子注入的浓度范围从1E17cm-3至1E19cm-3，而进行源/漏杂质离子注入的浓度范围是1E19cm-3至5Ecm-3。
按照本发明的方法，通过在衬底1上注入杂质离子而形成的沟道上形成栅极氧化膜4和栅极5之后，即在通过空穴离子注入形成空穴区之前，通过淀积和蚀刻具有预定厚度的第一氧化膜6形成源/漏结14和15。由此，可以减少出现在源/漏结14和15中的热聚集。从而可以尽可能地抑制注入在源/漏结14和15中的杂质离子的横向扩散。这意味着与按照现有技术制造的MOSFET相比，按照本发明制造的MOSFET具有更长的沟道长度。因此，本发明的MOSFET可具有高致密度或高度密集的集成尺寸。
按照本发明，以自对准接触方式形成的源/漏结与为使相邻的有源区之间绝缘而形成的场氧化膜2也具有很少的重叠区域。因此，可以改善相邻的有源区域之间的绝缘性能。
图3A～3D是分别表示按照本发明的另一个实施例的制造MOSFET的方法的顺序步骤的截面图，其中，为了在通过上述各步制造的具有致密尺寸的P沟道MOSFET的源极和漏极之间获得更有效的绝缘而分别形成源极和漏极。在图3A～3D中分别对应于图2A～2E中的那些部分用相同的参考标号表示。
如图3A所示，按照该方法，首先制备第一导电类型硅衬底1，然后，用第二导电类型杂质离子在硅衬底1的上部形成用于制造P沟道MOSFET的阱。因此，该阱由具有源区和元件隔离区形成。然后在源区注入第一导电类型杂质离子，从而形成沟道区3。此后，在沟道区3上顺序形成栅极氧化膜4和栅极5。在所获得的结构上，淀积第一氧化膜6至预定厚度。然后，如图2B所示，按照干式腐蚀法，利用光掩膜，在与栅极5的一侧面部分重叠的源/漏区16处蚀刻第一氧化膜6。此后，在通过光掩膜露出的源/漏区16上注入不同于第一导电类型的第二导电类型杂质离子，从而形成空穴区。
然后，在所获得的结构上，淀积第二氧化膜(未示出)。如图3B所示，按照干式腐蚀法蚀刻第二氧化膜，从而在露出的源区16的侧壁形成氧化膜调节层7。每一氧化膜调节层7都是由第二氧化膜构成。然后，在露出的源/漏区16和17以高于第一次空穴离子注入的离子浓度注入第一导电型杂质离子。此后，形成源极10以便覆盖源区16。
然后，如图3C所示，在所获得的结构上淀积第三氧化膜11。按照干式腐蚀法，利用光掩膜，在与栅极5的另一侧面部分重叠的源/漏区16和17处蚀刻第三氧化膜11和第一层氧化膜6，从而局部露出源区和栅极5。此后，进行第二次空穴杂质离子注入。即将第二导电类型杂质离子通过光掩膜注入露出的源/漏区16和17，从而形成接触孔30′。
然后，在所获得的结构上，淀积第四氧化膜(未示出)。随后，如图3D所示，按照干式腐蚀法蚀刻第四层氧化膜，从而在露出的漏区17的侧壁上形成氧化膜调节层13。每一氧化膜调节层13都由第四氧化膜构成。然后，在露出的源/漏区16′和17′以高于第二次空穴离子注入的离子浓度注入第一导电型杂质离子。此后，形成漏极12，使它覆盖源/漏区16′和17′。由此，制得了MOSFET。
源/漏极10和12由铝、多晶硅或硅化物组成。在由多晶硅构成的源/漏极处，第一导电类型材料可以由多晶硅组成。
按照本发明的上述实施例，源/漏极是相互分离地形成的，因此能够在源/漏极之间获得有效的绝缘。借助于在源/漏之间的每一接触处都形成氧化膜的工艺步骤，能够改善源/漏极之间的绝缘特性。
据上述可以显而易见本发明所提供的MOSFET制造方法，其中在将杂质离子注入硅衬底而形成的沟道区上形成栅极氧化膜和栅极之后，在通过注入空穴离子形成空穴区之前，淀积和蚀刻具有预定厚度的第一层氧化膜来形成源/漏结。空穴区是通过在由蚀刻第一层氧化膜而露出的源/漏区中掺入的杂质离子形成的。从而可以减少出现在源/漏结中的热聚集。结果，能够尽可能地抑制注入源/漏结中的杂质离子的横向扩散。也就是说，按照本发明制造的MOSFET具有的沟道长度大于现有技术中的MOSFET的沟道长度。因此，本发明的MOSFET能具有较高致密度或密集的集成尺寸。由于在本发明的源/漏极之间具有相互分离地形成的，所以，在源/漏极之间能够获得有效的绝缘。
虽然为说明的目的公开了本发明的优选实施例，但是，本领域中的技术熟练人员将应理解可能进行的各种修改、增加和替换。均不脱离由所附权利要求书所公开的本发明的范围和精神。
Claims (11)
1.一种制造金属氧化物半导体场效应晶体管的方法，包括下述工艺步骤：
在硅衬底上形成元件隔离氧化膜；
在硅衬底上顺序形成栅极氧化膜和栅极；
在形成栅极氧化膜和栅极之后所获得的结构上淀积第一氧化膜；
利用接触光掩膜，局部蚀刻第一氧化膜和元件隔离氧化膜，从而形成接触孔，通过该接触孔，露出硅衬底的预定部分和栅极相对的侧壁；
在硅衬底的露出部分注入杂质离子，从而形成轻掺杂漏区；
在离子注入之后所获得的结构上淀积第二氧化膜；
干式腐蚀第二层氧化膜，从而在接触孔的侧壁上分别形成由第二氧化膜构成的调节层，同时分别露出轻掺杂的漏区的预定部分；
在轻掺杂漏区的露出部分注入高浓度杂质离子，由此形成源/漏区；和
形成填充接触孔的源/漏极。
2.如权利要求1所述的方法，其特征在于轻掺杂漏区的杂质离子浓度范围从1E17cm-3至1E19cm-3，源/漏区的杂质离子浓度从1E19cm-3至5E21cm-3。
3.如权利要求1所述的方法，其特征在于在形成元件隔离氧化膜的步骤时，控制注入的杂质离子量以控制阈值电压，从而形成沟道区。
4.如权利要求1所述的方法，其特征在于，为形成轻掺杂漏区所注入的杂质不同于为形成源/漏区所注入的杂质。
5.如权利要求1所述的方法，还包括对由第二氧化膜构成的调节层形成之后所获得的结构在700℃至900℃的温度下保持预定时间的退火处理步骤。
6.一种制造金属氧化物半导体场效应晶体管的方法，包括下述工艺步骤：
在硅衬底上形成元件、隔离氧化膜；
在硅衬底上顺序形成栅极氧化膜和栅极；
在形成栅极氧化膜和栅极之后所获得的结构上淀积第一氧化膜；
利用接触处光掩膜局部蚀刻第一氧化膜和元件隔离氧化膜，从而形成接触孔，通过该接触孔露出硅衬底的预定部分和栅极的相对侧壁；
在硅衬底的露出部分注入杂质离子，从而形成轻掺杂的漏区；
在离子注入之后所获得的结构上淀积第二氧化膜；
干式腐蚀第二氧膜，从而在接触孔的侧壁上分别形成由第二氧化膜构成的调节层，同时露出轻掺杂的漏区的预定部分；和
形成填充接触孔的高掺杂多晶硅层，从而形成源/漏极。
7.如权利要求6所述的方法，其特征在于用蚀刻工艺，利用电极光掩膜蚀刻多晶硅而完成源/漏极的形成步骤。
8.一种制造金属氧化物半导体场效应晶体管的方法，包括下述工艺步骤：
在硅衬底上形成元件隔离氧化膜；
在硅衬底上顺序形成栅极氧化膜和栅极；
在形成栅极氧化膜和栅极之后获得的结构上淀积第一氧化膜；
利用第一接触区光掩膜，局部蚀刻第一氧化膜和元件隔离氧化膜，从而形成第一接触孔，通过该第一接触孔露出硅衬底的第一部分和栅极的一个侧壁；
在硅衬底的露出部分注入杂质离子，从而形成轻掺杂漏区；
在离子注入之后所获得的结构上淀积第二氧化膜；
干式腐蚀第二氧化膜，从而在第一接触孔的侧壁上分别形成由第二层氧化膜构成的隔离层，同时露出轻掺杂漏区的预定部分；
在露出的轻掺杂漏区部分注入高浓度杂质离子，从而形成第一源/漏区；
形成填充第一接触孔的第一源/漏极；
在形成第一源/漏极之后所获得的结构上淀积第三层氧化膜；
利用第二接触区光掩膜局部蚀刻第一和第三层氧化膜以及元件隔离氧化膜，从而形成第二接触孔，通过该第二接触孔露出硅衬底的第二部分和栅极的另一侧壁；
在露出的硅衬底的第二部分注入杂质离子，从而形成另一个轻掺杂漏区；
在为形成另一个轻掺杂漏区进行的离子注入之后所获得的结构上淀积第四层氧化膜；
干式腐蚀第四层氧化膜，从而在第二接触孔的侧壁上分别形成由第四层氧化膜构成的隔离层，同时露出这另一个轻掺杂漏区的预定部分时；
在这另一个轻掺杂漏区的露出部分注入高浓度的杂质离子，从而形成第二源/漏区；和
形成填充第二接触孔的第二源/漏极。
9.如权利要求8所述的方法，其特征在于源/漏极是由铝，多晶硅或硅化物组成。
10.如权利要求8所述的方法，其特征在于由多晶硅组成源/漏极的情况下，它们是由掺有与源/漏区的杂质具有相同电导率的杂质多晶硅层组成的。
11.如权利要求8所述的方法，其特征在于轻掺杂漏区的杂质离子浓度范围从1E17cm-3至1E19cm-3，源/漏区的杂质离子浓度范围从1E19cm-3至5E21cm-3。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950004718A KR0140719B1 (ko) | 1995-03-08 | 1995-03-08 | 모스 전계효과 트랜지스터의 제조방법 |
| KR954718 | 1995-03-08 | ||
| KR95-4718 | 1995-03-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1142683A true CN1142683A (zh) | 1997-02-12 |
| CN1088914C CN1088914C (zh) | 2002-08-07 |
Family
ID=19409415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN96106053A Expired - Fee Related CN1088914C (zh) | 1995-03-08 | 1996-03-08 | 制造金属氧化物半导体场效应晶体管的方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5940710A (zh) |
| KR (1) | KR0140719B1 (zh) |
| CN (1) | CN1088914C (zh) |
| TW (1) | TW292428B (zh) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100423214C (zh) * | 2005-09-23 | 2008-10-01 | 联华电子股份有限公司 | 金属氧化物半导体晶体管的制造方法 |
| CN101388436B (zh) * | 2005-03-23 | 2011-07-06 | 索尼株式会社 | 图案形成方法,有机场效应晶体管的制造方法,以及柔性印刷电路板的制造方法 |
| CN101882594B (zh) * | 2009-05-05 | 2012-08-22 | 中芯国际集成电路制造(上海)有限公司 | 导电插塞的形成方法 |
| CN103187295A (zh) * | 2011-12-31 | 2013-07-03 | 中芯国际集成电路制造(上海)有限公司 | Ggnmos的制作方法 |
| WO2023272816A1 (zh) * | 2021-07-02 | 2023-01-05 | 长鑫存储技术有限公司 | 一种半导体晶体管结构及制作方法 |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5895766A (en) * | 1995-09-20 | 1999-04-20 | Micron Technology, Inc. | Method of forming a field effect transistor |
| US6387759B1 (en) * | 1998-05-18 | 2002-05-14 | Hyundai Electronics Industries Co., Ltd. | Method of fabricating a semiconductor device |
| US6146954A (en) * | 1998-07-21 | 2000-11-14 | Advanced Micro Devices, Inc. | Minimizing transistor size in integrated circuits |
| US6287953B1 (en) * | 1998-07-21 | 2001-09-11 | Advanced Micro Devices, Inc. | Minimizing transistor size in integrated circuits |
| KR20000060634A (ko) * | 1999-03-18 | 2000-10-16 | 윤종용 | 반도체 소자의 제조방법 |
| US6114202A (en) * | 1999-06-09 | 2000-09-05 | Vanguard International Semiconductor Corp. | Method of fabricating dynamic random access memory |
| US6303492B1 (en) * | 1999-08-12 | 2001-10-16 | Micron Technology, Inc. | Expanded implantation of contact holes |
| JP3527148B2 (ja) * | 1999-09-24 | 2004-05-17 | 日本電気株式会社 | 半導体装置の製造方法 |
| TW506079B (en) | 2000-02-17 | 2002-10-11 | Koninkl Philips Electronics Nv | A method of manufacturing a semiconductor device |
| US6482706B1 (en) * | 2001-12-10 | 2002-11-19 | Macronix International Co., Ltd. | Method to scale down device dimension using spacer to confine buried drain implant |
| KR100464416B1 (ko) * | 2002-05-14 | 2005-01-03 | 삼성전자주식회사 | 증가된 유효 채널 길이를 가지는 반도체 소자의 제조 방법 |
| US6734085B1 (en) | 2002-12-02 | 2004-05-11 | Taiwan Semiconductor Manufacturing Company | Anti-type dosage as LDD implant |
| CN100385633C (zh) * | 2004-03-19 | 2008-04-30 | 茂德科技股份有限公司 | 金属氧化物半导体晶体管元件的制造方法 |
| CN104022024B (zh) * | 2013-03-01 | 2016-09-28 | 中芯国际集成电路制造(上海)有限公司 | 多次离子注入的方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5006477A (en) * | 1988-11-25 | 1991-04-09 | Hughes Aircraft Company | Method of making a latch up free, high voltage, CMOS bulk process for sub-half micron devices |
| JP2604496B2 (ja) * | 1990-10-18 | 1997-04-30 | 松下電子工業株式会社 | 半導体装置 |
| JP2809080B2 (ja) * | 1993-12-15 | 1998-10-08 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5538914A (en) * | 1995-08-03 | 1996-07-23 | Taiwan Semiconductor Manufacturing Company | LDD method of coding mask ROM device and LDD coded mask ROM device produced thereby |
-
1995
- 1995-03-08 KR KR1019950004718A patent/KR0140719B1/ko not_active IP Right Cessation
-
1996
- 1996-03-05 US US08/610,887 patent/US5940710A/en not_active Expired - Lifetime
- 1996-03-07 TW TW085102775A patent/TW292428B/zh not_active IP Right Cessation
- 1996-03-08 CN CN96106053A patent/CN1088914C/zh not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101388436B (zh) * | 2005-03-23 | 2011-07-06 | 索尼株式会社 | 图案形成方法,有机场效应晶体管的制造方法,以及柔性印刷电路板的制造方法 |
| CN100423214C (zh) * | 2005-09-23 | 2008-10-01 | 联华电子股份有限公司 | 金属氧化物半导体晶体管的制造方法 |
| CN101882594B (zh) * | 2009-05-05 | 2012-08-22 | 中芯国际集成电路制造(上海)有限公司 | 导电插塞的形成方法 |
| CN103187295A (zh) * | 2011-12-31 | 2013-07-03 | 中芯国际集成电路制造(上海)有限公司 | Ggnmos的制作方法 |
| CN103187295B (zh) * | 2011-12-31 | 2015-12-16 | 中芯国际集成电路制造(上海)有限公司 | Ggnmos的制作方法 |
| WO2023272816A1 (zh) * | 2021-07-02 | 2023-01-05 | 长鑫存储技术有限公司 | 一种半导体晶体管结构及制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960035908A (ko) | 1996-10-28 |
| US5940710A (en) | 1999-08-17 |
| CN1088914C (zh) | 2002-08-07 |
| TW292428B (en) | 1996-12-01 |
| KR0140719B1 (ko) | 1998-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1088914C (zh) | 制造金属氧化物半导体场效应晶体管的方法 | |
| KR940006702B1 (ko) | 모스패트의 제조방법 | |
| US4978629A (en) | Method of making a metal-oxide-semiconductor device having shallow source and drain diffused regions | |
| KR100270796B1 (ko) | 자기정렬셀을 가진 mos게이트소자의 제조방법 | |
| US4108686A (en) | Method of making an insulated gate field effect transistor by implanted double counterdoping | |
| US5254490A (en) | Self-aligned method of fabricating an LDD MOSFET device | |
| US5635749A (en) | High performance field effect transistor with lai region | |
| US4258465A (en) | Method for fabrication of offset gate MIS device | |
| US5534447A (en) | Process for fabricating MOS LDD transistor with pocket implant | |
| US5663079A (en) | Method of making increased density MOS-gated semiconductor devices | |
| KR0157609B1 (ko) | Cmos반도체장치의 제조방법 | |
| EP0111099A1 (en) | A method of making complementary metal oxide semiconductor structures | |
| KR950011782B1 (ko) | Mos형 반도체장치 및 그 제조방법 | |
| JP2987297B2 (ja) | シリコン集積回路の製造に於ける欠陥形成の制御方法、酸化膜の品質及び欠陥形成の制御方法、二重拡散集積回路デバイスセルと、集積回路ｍｏｓｆｅｔセルの形成方法 | |
| US5677213A (en) | Method for forming a semiconductor device having a shallow junction and a low sheet resistance | |
| US4826782A (en) | Method of fabricating aLDD field-effect transistor | |
| US5567965A (en) | High-voltage transistor with LDD regions | |
| KR950008257B1 (ko) | 모스(mos) 트랜지스터 및 그 제조방법 | |
| CN1238564A (zh) | 绝缘栅晶体管、其制造方法和半导体集成电路器件 | |
| JP3106757B2 (ja) | Ｍｏｓ電界効果半導体装置の製造方法 | |
| KR100257074B1 (ko) | 모스팻 및 이의 제조방법 | |
| KR0175367B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JPS6225457A (ja) | 縦形半導体装置の製造方法 | |
| KR100260366B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100194204B1 (ko) | 모스 트랜지스터 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20020807 Termination date: 20130308 |