CN114267737A - 半导体装置 - Google Patents
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Abstract
半导体装置包括第一半导体区域，设置于第一电极之上，与第一电极电连接，是第一导电型；第二半导体区域，设置于第一半导体区域的一部分之上，是第二导电型；第三半导体区域，设置于第二半导体区域之上，是第一导电型；第一导电部，具有与第二半导体区域的侧面对置的部分；第二导电部，具有与第一半导体区域的侧面对置的部分；第二电极，设置于第二半导体区域及第三半导体区域之上，与第二半导体区域及第三半导体区域电连接；第一导电区域，设置于第二导电部之上，与第二导电部电连接；第一电极区域，与第一导电区域电连接；导电层，与第一导电区域及第一电极区域中的至少任一个以及第二电极电连接。
Description
本申请主张以日本专利申请第2020－155198号(申请日：2020年9月16日)为基础申请的优先权。本申请通过引用该基础申请而包含基础申请的全部内容。
技术领域
实施方式涉及半导体装置。
背景技术
已知具有场板的半导体装置。对于这种半导体装置要求可靠性的提高。
发明内容
本发明的实施方式提供一种能够实现可靠性的提高的半导体装置。
有关实施方式的半导体装置包括第一电极、第一半导体区域、第二半导体区域、第三半导体区域、第一导电部、第二导电部、第二电极、第一导电区域、第一电极区域及导电层。所述第一半导体区域设置于所述第一电极之上，与所述第一电极电连接，是第一导电型。所述第二半导体区域设置于所述第一半导体区域的一部分之上，是第二导电型。所述第三半导体区域设置于所述第二半导体区域之上，是所述第一导电型。所述第一导电部具有与所述第二半导体区域的侧面对置的部分。所述第二导电部具有与所述第一半导体区域的侧面对置的部分。所述第二电极设置于所述第二半导体区域及所述第三半导体区域之上，与所述第二半导体区域及所述第三半导体区域电连接。所述第一导电区域设置于所述第二导电部之上，与所述第二导电部电连接。所述第一电极区域与所述第一导电区域电连接。所述导电层与所述第一导电区域及所述第一电极区域中的至少任一个以及所述第二电极电连接。
附图说明
图1A及图1B是表示有关第一实施方式的半导体装置的俯视图。
图2是表示有关第一实施方式的半导体装置的一部分的剖面图。
图3是表示有关第一实施方式的半导体装置的一部分的剖面图。
图4是表示有关第一实施方式的半导体装置的一部分的剖面图。
图5是表示有关第一实施方式的半导体装置的一部分的剖面图。
图6是表示有关第一实施方式的半导体装置的俯视图。
图7是表示有关第一实施方式的半导体装置的一部分的剖面图。
图8是说明半导体装置的晶片测试的表。
图9A及图9B是表示有关第二实施方式的半导体装置的俯视图。
具体实施方式
下面，参照附图对本发明的各实施方式进行说明。
附图是示意性或者概念性的图，各部分的厚度和宽度的关系、各部分间的尺寸的比例等不一定与实际状况相同。即使是表示相同部分的情况下，也存在根据附图而不同地表示彼此的尺寸和比例的情况。
在本申请说明书和各附图中，对与已经说明的内容相同的要素赋予相同的标号，并适当省略详细说明。
在下面的说明及附图中，n+、n-及p+、p的表述表示各杂质浓度的相对的高低。即，附加有“+”的表述表示杂质浓度相对“+”及“-”都没有附加的表述高，附加有“-”的表述表示杂质浓度相对什么都没有附加的表述低。这些表述在各个区域中包含有p型杂质和n型杂质的两者的情况下，表示这些杂质相互补偿后的净的杂质浓度的相对的高低。
关于在下面说明的各实施方式，可以使各半导体区域的p型(第二导电型的一例)和n型(第一导电型的一例)反转来实施各实施方式。
(第一实施方式)
图1A及图1B是表示有关第一实施方式的半导体装置的俯视图。
有关第一实施方式的半导体装置100例如是MOSFET。如图1A所示，在半导体装置100的上表面设置有源极电极12、场板电极(FP电极焊盘区域13及FP配线区域41)、及栅极电极(栅极电极焊盘区域14及栅极配线区域42)。
图1B是在图1A中将源极电极12、FP电极焊盘区域13、栅极电极焊盘区域14、FP配线区域41及栅极配线区域42等省略的透视图。在图1B中，用虚线表示图1A所示的FP电极焊盘区域13、栅极电极焊盘区域14、FP配线区域41及栅极配线区域42的位置。并且，在图1A及图1B中省略了后述的钝化膜的图示。
图2～图5是表示有关第一实施方式的半导体装置的一部分的剖面图。
图2是图1A及图1B的II-II剖面图。图3是图1A及图1B的III-III剖面图。图4是图1A及图1B的IV-IV剖面图。图5是图1A及图1B的V-V剖面图。
如图2所示，半导体装置100包括n-型的漂移区域21(第一半导体区域)、p型的多个基极区域22(第二半导体区域)、n+型的多个源极区域23(第三半导体区域)、n+型的漏极区域24、p+型的多个接触区域25、漏极电极11(第一电极)、多个栅极31(第一导电部)、多个场板32(第二导电部)、FP配线区域41(第一导电区域)、栅极配线区域42(第二导电区域)、源极电极12(第二电极)、FP电极焊盘区域13(第一电极区域)及栅极电极焊盘区域14(第二电极区域)。
另外，在图2中以示意性的电路图示出了FP配线区域41、栅极配线区域42、FP电极焊盘区域13及栅极电极焊盘区域14。此外，图1～图5表示半导体装置100的例如晶片测试时。如后面所述，在晶片测试后进行封装件组装，连接连接器。
在实施方式的说明中，使用第一方向D1、第二方向D2及第三方向D3。将从漏极电极11朝向漂移区域21的方向设为第一方向D1。将与第一方向D1垂直的一个方向设为第二方向D2。将与第一方向D1垂直且与第二方向D2垂直的方向设为第三方向D3。并且，为了说明的方便，将从漏极电极11朝向漂移区域21的方向称为“上”，将其相反的方向称为“下”。这些方向基于漏极电极11和漂移区域21的相对的位置关系，与重力的方向无关。
如图2所示，在半导体装置100的下表面设置有漏极电极11。在漏极电极11之上隔着漏极区域24设置有漂移区域21。漂移区域21通过漏极区域24与漏极电极11电连接。
多个基极区域22分别设置于漂移区域21的部分21a之上。多个源极区域23分别设置于多个基极区域22之上。多个接触区域25分别设置于多个基极区域22之上。源极区域23与接触区域25在第二方向D2上并列。两个源极区域23位于一个基极区域22之上，一个接触区域25位于这两个源极区域23之间。
多个栅极31分别设置于漂移区域21的部分21b之上。栅极31具有隔着栅极绝缘膜51与基极区域22的侧面22s对置的部分。栅极31与基极区域22的至少一部分在第二方向D2上并列。
多个场板32分别设置于漂移区域21的部分21b之上。场板32具有隔着FP绝缘膜52(第一绝缘膜)与漂移区域21的侧面21s对置的部分。场板32与漂移区域21的一部分及栅极31的至少一部分在第二方向D2上并列。在场板32和栅极31之间设置有中间绝缘膜54(第二绝缘膜)。
在该例中，在漂移区域21的部分21b之上形成有沟槽59。在沟槽内设置有绝缘部50。栅极31及场板32设置于绝缘部50内。上述的栅极绝缘膜51、FP绝缘膜52及中间绝缘膜54是绝缘部50的一部分。在图2的例子中，在一个绝缘部50内设置有两个栅极31，在这两个栅极31之间设置有一个场板32。场板32相比栅极31一直延伸到下方。在相邻的绝缘部50彼此间有选择地设置有基极区域22。
源极电极12设置于源极区域23、接触区域25、栅极31及场板32之上。源极电极12与源极区域23电连接。并且，源极电极12经由接触区域25与基极区域22电连接。
在栅极31和源极电极12之间以及场板32和源极电极12之间设置有绝缘膜53。由此，栅极31和源极电极12电气分离。并且，场板32和源极电极12不直接接触，在晶片测试时电气分离。
如图3所示，FP配线区域41设置于场板32之上，并与场板32电连接。例如，FP接触部41c设置于绝缘膜53的开口。FP配线区域41经由FP接触部41c与场板32连接。
在FP配线区域41和源极电极12之间设置有保护膜61(钝化膜)。保护膜61的一部分与FP配线区域41接触，保护膜61的另一部分与源极电极12接触。FP配线区域41和源极电极12不直接接触，在晶片测试时电气分离。
在该例中，FP配线区域41的高度和源极电极12的高度相同。即，FP配线区域41的至少一部分在第三方向D3上与源极电极12重叠。例如，FP配线区域41的上表面41U的第一方向D1上的位置与源极电极12的上表面12U的第一方向D1上的位置相同。另外，在本申请说明书中，“相同”的范围不仅指严格相同，而且例如可以包括制造工序中的偏差等，只要实质上相同即可。然而，FP配线区域41的高度和源极电极12的高度不限于上述情况，还可以互不相同。
如图4所示，栅极配线区域42设置于栅极31之上，并与栅极31电连接。例如，栅极接触部42c设置于绝缘膜53的开口。栅极配线区域42经由栅极接触部42c与栅极31连接。
在栅极配线区域42和源极电极12之间设置有保护膜62(钝化膜)。保护膜62覆盖栅极配线区域42。保护膜62的一部分与栅极配线区域42接触，保护膜62的另一部分与源极电极12接触。栅极配线区域42和源极电极12电气分离。
在该例中，栅极配线区域42的高度和源极电极12的高度相同。即，栅极配线区域42的至少一部分在第三方向D3上与源极电极12重叠。例如，栅极配线区域42的上表面42U的第一方向D1上的位置，与源极电极12的上表面12U的第一方向D1上的位置相同。然而，栅极配线区域42的高度和源极电极12的高度不限于上述情况，还可以互不相同。
如图5所示，FP电极焊盘区域13设置于漂移区域21及绝缘膜53之上。另外，在图5中用虚线表示FP配线区域41的位置。FP电极焊盘区域13与FP配线区域41连续，并与FP配线区域41电连接。FP电极焊盘区域13在第二方向D2上与FP配线区域41并列。FP电极焊盘区域13还可以与FP配线区域41是一体的。在该例中，FP电极焊盘区域13的宽度(沿着第三方向D3的长度)13w比FP配线区域41的宽度41w宽。然而，FP电极焊盘区域13的宽度13w还可以与FP配线区域41的宽度41w相同。
在FP电极焊盘区域13和源极电极12之间设置有保护膜63(钝化膜)。保护膜63可以与关于图3说明的保护膜61是一体的。保护膜63的一部分与FP电极焊盘区域13接触，保护膜63的另一部分与源极电极12接触。FP电极焊盘区域13和源极电极12不直接接触，在晶片测试时电气分离。
在该例中，FP电极焊盘区域13的高度和源极电极12的高度相同。即，FP电极焊盘区域13的至少一部分在第三方向D3上与源极电极12重叠。例如，FP电极焊盘区域13的上表面13U的第一方向D1上的位置，与源极电极12的上表面12U的第一方向D1上的位置相同。然而，FP电极焊盘区域13的高度和源极电极12的高度不限于上述情况，还可以互不相同。
再次参照图1继续进行说明。如图1B所示，半导体装置100的漂移区域21包括中央区域21c和外周区域21e。中央区域21c是设置基极区域22、源极区域23、绝缘部50、栅极31及场板32等的区域。外周区域21e是从第一方向D1观察时包围中央区域21c，并包括半导体装置100的外缘的区域。
如图1A所示，栅极配线区域42及栅极电极焊盘区域14以包围源极电极12的方式设置于外周区域21e上。在该例中，栅极配线区域42的一部分分别设置于第三方向D3的两端侧，并沿第二方向D2延伸。栅极配线区域42位于多个栅极31之上，与多个栅极31分别连接。栅极电极焊盘区域14与栅极配线区域42连续，并与栅极配线区域42电连接。并且，栅极电极和场板电极不直接接触，在晶片测试时电气分离。栅极电极焊盘区域14和源极电极12电气分离。
如图1B所示，多个绝缘部50(多个栅极31、多个场板32)在第二方向D2上并列。绝缘部50(栅极31、场板32)沿第三方向D3延伸。另外，在图1B中为了便于观察，将绝缘部50和栅极31和场板32汇总示出。
多个基极区域22(多个源极区域23、多个接触区域25)在第二方向D2上并列。基极区域22(源极区域23、接触区域25)沿第三方向D3延伸。另外，在图1B中为了便于观察，将基极区域22和源极区域23和接触区域25汇总示出。
绝缘部50和基极区域22在第二方向D2上交替地并列。即，一个基极区域22位于一个绝缘部50和另一个绝缘部50之间。一个绝缘部50位于一个基极区域22和另一个基极区域22之间。
FP配线区域41沿第二方向D2延伸。由此，FP配线区域41位于多个场板32的各个之上，并与多个场板32分别连接。例如，FP配线区域41位于场板32的第三方向D3的中央部(例如中心)之上。
源极电极12的端部12e(参照图1A)位于外周区域21e之上。并且，在该例中，FP电极焊盘区域13(的至少一部分)位于外周区域21e之上，并在第三方向D3上与源极电极12的端部12e并列。然而，也可以是，FP电极焊盘区域13不在第三方向D3上与源极电极12的端部12e并列。
并且，在该例中，源极电极12具有第一区域12L及第二区域12R(参照图1A)。第二区域12R与第一区域12L在第三方向D3上分离。如图1A、图3及图5所示，FP配线区域41及FP电极焊盘区域13设置于第一区域12L和第二区域12R之间。然而，第一区域12L和第二区域12R不限于上述情况，也可以不相互分离。例如，也可以是，第一区域12L的一部分和第二区域12R的一部分连接。
如图1A所示，在该例中，栅极电极焊盘区域14和FP电极焊盘区域13位于半导体装置100的相反侧的端部。例如，外周区域21e包括在第二方向D2上相互分离的第一端部21g及第二端部21h(参照图1B)。在图1A的例子中，栅极电极焊盘区域14位于第一端部21g上，FP电极焊盘区域13位于第二端部21h上。源极电极12的一部分位于栅极电极焊盘区域14和FP电极焊盘区域13之间。FP电极焊盘区域13(及FP配线区域41)与栅极电极焊盘区域14(及栅极配线区域42)在晶片测试时电气分离。但是，栅极电极焊盘区域14及FP电极焊盘区域13的配置不限于上述情况，也可以是，栅极电极焊盘区域14和FP电极焊盘区域13不位于半导体装置100的相反侧的端部。
图6是表示有关第一实施方式的半导体装置的俯视图。
图7是表示有关第一实施方式的半导体装置的一部分的剖面图。
图6及图7表示例如封装件组装后的半导体装置100。
如图6所示，半导体装置100还可以包括源极连接器71(第一导电部件)和栅极连接器72(第二导电部件)。
源极连接器71设置于源极电极12之上，并与源极电极12电连接。并且，源极连接器71设置于FP配线区域41及FP电极焊盘区域13的至少一部分之上，并与FP配线区域41及FP电极焊盘区域13的至少一部分电连接。由此，FP配线区域41的电位和FP电极焊盘区域13的电位和源极电极12的电位相互相同。
栅极连接器72设置于栅极电极焊盘区域14之上，并与栅极电极焊盘区域14电连接。
图7是图6的VII-VII剖面图。如图7所示，半导体装置100还包括与源极连接器71连接的导电层75。导电层75设置于源极电极12、FP配线区域41、保护膜61及保护膜62之上。导电层75与源极电极12及FP配线区域41电连接。源极连接器71设置于导电层75之上，并与导电层75电连接。由此，源极连接器71经由导电层75与源极电极12及FP配线区域41电连接。另外，也可以是，导电层75位于FP电极焊盘区域13之上，并连接FP电极焊盘区域13和源极连接器71。在实施方式中，导电层75设置于FP配线区域41及FP电极焊盘区域13的至少任一个之上，并与FP配线区域41及FP电极焊盘区域13的至少任一个电连接。导电层75例如是焊料。
栅极配线区域42被保护膜62覆盖。源极连接器71与栅极配线区域42及栅极电极焊盘区域14电连接。
同样地，在图6所示的栅极连接器72之下也设置有例如焊料(导电层)。栅极连接器72经由焊料与栅极电极焊盘区域14电连接。另外，将电极彼此连接的方法不限于连接器(例如半导体封装件的一部分)，还可以使用线缆。导电层75例如还可以是共晶合金。
说明半导体装置100的各构成要素的材料的一例。
漂移区域21、基极区域22、源极区域23、漏极区域24及接触区域25包含硅、碳化硅、氮化镓或者砷化镓作为半导体材料。在使用硅作为半导体材料的情况下，作为n型杂质，能够使用砷、磷或者锑。作为p型杂质，能够使用硼。
栅极31及场板32包含多晶硅等导电材料。还可以在导电材料中添加杂质。
绝缘部50、栅极绝缘膜51、FP绝缘膜52、绝缘膜53及中间绝缘膜54包含氧化硅等绝缘材料。
保护膜61、保护膜62及保护膜63包含聚酰亚胺、氧化硅或者氮化硅等绝缘材料。
漏极电极11、源极电极12、FP电极焊盘区域13、栅极电极焊盘区域14、FP配线区域41、栅极配线区域42、源极连接器71及栅极连接器72是包含铝或者铜等金属的导电部。
对半导体装置100的动作进行说明。
在相对于源极电极12在漏极电极11施加了正电压的状态下，在栅极31施加阈值以上的电压。由此，在基极区域22形成有沟道(反转层)，半导体装置100成为接通状态。电子穿过沟道，从源极电极12向漏极电极11流动。然后，如果在栅极31施加的电压变得低于阈值，则基极区域22中的沟道消失，半导体装置100成为断开状态。
如果半导体装置100切换为断开状态，则相对于源极电极12在漏极电极11施加的正电压增大。由于正电压的增大，空泛层从漂移区域21和绝缘部50的分界面朝向漂移区域21扩张。由于该空泛层的扩张，例如能够提高半导体装置100的耐压。并且，在封装件组装后的半导体装置100的使用时，将场板32的电位设为例如与源极电极12的电位相同。通过设置场板32，例如空泛层容易在漂移区域21中扩张，能够缓解电场，能够提高半导体装置100的耐压。
并且，当空泛层在漂移区域21中扩张时，通过碰撞电离等产生的载流子(电子及空穴)在空泛层中加速，产生雪崩击穿。在产生雪崩击穿时，电子穿过漏极区域24并从漏极电极11排出。空穴穿过接触区域25并向源极电极12排出。
对第一实施方式的效果进行说明。
例如，对于参考例的半导体装置，场板与在正上方设置的源极电极在特定的区域中通过触点等连接。在这种情况下，即使是在晶片测试时，场板的电位也与源极电极的电位相同。在参考例中，场板不是独立的电极，不能施加与源极电极不同的电压。
与此相对，对于半导体装置100，如关于图1～图5说明的那样，在源极电极12(源极电极焊盘区域)及栅极电极(栅极电极焊盘区域14及栅极配线区域42)之外，设置有与场板32电连接的FP电极(FP配线区域41及FP电极焊盘区域13)。在晶片测试时，源极电极12、FP电极及栅极电极相互电气绝缘而独立。源极电极12、FP电极及栅极电极是独立的，由此能够对各电极施加相互不同的电压。由此，能够提高晶片测试的自由度，能够提高剔除不合格品的筛选的精度。因此，能够提高通过了晶片测试的半导体装置的可靠性。
图8是说明半导体装置的晶片测试的表。
在晶片测试的一例中，例如使测试探针的端子接触各电极的焊盘区域并施加电压。例如，在参考例的半导体装置的晶片测试中，进行栅极绝缘膜的筛选及耐压的确认。在栅极绝缘膜的筛选中，通过向栅极电极和源极电极之间施加电压，从而发现栅极绝缘膜的缺陷。另外，在耐压的确认中，通过向漏极电极和源极电极之间施加电压，从而发现耐压的缺陷。在这些测试的基础上，对于有关实施方式的半导体装置100，例如能够进行中间绝缘膜54的筛选及FP绝缘膜52的筛选。在中间绝缘膜54的筛选中，通过向栅极电极焊盘区域14和FP电极焊盘区域13之间施加电压，从而发现中间绝缘膜54的缺陷。在FP绝缘膜52的筛选中，通过向漏极电极11和FP电极焊盘区域13之间施加电压，从而发现FP绝缘膜52的缺陷。在实施方式中，能够进行更详细的晶片测试，能够提高半导体装置的可靠性。
并且，如关于图1A及图1B说明的那样，FP配线区域41位于场板32的第三方向D3的中央部，由此能够抑制场板32的第三方向D3的电位的偏向。
并且，如关于图5说明的那样，FP电极焊盘区域13的宽度可以比FP配线区域41的宽度宽，FP电极焊盘区域13的高度可以与源极电极12的高度和栅极电极焊盘区域14的高度相同。例如，通过调节FP电极焊盘区域13的高度和宽度，能够在晶片测试时使探针的端子容易接触FP电极焊盘区域13。
在晶片测试后的封装件组装中，如关于图6及图7说明的那样设置有源极连接器71，FP电极焊盘区域13的电位与源极电极12的电位相同。由此，封装件组装后的半导体装置100能够作为漏极电极11、源极电极12及栅极电极焊盘区域14的三端子的元件进行处理。由此，例如相对于以往的半导体装置能够减少规格变更，抑制成本。
也可以如关于图1A及图1B说明的那样，FP电极焊盘区域13位于外周区域21e之上，并在第三方向D3上与源极电极12的端部12e并列。并且，FP配线区域41位于源极电极12的第一区域12L和第二区域12R之间。这样，FP电极焊盘区域13及FP配线区域41配置为在俯视观察时被源极电极12夹住。由此，容易在源极电极12、FP电极焊盘区域13及FP配线区域41之上配置一个源极连接器71而进行连接。并且，容易将栅极连接器72和与FP电极焊盘区域13等连接的源极连接器71分开配置。
另外，也可以如关于图3说明的那样，FP配线区域41的高度和源极电极12的高度相同。例如，通过调节FP配线区域41的高度，从而能够如图7那样容易地用焊料连接源极连接器71。
另外，在图6及图7所示的例子中，将源极电极12和FP电极焊盘区域13设为相同电位，但还可以将栅极电极焊盘区域14和FP电极焊盘区域13设为相同电位。例如，也可以是，和栅极电极焊盘区域14连接的栅极连接器72，与FP配线区域41及FP电极焊盘区域13中的至少任一个电连接。即，例如也可以是，和FP电极连接的导电层75不与源极电极12连接，而设置于栅极电极(栅极电极焊盘区域14及栅极配线区域42中的至少任一个)之上，并与栅极电极电连接。例如，也可以在导电层75之上设置栅极连接器72，导电层75和栅极连接器72电连接。在这种情况下，例如导电层75不与源极电极12及源极连接器71连接。和源极电极12连接的源极连接器71，不与FP配线区域41及FP电极焊盘区域13连接而电气分离。即使在这种情况下，例如也能够在封装件组装后作为三端子的元件进行处理。
(第二实施方式)
图9A及图9B是表示有关第二实施方式的半导体装置的俯视图。
图9A表示有关第二实施方式的半导体装置101的晶片测试时。图9B表示有关第二实施方式的半导体装置102的晶片测试时。
如图9A所示，半导体装置101包括元件部81。元件部81与源极电极12电连接。例如，元件部81与源极电极12接触、或者经由导电部91与源极电极12连接。并且，元件部81与FP电极焊盘区域13及FP配线区域41中的至少任一个电连接。例如，元件部81与FP电极焊盘区域13及FP配线区域41中的至少任一个接触、或者经由导电部92与FP电极焊盘区域13及FP配线区域41中的至少任一个连接。另外，在图9A及图9B中以示意性的电路图示出了元件部81、导电部91、92等。
在图9A所示的例子中，元件部81包含绝缘材料81a，在晶片测试时作为电容器发挥作用。即，在晶片测试时，源极电极12和FP电极焊盘区域13(及FP配线区域41)电气分离(绝缘)。因此，在晶片测试时，能够使场板32(参照图2)的电位和源极电极12的电位互不相同。绝缘材料81a例如包含氧化硅或者氮化硅等。
在晶片测试结束后，向源极电极12和FP电极焊盘区域13之间施加电压，由此对电容器(元件部81)进行绝缘击穿。通过绝缘击穿，源极电极12经由元件部81与FP电极焊盘区域13及FP配线区域41中的至少任一个(在该例中是绝缘击穿的电容器)电连接而导通。例如在封装件组装后，源极电极12的电位和FP电极焊盘区域13的电位相互相同。在这种情况下，也可以是，FP电极焊盘区域13及FP配线区域41不经由源极连接器71与导电层75(参照图7)连接。例如，也可以是，FP配线区域41的上表面的整体与钝化膜等保护膜接触。除上述说明以外，能够对半导体装置101应用与半导体装置100相同的说明。
在图9B所示的例子中，元件部81包括例如包含pn结的半导体层81b，在晶片测试时作为二极管(例如稳压二极管)发挥作用。因此，在晶片测试时，能够使场板32(参照图2)的电位和源极电极12的电位互不相同。半导体层81b例如包含硅、碳化硅、氮化镓或者砷化镓作为半导体材料。在使用硅作为半导体材料的情况下，作为n型杂质，能够使用砷、磷或者锑。作为p型杂质，能够使用硼。
在晶片测试结束后，向源极电极12和FP电极焊盘区域13之间施加电压，由此将二极管(元件部81)击穿。由此，源极电极12经由元件部81与FP电极焊盘区域13及FP配线区域41中的至少任一个(在该例中是被击穿的二极管)电连接而导通。除上述说明以外，能够对半导体装置102应用与半导体装置101相同的说明。
对于半导体装置101、102，都能够对各电极施加互不相同的电压。由此，能够提高晶片测试的自由度，能够提高剔除不合格品的筛选的精度。因此，能够提高通过了晶片测试的半导体装置的可靠性。并且，即使是难以通过源极连接器71等将源极电极12和FP电极焊盘区域13设为相同电位的情况下，也能够通过使源极电极12和FP电极焊盘区域13通过击穿而短路，从而设为相同电位。
根据实施方式，能够提供能够实现可靠性的提高的半导体装置。
关于以上说明的各实施方式的各半导体区域之间的杂质浓度的相对高低，例如能够使用SCM(扫描式静电电容显微镜)进行确认。另外，各半导体区域的载流子浓度能够视为与在各半导体区域中激活的杂质浓度相同的浓度。因此，关于各半导体区域之间的载流子浓度的相对高低，也能够使用SCM进行确认。并且，关于各半导体区域的杂质浓度，例如能够通过SIMS(二次离子质量分析法)进行测定。
以上示例了本发明的几个实施方式，但这些实施方式是作为例子提示的，并非意图限定发明的范围。这些新的实施方式能够以其他各种各样的形态实施，在不脱离发明的主旨的范围内能够进行各种各样的省略、替换、变更等。这些实施方式及其变形被包含在发明的范围或主旨中，并且被包含在权利要求书所记载的发明和其等价的范围中。另外，前述的各实施方式能够相互组合来实施。
Claims (7)
1.一种半导体装置，其具有：
第一电极；
第一导电型的第一半导体区域，设置于所述第一电极之上，与所述第一电极电连接；
第二导电型的第二半导体区域，设置于所述第一半导体区域的一部分之上；
第一导电型的第三半导体区域，设置于所述第二半导体区域之上；
第一导电部，具有与所述第二半导体区域的侧面对置的部分；
第二导电部，具有与所述第一半导体区域的侧面对置的部分；
第二电极，设置于所述第二半导体区域及所述第三半导体区域之上，与所述第二半导体区域及所述第三半导体区域电连接；
第一导电区域，设置于所述第二导电部之上，与所述第二导电部电连接；
第一电极区域，与所述第一导电区域电连接；以及
导电层，与所述第一导电区域及所述第一电极区域中的至少任一个以及所述第二电极电连接。
2.根据权利要求1所述的半导体装置，其中，
所述导电层包含焊料。
3.根据权利要求1所述的半导体装置，其中，
所述第一导电区域在第二方向上延伸，所述第二方向与从所述第一电极朝向所述第一半导体区域的第一方向垂直，
所述第二导电部在相对于所述第一方向及所述第二方向垂直的第三方向上延伸，
所述第一导电区域位于所述第二导电部的所述第三方向的中央部之上。
4.根据权利要求3所述的半导体装置，其中，
所述第二电极具有第一区域和在所述第三方向上与所述第一区域分离的第二区域，
所述第一电极区域配置在所述第一区域和所述第二区域之间。
5.根据权利要求1所述的半导体装置，其中，
所述半导体装置还具有：
第一绝缘膜，设置于所述第二导电部和第一半导体区域之间；以及
第二绝缘膜，设置于所述第一导电部和所述第二导电部之间。
6.一种半导体装置，其具有：
第一电极；
第一导电型的第一半导体区域，设置于所述第一电极之上，与所述第一电极电连接；
第二导电型的第二半导体区域，设置于所述第一半导体区域的一部分之上；
第一导电型的第三半导体区域，设置于所述第二半导体区域之上；
第一导电部，具有与所述第二半导体区域的侧面对置的部分；
第二导电部，具有与所述第一半导体区域的侧面对置的部分；
第二电极，设置于所述第二半导体区域及所述第三半导体区域之上，与所述第二半导体区域及所述第三半导体区域电连接；
第一导电区域，设置于所述第二导电部之上，与所述第二导电部电连接；
第一电极区域，与所述第一导电区域电连接；以及
与所述第一导电区域及所述第一电极区域中的至少任一个以及所述第二电极电连接而被绝缘击穿的电容器、或者与所述第一导电区域及所述第一电极区域中的至少任一个以及所述第二电极电连接而被击穿的二极管。
7.一种半导体装置，其具有：
第一电极；
第一导电型的第一半导体区域，设置于所述第一电极之上，与所述第一电极电连接；
第二导电型的第二半导体区域，设置于所述第一半导体区域的一部分之上；
第一导电型的第三半导体区域，设置于所述第二半导体区域之上；
第一导电部，具有与所述第二半导体区域的侧面对置的部分；
第二导电部，具有与所述第一半导体区域的侧面对置的部分；
第二电极，设置于所述第二半导体区域及所述第三半导体区域之上，与所述第二半导体区域及所述第三半导体区域电连接；
第一导电区域，设置于所述第二导电部之上，与所述第二导电部电连接；
第一电极区域，与所述第一导电区域电连接；
第二导电区域，设置于所述第一导电部之上，与所述第一导电部电连接；
第二电极区域，与所述第二导电区域电连接；以及
导电层，与所述第一导电区域及所述第一电极区域中的至少任一个以及所述第二电极区域电连接。
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