CN114256242A - 半导体存储器装置 - Google Patents

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CN114256242A CN202110919267.0A CN202110919267A CN114256242A CN 114256242 A CN114256242 A CN 114256242A CN 202110919267 A CN202110919267 A CN 202110919267A CN 114256242 A CN114256242 A CN 114256242A
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朴宰弘
朴在花
金汶根
黄定夏
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Abstract

公开了一种半导体存储器装置。所述半导体存储器装置可以包括：至少一个半导体图案，包括在与半导体基底的顶表面平行的第二方向上延伸的水平部和在第一方向上延伸的竖直部；至少一个栅电极，在至少一个半导体图案的水平部上且在与第一方向和第二方向不同的第三方向上延伸；以及至少一个信息存储元件，连接到至少一个半导体图案的竖直部，其中，至少一个半导体图案的水平部的在第一方向上的厚度比至少一个半导体图案的竖直部的在第一方向上的厚度小。

Description

半导体存储器装置
本申请要求于2020年9月25日在韩国知识产权局提交的第10-2020-0124385号韩国专利申请的优先权的权益，该韩国专利申请的全部内容通过引用包含于此。
技术领域
发明构思的各种示例实施例涉及一种半导体存储器装置和/或操作半导体存储器装置的方法，更具体地，涉及一种具有改善的电特性的三维(3D)半导体存储器装置和/或操作3D半导体存储器装置的方法。
背景技术
为了满足消费者对优异性能和廉价价格的需求，期望增大半导体装置的集成密度。在半导体装置中，由于其集成密度是决定产品的价格的重要因素，因此特别地期望和/或要求增大的集成密度。
在常规二维(2D)或平面半导体装置的情况下，由于它们的集成密度主要由被单位存储器单元占据的面积决定，因此其受到精细图案形成技术的水平的极大影响。然而，由于图案的小型化需要极高价格的设备，所以二维半导体装置的集成密度已经增大，但仍受到限制。因此，已经提出了具有三维布置的存储器单元的3D半导体存储器装置。
发明内容
发明构思的至少一个示例实施例的方面提供了一种具有改善的电特性和/或可靠性的3D半导体存储器装置。
根据发明构思的至少一个示例实施例，提供了一种半导体存储器装置，所述半导体存储器装置包括：至少一条位线，在半导体基底上，位线在与半导体基底的顶表面垂直的第一方向上延伸；至少一个半导体图案，包括在与半导体基底的顶表面平行的第二方向上延伸的水平部和在第一方向上延伸的竖直部，至少一个半导体图案的水平部的第一端连接到至少一条位线，并且至少一个半导体图案的水平部的第二端连接到至少一个半导体图案的竖直部；至少一个栅电极，在至少一个半导体图案的水平部上且在与第一方向和第二方向不同的第三方向上延伸；以及至少一个信息存储元件，连接到至少一个半导体图案的竖直部，其中，至少一个半导体图案的水平部的在第一方向上的厚度比至少一个半导体图案的竖直部的在第一方向上的厚度小。
根据一些示例实施例，提供一种半导体存储器装置，所述半导体存储器装置包括：至少一条位线，在半导体基底上，至少一条位线在与半导体基底的顶表面垂直的第一方向上延伸；至少一个栅电极，包括在与半导体基底的顶表面平行的第二方向上延伸的上栅电极和下栅电极，上栅电极在第一方向上与下栅电极分隔开；至少一个半导体图案，在下栅电极与上栅电极之间且在与第一方向和第二方向不同的第三方向上延伸，至少一个半导体图案的部分在第三方向上与上栅电极和下栅电极叠置；以及至少一个信息存储元件，连接到至少一个半导体图案。
根据一些示例实施例，提供了一种半导体存储器装置，所述半导体存储器装置包括：多个模制绝缘层，在半导体基底上，多个模制绝缘层在与半导体基底的顶表面垂直的第一方向上彼此分隔开；多个半导体图案，在多个模制绝缘层之间，多个半导体图案在第一方向上彼此相邻；多个栅电极，在多个半导体图案中的每个上，多个栅电极在多个模制绝缘层之间，多个栅电极在第一方向上彼此相邻且在与第一方向垂直的第二方向上延伸，多个栅电极中的每个包括在第一方向上分隔开的上栅电极和下栅电极；位线，在半导体基底上，位线在第一方向上延伸且连接到多个半导体图案；以及电容器结构，连接到多个半导体图案，其中，多个半导体图案中的每个包括在与第一方向和第二方向不同的第三方向上延伸的水平部以及在第一方向上延伸的竖直部，多个半导体图案中的每个的水平部的第一端连接到位线，并且多个半导体图案中的每个的水平部的第二端连接到半导体图案的竖直部，并且多个半导体图案中的每个的水平部的在第一方向上的厚度比多个半导体图案中的每个的竖直部的在第一方向上的厚度小。
然而，示例实施例中的一个或更多个的方面不限于在此所阐述的方面。通过参照下面给出的具体实施方式，发明构思的各种示例实施例的以上和其它方面对于本领域普通技术人员将变得更加明显。
附图说明
通过参照附图详细描述发明构思的各种示例实施例，发明构思的以上和其它方面及特征将变得更加明显，在附图中：
图1是示出了根据至少一个示例实施例的三维(3D)半导体存储器装置的单元阵列的简化电路图；
图2至图7是均示出了根据一些示例实施例的半导体存储器装置的示例透视图；
图8是示出了根据至少一个示例实施例的半导体存储器装置的图；
图9至图12均是根据一些示例实施例的图8的部分P的放大视图；
图13是示出了根据至少一个示例实施例的半导体存储器装置的图；
图14是根据至少一个示例实施例的图13的部分P的放大视图；
图15是示出了根据至少一个示例实施例的半导体存储器装置的图；
图16是根据至少一个示例实施例的图15的部分P的放大视图；
图17是示出了根据至少一个示例实施例的半导体存储器装置的图；
图18是示出了根据至少一个示例实施例的半导体存储器装置的图；
图19是示出了根据至少一个示例实施例的半导体存储器装置的图；
图20是根据至少一个示例实施例的图19的部分Q的放大视图；
图21是示出了根据至少一个示例实施例的半导体存储器装置的图；以及
图22是示出了根据至少一个示例实施例的半导体存储器装置的图。
具体实施方式
图1是示出了根据至少一个示例实施例的三维(3D)半导体存储器装置的单元阵列的简化电路图。
参照图1，根据至少一个示例实施例的3D半导体存储器装置的单元阵列CA可以包括多个子单元阵列SCA，但是示例实施例不限于此。子单元阵列SCA可以沿着单元阵列CA的第二方向D2布置，但不限于此。根据一些示例实施例，3D半导体存储器装置可以包括多个单元阵列CA，但是示例实施例不限于此。
子单元阵列SCA中的每个可以包括多条位线BL、多条字线WL和/或多个存储器单元晶体管MCT等。一个存储器单元晶体管MCT可以包括在一条字线WL与一条位线BL之间(例如，布置在一条字线WL与一条位线BL之间、连接在一条字线WL与一条位线BL之间、设置在一条字线WL与一条位线BL之间等)。
位线BL可以是在与基底(例如，半导体基底)垂直的方向(即，第三方向D3)上延伸的导电图案(例如，金属导电线)。一个子单元阵列SCA中的位线BL可以在例如第一方向D1上布置，但不限于此。彼此相邻的位线BL可以在同一方向(例如，第一方向D1)上分隔开，但不限于此。
字线WL可以是沿例如第三方向D3堆叠在基底上的导电图案(例如，金属导电线)，或者换句话说，字线WL可以沿着与位线的方向垂直的方向定位等。字线WL中的每条可以在例如第一方向D1上延伸，但不限于此。彼此相邻的字线WL可以在第三方向D3上分隔开等。
存储器单元晶体管MCT的栅极可以连接到字线WL，存储器单元晶体管MCT的第一源极/漏极可以连接到位线BL。存储器单元晶体管MCT的第二源极/漏极可以连接到信息存储元件DS。例如，信息存储元件DS可以是电容器等。另外，存储器单元晶体管MCT的第二源极/漏极可以连接到电容器的下电极等。
图2至图7是均示出了根据一些示例实施例的半导体存储器装置的示例透视图。
参照图1和图2，参照图1描述的多个子单元阵列SCA中的一个可以位于半导体基底(或称为“基底”)SUB上。
基底SUB可以是体硅或绝缘体上硅(SOI)基底，但是示例实施例不限于此。另外，半导体基底SUB可以是硅基底，或者可以包括诸如硅锗、绝缘体上硅锗(SGOI)、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓的其它材料，但不限于此。在示例实施例的以下描述中，为了简洁起见，基底SUB将被描述为包含硅的基底，但是示例实施例不限于此。
根据至少一个示例实施例，堆叠结构SS的多个层(诸如第一层至第三层L1、L2和L3等)可以位于基底SUB上(例如，包括在基底SUB上、布置在基底SUB上、设置在基底SUB上等)，但是示例实施例不限于此。堆叠结构SS的多个层(例如，第一层至第三层L1、L2和L3)可以堆叠为使得它们在与基底SUB的顶表面垂直的方向(即，第三方向D3等)上彼此分隔开。另外，堆叠结构SS的多个层(例如，第一层至第三层L1、L2和L3)可以在基底SUB的厚度方向(例如，第三方向D3)上彼此分开堆叠，但是示例实施例不限于此。
多个层中的每个(例如，层L1、L2和L3等)可以包括多个半导体图案SP、多个信息存储元件DS和/或栅电极GE等，但不限于此。
根据一些示例实施例，半导体图案SP可以具有在第二方向D2上延伸的线形状、矩形形状或条形状，但不限于此，半导体图案SP可以具有其它形状。半导体图案SP可以包括诸如硅、锗和/或硅锗的半导体材料，但不限于此。例如，半导体图案SP可以包括多晶硅、多晶硅锗、单晶硅和/或单晶硅锗等中的至少一种。
每个半导体图案SP可以包括沟道区CH、第一杂质区SD1和/或第二杂质区SD2等。沟道区CH可以置于第一杂质区SD1与第二杂质区SD2之间。沟道区CH可以与参照图1描述的存储器单元晶体管MCT的沟道等对应。第一杂质区SD1和第二杂质区SD2可以分别与参照图1描述的存储器单元晶体管MCT的第一源极/漏极和第二源极/漏极对应，但不限于此。
第一杂质区SD1和第二杂质区SD2可以是半导体图案SP的掺杂有杂质的区域。因此，第一杂质区SD1和第二杂质区SD2可以具有n型导电型或p型导电型。第一杂质区SD1可以形成为与半导体图案SP的第一端相邻，第二杂质区SD2可以形成为与半导体图案SP的第二端相邻。第二端可以在第二方向D2上面对第一端，但是示例实施例不限于此。
第一杂质区SD1可以形成为与位线BL相邻，但不限于此。另外，第一杂质区SD1可以连接到位线BL。第二杂质区SD2可以形成为与信息存储元件DS相邻，但不限于此。另外，第二杂质区SD2可以连接到信息存储元件DS。
信息存储元件DS可以是能够存储数据(例如，一位或更多位数据)的存储器元件。每个信息存储元件DS可以是使用电容器的存储器元件、使用磁性隧道结图案的存储器元件和/或使用包括相变材料的可变电阻器的存储器元件，但不限于此。例如，每个信息存储元件DS可以是电容器等。
栅电极GE可以具有在第一方向D1上延伸的线形状、矩形形状和/或条形状，但是示例实施例不限于此，栅电极GE可以具有其它形状。栅电极GE可以沿着诸如第三方向D3等的同一方向彼此分隔开堆叠。每个栅电极GE可以在一层中与半导体图案SP交叉且在例如第一方向D1上延伸，但不限于此。换句话说，栅电极GE可以是参照图1描述的水平字线WL，但是示例实施例不限于此。
栅电极GE可以包括导电材料。例如，栅电极GE可以包括掺杂的半导体材料(掺杂的硅、掺杂的硅锗、掺杂的锗等)、导电金属氮化物(氮化钛、氮化钽等)、金属(钨、钛、钽等)和/或金属半导体化合物(硅化钨、硅化钴、硅化钛等)中的至少一种，但不限于此。
在竖直方向(例如，第三方向D3)上延伸的多条位线BL可以设置在半导体基底SUB上。每条位线BL可以具有在第三方向D3上延伸的线形状、矩形形状和/或列形状，但不限于此，并且例如可以具有任何其它形状。例如，位线BL可以沿着第一方向D1布置，但不限于此。每条位线BL可以电连接到竖直地堆叠的半导体图案SP的第一杂质区SD1，但不限于此。
根据一些示例实施例，每条位线BL可以包括导电材料，并且可以包括例如掺杂的半导体材料、导电金属氮化物、金属和/或金属半导体化合物中的至少一种，但不限于此。位线BL可以是参照图13描述的竖直的位线BL，但不限于此。
多个层L1、L2和L3之中的代表性的第一层L1将被详细描述，并且可以是多个层中的其它层的代表，但是示例实施例不限于此。根据至少一个示例实施例，第一层L1的半导体图案SP可以在第一方向D1上布置，但不限于此。第一层L1的半导体图案SP可以定位在同一水平处，但不限于此。第一层L1的栅电极GE可以与第一层L1的半导体图案SP交叉且在第一方向D1上延伸。例如，第一层L1的栅电极GE可以提供在半导体图案SP的顶表面上(例如，包括在半导体图案SP的顶表面上、位于半导体图案SP的顶表面上、设置在半导体图案SP的顶表面上等)。
虽然未示出，但是栅极绝缘层可以置于栅电极GE与沟道区CH之间。栅极绝缘层可以包括高k绝缘层、氧化硅层、氮化硅层和/或氮氧化硅层等中的至少一个，但不限于此。例如，高k绝缘层可以包含氧化铪、氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽和/或铌酸铅锌等中的至少一种。
每条位线BL可以连接到第一层L1的半导体图案SP的第一端。例如，位线BL中的每条可以直接连接到第一杂质区SD1，但不限于此。作为另一示例，位线BL可以通过金属硅化物等电连接到第一杂质区SD1。第二层L2和第三层L3的详细描述可以与上述第一层L1相同或基本上相同，但不限于此。
虽然未示出，但是堆叠结构SS中的空的空间可以填充有绝缘材料。例如，绝缘材料可以包括氧化硅层、氮化硅层和/或氮氧化硅层中的至少一种，但不限于此。电连接到子单元阵列SCA的布线层也可以布置在堆叠结构SS上(例如，包括在堆叠结构SS上、位于堆叠结构SS上、设置在堆叠结构SS上等)。
虽然未示出，但是用于操作子单元阵列SCA的外围电路可以形成在半导体基底SUB上。使用布线层，可以连接外围电路和子单元阵列等。
根据至少一个示例实施例，第一方向D1、第二方向D2和第三方向D3可以彼此垂直，但不限于此。另外，第一方向D1和第二方向D2可以与基底SUB的顶表面平行，第三方向D3可以与基底SUB的顶表面垂直，但不限于此。
在下文中，在图3至图7的至少一个示例实施例中，为了清楚和简洁起见，将省略与参照图1和图2描述的技术特征重叠的技术特征的详细描述，并且将详细描述图3至图7的示例实施例的与图1和图2不同的方面。
参照图1和图3，与半导体装置的每个层(例如，层L1至L3等)关联和/或对应的栅电极GE可以包括在半导体图案SP的顶表面上的第一栅电极GE1和在半导体图案SP的底表面上的第二栅电极GE2，第一栅电极GE1和第二栅电极GE2与相应的层关联和/或对应，但不限于此。
换句话说，在根据一些示例实施例的半导体装置中，存储器单元晶体管可以是其中栅电极GE设置在晶体管的沟道区CH的两个表面(例如，顶表面和底表面、第一表面和第二表面等)上的双栅极晶体管，但是示例实施例不限于此。
参照图1和图4，与半导体装置的每个层(例如，层L1至L3等)关联和/或对应的栅电极GE可以围绕相应的层的半导体图案SP的沟道区CH。栅电极GE可以设置在相应的层的沟道区CH的顶表面、底表面和两个侧壁上，但是示例实施例不限于此。
换句话说，在根据一些示例实施例的半导体装置中，存储器单元晶体管可以是其中栅电极GE围绕沟道区CH的全包围栅极晶体管，但不限于此。
换句话说，栅电极GE可以包括参照图3描述的第一栅电极GE1和第二栅电极GE2以及将第一栅电极GE1连接到第二栅电极GE2的连接栅电极。连接栅电极可以在沿第一方向D1在同一水平处分隔开的半导体图案SP之间，但是示例实施例不限于此。
参照图1和图5，在平面图中，根据至少一个示例实施例，半导体图案SP可以具有闭环形状。
例如，半导体图案SP可以具有环形形状、椭圆形形状、圆形形状等，但不限于此。另外，根据一些示例实施例，半导体图案SP可以具有其中外圆周表面被倒角的具有四边形形状和/或多边形形状等的环形形状等。
另外，栅电极GE中的每个可以包括在相应的层的半导体图案SP的顶表面(例如，第一表面)上的第一栅电极GE1以及在相应的层的半导体图案SP的底表面(例如，第二表面)上的第二栅电极GE2。
虽然未示出，但是栅电极GE可以包括在沿第一方向D1在同一水平处分隔开的半导体图案SP之间的将第一栅电极GE1连接到第二栅电极GE2的连接栅电极，但不限于此。
参照图1、图6和图7，根据至少一个示例实施例，外围电路区域PER和子单元阵列SCA可以在竖直方向(例如，第三方向D3)上堆叠，但是示例实施例不限于此。
以供参照，使用图3示出了图6和图7中的每个，但不限于此。根据一些示例实施例，图6和图7的子单元阵列SCA的结构可以具有参照图2、图4和图5描述的结构，但不限于此。
在图6中，外围电路区域PER可以在基底SUB与多个子单元阵列SCA之间，但不限于此。
外围电路区域PER可以包括形成在基底SUB上的外围电路晶体管。外围电路区域PER可以包括用于操作根据一些示例实施例的3D半导体存储器装置的至少一个电路(例如，电路系统、装置、控制器、处理器、系统等)。
参照图3描述的子单元阵列SCA可以在外围电路区域PER上。具体地，包括多个层(例如，第一层至第三层L1、L2和L3等)的堆叠结构SS可以包括在外围电路区域PER上(例如，布置在外围电路区域PER上、设置在外围电路区域PER上、连接到外围电路区域PER等)，但不限于此。
电连接到子单元阵列SCA的布线层可以通过例如至少一个贯通接触件和/或过孔接触件等电连接到外围电路区域PER，但是示例实施例不限于此。
在图7中，子单元阵列SCA可以包括在基底SUB上、设置在基底SUB上、布置在基底SUB上和/或连接到基底SUB。外围电路区域PER可以包括在子单元阵列SCA上、设置在子单元阵列SCA上、布置在子单元阵列SCA上和/或连接到子单元阵列SCA。
如上所述，外围电路区域PER可以包括用于操作子单元阵列SCA的至少一个电路，但不限于此。
例如，外围电路区域PER可以通过例如贯通接触件和/或过孔接触件等电连接到子单元阵列SCA。
作为另一示例，外围电路区域PER可以包括电连接到用于操作子单元阵列SCA的至少一个电路的外围电路布线层。电连接到子单元阵列SCA的布线层可以布置为使得布线层和外围电路区域PER的外围电路布线层彼此面对，但是示例实施例不限于此。使用晶圆接合法，电连接到子单元阵列SCA的布线层可以电连接到外围电路区域PER的外围电路布线层。
图8是示出了根据至少一个示例实施例的半导体存储器装置的图。图9至图12中的每个是根据一些示例实施例的图8的部分P的放大视图。
以供参照，图8可以是沿着第二方向D2截取的在图3或图4中的第三方向D3上堆叠的半导体图案SP的部分的示例剖视图。
为了简化描述，将省略图1至图4的冗余部分的描述，并且以下描述主要针对与图1至图4的差异。
参照图8至图12，根据一些示例实施例的半导体存储器装置可以包括位线BL、栅电极GE、半导体图案SP和/或信息存储元件DS，但不限于此。
多个模制绝缘层ILD可以包括在基底SUB上(例如，布置在基底SUB上、设置在基底SUB上等)。每个模制绝缘层ILD可以在第三方向D3上彼此分隔开，但不限于此。虽然示出了存在三个模制绝缘层ILD，但是它们仅是为了简化描述，示例实施例不限于此。
每个模制绝缘层ILD可以包括在第三方向D3上彼此相对的顶表面(例如，第一表面)ILD_US和底表面(例如，第二表面)ILD_BS。多个模制绝缘层ILD可以包括在第三方向D3上相邻的第一模制绝缘层ILD和第二模制绝缘层ILD，但不限于此。第一模制绝缘层ILD可以比第二模制绝缘层ILD靠近基底SUB。在这种情况下，第一模制绝缘层的顶表面ILD_US可以面对第二模制绝缘层的底表面ILD_BS。
模制绝缘层ILD可以包括绝缘材料，但不限于此。模制绝缘层ILD可以包括例如氧化硅层、氮化硅层、氮氧化硅层、含碳氧化硅层、含碳氮化硅层和/或含碳氮氧化硅层等中的至少一种。例如，模制绝缘层ILD可以包括氧化硅层。
虽然在图8中示出了定位在最下部处的模制绝缘层ILD与基底SUB分隔开，并且半导体图案SP和栅电极GE位于模制绝缘层ILD与基底SUB之间，但是示例实施例不限于此。与图1至图4的图示不同，根据一些示例实施例，例如，定位在最下部处的模制绝缘层ILD可以与基底SUB接触等。作为另一示例，沿着基底SUB的顶表面定位的蚀刻停止层也可以在最下部处在栅电极GE与基底SUB之间等。
多个半导体图案SP可以在沿第三方向D3相邻的模制绝缘层ILD之间，但不限于此。半导体图案SP中的每个可以在第三方向D3上彼此分隔开等。
换句话说，多个半导体图案SP可以在基底SUB上沿第三方向D3分隔开，但不限于此。模制绝缘层ILD可以在沿第三方向D3相邻的半导体图案SP之间，但不限于此。根据一些示例实施例，模制绝缘层ILD可以不在最下部处的半导体图案SP与基底SUB之间，但是示例实施例不限于此。
每个半导体图案SP可以在第二方向D2(例如，与半导体基底SUB上的多个半导体图案SP的彼此分隔开所沿的方向垂直的方向)上延伸，但不限于此。每个半导体图案SP可以在第三方向D3上与彼此面对的模制绝缘层的顶表面ILD_US的部分和模制绝缘层的底表面ILD_BS的部分叠置，但不限于此。换句话说，与半导体图案SP相比和/或相对于半导体图案SP，模制绝缘层ILD可以在第二方向D2上突出。
每个半导体图案SP可以包括水平部SPh和竖直部SPv。半导体图案的水平部SPh可以在第二方向D2上延伸，但不限于此。半导体图案的竖直部SPv可以在第三方向D3上延伸，但不限于此。
半导体图案的水平部SPh直接连接到半导体图案的竖直部SPv。当半导体图案的水平部SPh包括在第二方向D2上彼此相对的一端(例如，第一端)和另一端(例如，第二端)时，半导体图案的水平部SPh的一端(例如，第一端)连接到位线BL，半导体图案的水平部SPh的另一端(例如，第二端)直接连接到半导体图案的竖直部SPv。
半导体图案的水平部SPh可以包括在第三方向D3上彼此相对的顶表面(例如，第一表面)SP_US和底表面(例如，第二表面)SP_BS。在根据一些示例实施例的半导体存储器装置中，与半导体图案的竖直部SPv相比和/或相对于半导体图案的竖直部SPv，模制绝缘层ILD可以在第二方向D2上突出。
例如，半导体图案的水平部SPh的在第三方向D3上的厚度t11比半导体图案的竖直部SPv的在第三方向D3上的厚度t12小，但是示例实施例不限于此。例如，半导体图案SP通常可以具有旋转90度的T形状(例如，类似于从竖直取向旋转90度到水平取向的大写字母“T”的形状)，但是示例实施例不限于此。另外，因为半导体图案的水平部SPh的在第三方向D3上的厚度t11比半导体图案的竖直部SPv的在第三方向D3上的厚度t12小，所以由于半导体图案与硅化物图案之间的接触面积的增大，3D半导体存储器装置可以具有改善的电特性和/或可靠性，从而产生低电阻欧姆接触。
由于半导体图案SP位于相邻的模制绝缘层ILD之间，因此相邻的模制绝缘层ILD之间的在第三方向D3上的高度H可以大于或等于半导体图案的竖直部SPv的在第三方向D3上的厚度t12，但是示例实施例不限于此。例如，当多个模制绝缘层ILD包括在第三方向D3上相邻的第一模制绝缘层ILD和第二模制绝缘层ILD时，相邻的第一模制绝缘层ILD与第二模制绝缘层ILD之间的高度H可以大于或等于半导体图案的竖直部SPv的在第三方向D3上的厚度t12，但是示例实施例不限于此。
在根据一些示例实施例的半导体存储器装置中，相邻的第一模制绝缘层ILD和第二模制绝缘层ILD分隔开的高度H比半导体图案的竖直部SPv的在第三方向D3上的厚度t12大，但是示例实施例不限于此。
为了简化描述，半导体图案的竖直部SPv被示出为具有四边形形状，但不限于此。
半导体图案SP可以包括多晶硅、多晶硅锗、单晶硅和/或单晶硅锗等中的至少一种。
在图9中，半导体图案SP可以是由一个图案形成的结构。即，半导体图案的水平部SPh和半导体图案的竖直部SPv可以包括相同的材料，但是示例实施例不限于此。另外，在半导体图案的水平部SPh与半导体图案的竖直部SPv之间可以不存在边界，但是示例实施例不限于此。
在图10至图12中，半导体图案SP可以包括第一子半导体图案SP_1和第二子半导体图案SP_2等，但是示例实施例不限于此，例如，半导体图案SP可以包括更少或更多数量的子半导体图案等。在第一子半导体图案SP_1与第二子半导体图案SP_2之间可以存在边界，但是示例实施例不限于此。
例如，第一子半导体图案SP_1和第二子半导体图案SP_2可以包括相同的材料，但不限于此。虽然第一子半导体图案SP_1和第二子半导体图案SP_2包括相同的材料，但是第一子半导体图案SP_1与第二子半导体图案SP_2之间的边界可以根据材料的晶体状态和/或掺杂状态等来区分。
作为另一示例，第一子半导体图案SP_1和第二子半导体图案SP_2可以包括不同的材料(例如，多种材料)。例如，当第一子半导体图案SP_1包括第一半导体材料且第二子半导体图案SP_2包括第二半导体材料时，第一半导体材料的晶格常数可以比第二半导体材料的晶格常数小，但是示例实施例不限于此。例如，第一子半导体图案SP_1可以包括硅，第二子半导体图案SP_2可以包括硅锗，但是示例实施例不限于此。
在图10中，根据至少一个示例实施例，半导体图案的水平部SPh包括第一子半导体图案SP_1。半导体图案的竖直部SPv包括第二子半导体图案SP_2。半导体图案的水平部SPh和半导体图案的竖直部SPv可以通过第一子半导体图案SP_1与第二子半导体图案SP_2之间的边界等来区分。
在图11中，根据至少一个示例实施例，半导体图案的水平部SPh包括第一子半导体图案SP_1。半导体图案的竖直部SPv包括第一子半导体图案SP_1的部分和第二子半导体图案SP_2。
在图12中，根据至少一个示例实施例，半导体图案的竖直部SPv包括第二子半导体图案SP_2。半导体图案的水平部SPh包括第二子半导体图案SP_2的部分和第一子半导体图案SP_1。
根据一些示例实施例，多个栅电极GE可以在沿第三方向D3相邻的模制绝缘层ILD之间，但是示例实施例不限于此。每个栅电极GE可以布置在每个半导体图案SP上、包括在每个半导体图案SP上、设置在每个半导体图案SP上等，但不限于此。每个栅电极GE可以在半导体图案的水平部SPh上，但是示例实施例不限于此。每个栅电极GE可以在第一方向D1上延伸，但不限于此。
当多个模制绝缘层ILD包括在第三方向D3上相邻的第一模制绝缘层ILD和第二模制绝缘层ILD时，半导体图案SP和栅电极GE可以在彼此相邻的相邻的第一模制绝缘层ILD与第二模制绝缘层ILD之间，但是示例实施例不限于此。
根据至少一个示例实施例，每个栅电极GE可以包括在第三方向D3上分隔开的多个栅电极，诸如第一栅电极GE1和第二栅电极GE2等，但不限于此。栅电极中的每个(例如，第一栅电极GE1和第二栅电极GE2等)可以在第一方向D1等上延伸。
第一栅电极GE1可以在半导体图案的水平部的顶表面SP_US上。第二栅电极GE2可以在半导体图案的水平部的底表面SP_BS上。第一栅电极GE1可以是上栅电极，第二栅电极GE2可以是下栅电极等。
每个半导体图案SP可以在第一栅电极GE1与第二栅电极GE2之间，但不限于此。半导体图案的水平部SPh可以在第一栅电极GE1与第二栅电极GE2之间。
根据一些示例实施例，第一栅电极GE1和第二栅电极GE2可以在第三方向D3上与半导体图案的水平部SPh叠置。根据一些示例实施例，第一栅电极GE1和第二栅电极GE2在第三方向D3上不与半导体图案的竖直部SPv叠置。
例如，半导体图案SP的部分可以在第二方向D2上与第一栅电极GE1和第二栅电极GE2叠置。更具体地，半导体图案的竖直部SPv可以在第二方向D2上与第一栅电极GE1和第二栅电极GE2叠置。
与图1至图4中的图示不同，根据一些示例实施例，半导体图案的竖直部SPv可以例如在第二方向D2上与第一栅电极GE1和第二栅电极GE2中的一个叠置。
与图1至图4中的图示不同，作为另一示例，半导体图案的竖直部SPv可以在第二方向D2上不与第一栅电极GE1和第二栅电极GE2叠置。在这种情况下，半导体图案的竖直部SPv可以在第二方向D2上与栅电极GE与半导体图案的水平部SPh之间的栅极绝缘层GI叠置。
栅极绝缘层GI可以在第一栅电极GE1与半导体图案的水平部SPh之间以及第一栅电极GE1与模制绝缘层ILD之间，但不限于此。另外，栅极绝缘层GI可以在第二栅电极GE2与半导体图案的水平部SPh之间以及第二栅电极GE2与模制绝缘层ILD之间等。
栅极绝缘层GI可以在第一栅电极GE1的与半导体图案的竖直部SPv相邻的侧壁上且在第三方向D3上延伸。另外，栅极绝缘层GI可以在第二栅电极GE2的与半导体图案的竖直部SPv相邻的侧壁上且在第三方向D3上延伸等。此外，栅极绝缘层GI可以在将模制绝缘层的顶表面ILD_US连接到模制绝缘层的底表面ILD_BS的侧壁上，但是示例实施例不限于此。
栅极绝缘层GI可以包括例如高k绝缘层、氧化硅层、氮化硅层和/或氮氧化硅层等中的至少一个。
再次参照图8，根据一些示例实施例，位线BL可以沿第三方向D3在基底SUB上延伸。位线BL可以连接到沿第三方向D3分隔开的多个半导体图案SP。位线BL可以连接到半导体图案的水平部SPh。
在根据一些示例实施例的半导体存储器装置中，位线BL不置于沿第三方向D3相邻的模制绝缘层ILD之间，但不限于此。位线BL不包括在模制绝缘层ILD之间沿第二方向D2延伸的部分，但不限于此。
再次参照图8，分离绝缘结构ISS可以位于基底SUB上。分离绝缘结构ISS可以空间地分离沿第二方向D2相邻的位线BL，但不限于此。分离绝缘结构ISS可以包括例如绝缘材料等。
第一间隔件图案SPC1可以位于半导体图案的水平部SPh与模制绝缘层ILD之间，但是示例实施例不限于此。第一间隔件图案SPC1可以在半导体图案的水平部的顶表面(例如，第一表面)SP_US和/或半导体图案的水平部的底表面SP_BS上，但是示例实施例不限于此。
第一间隔件图案SPC1可以空间地分离栅电极GE和位线BL。栅极绝缘层GI可以置于第一间隔件图案SPC1与半导体图案的水平部SPh之间并且置于第一间隔件图案SPC1与模制绝缘层ILD之间等。与图1至4的图示不同，根据一些示例实施例，栅极绝缘层GI可以不置于第一间隔件图案SPC1与半导体图案的水平部SPh之间，并且可以不置于第一间隔件图案SPC1与模制绝缘层ILD之间。
根据一些示例实施例，第二间隔件图案SPC2可以在半导体图案的水平部SPh与模制绝缘层ILD之间。第二间隔件图案SPC2可以在半导体图案的水平部的顶表面(例如，第一表面)SP_US上和/或在半导体图案的水平部的底表面(例如，第二表面)SP_BS上，但是示例实施例不限于此。
另外，第二间隔件图案SPC2可以置于栅电极GE与半导体图案的竖直部SPv之间。第二间隔件图案SPC2在第三方向D3上不与半导体图案的竖直部SPv叠置。
第二间隔件图案SPC2可以包括在第三方向D3上延伸的侧壁SPC2_SW。半导体图案的水平部SPh和半导体图案的竖直部SPv可以基于第二间隔件图案的侧壁SPC2_SW之中的与信息存储元件DS相邻的侧壁来区分。
根据一些示例实施例，栅极绝缘层GI可以不置于第二间隔件图案SPC2与半导体图案的水平部SPh之间，并且可以不在第二间隔件图案SPC2与模制绝缘层ILD之间。
与图1至图4的图示不同，根据一些示例实施例，第二间隔件图案SPC2可以不在栅电极GE与半导体图案的竖直部SPv之间。由于栅极绝缘层GI在栅电极GE与半导体图案的竖直部SPv之间，因此栅电极GE和半导体图案的竖直部SPv可以电绝缘。
第一间隔件图案SPC1和第二间隔件图案SPC2中的每个可以包括例如氧化硅层、氮化硅层、氮氧化硅层、含碳氧化硅层、含碳氮化硅层和/或含碳氮氧化硅层等中的至少一种，但不限于此。
第一硅化物图案MSC1可以在位线BL与半导体图案SP之间。第一硅化物图案MSC1可以沿着半导体图案SP、第一间隔件图案SPC1的侧壁和/或模制绝缘层ILD的侧壁延伸，但不限于此。
第一硅化物图案MSC1可以与多个半导体图案SP接触。第一硅化物图案MSC1可以与在第三方向D3上分隔开的多个半导体图案的水平部SPh接触。
多个第二硅化物图案MSC2可以在模制绝缘层ILD之间。每个第二硅化物图案MSC2可以与每个半导体图案SP接触。每个第二硅化物图案MSC2可以与半导体图案的竖直部SPv接触，但不限于此。
在根据一些示例实施例的半导体存储器装置中，第二硅化物图案MSC2可以包括沿着模制绝缘层的顶表面ILD_US和模制绝缘层的底表面ILD_BS在第二方向D2上延伸的部分，但不限于此。第二硅化物图案MSC2的部分可以包括沿着第二间隔件图案的侧壁SPC2_SW延伸的部分等。
当多个模制绝缘层ILD包括在第三方向D3上相邻的第一模制绝缘层ILD和第二模制绝缘层ILD时，第二硅化物图案MSC2可以沿着在第三方向D3面对的第一模制绝缘层的顶表面ILD_US和第二模制绝缘层的底表面ILD_BS延伸，但是示例实施例不限于此。与半导体图案的竖直部SPv相比和/或相对于半导体图案的竖直部SPv，第二硅化物图案MSC2可以包括沿着在第二方向D2上突出的第一模制绝缘层ILD和第二模制绝缘层ILD延伸的部分。
第一硅化物图案MSC1和第二硅化物图案MSC2中的每个可以包括金属硅化物材料(例如，金属-硅化合物)和/或金属氮化物硅化物材料(例如，金属氮化物-硅化合物)，但不限于此。第一硅化物图案MSC1和第二硅化物图案MSC2中的每个可以包括例如包含钛(Ti)、铌(Nb)、钼(Mo)、钨(W)、钴(Co)、铂(Pt)和/或铒(Er)等中的一种金属的硅化物材料，但不限于此。
信息存储元件结构DS_ST可以包括多个信息存储元件DS。每个信息存储元件DS可以位于沿第三方向D3相邻的模制绝缘层ILD之间，但不限于此。
每个信息存储元件DS可以连接到多个半导体图案SP中的相应和/或对应的半导体图案SP。每个信息存储元件DS可以连接到相应的和/或对应的半导体图案SP的竖直部SPv，但是示例实施例不限于此。
在根据一些示例实施例的半导体存储器装置中，与半导体图案的竖直部SPv相比和/或相对于半导体图案的竖直部SPv，信息存储元件DS中的每个可以在沿第二方向D2突出的模制绝缘层ILD之间。当多个模制绝缘层ILD包括例如在第三方向D3上相邻的第一模制绝缘层ILD和第二模制绝缘层ILD时，与半导体图案的竖直部SPv相比和/或相对于半导体图案的竖直部SPv，每个信息存储元件DS可以在沿第二方向D2突出的第一模制绝缘层ILD与第二模制绝缘层ILD之间，但是示例实施例不限于此。
每个信息存储元件DS可以连接到多个第二硅化物图案MSC2中的相应和/或对应的第二硅化物图案MSC2。第二硅化物图案MSC2可以沿着信息存储元件DS与半导体图案的竖直部SPv之间的边界，但不限于此。
每个信息存储元件DS可以是电容器，但不限于此。包括多个信息存储元件DS的信息存储元件结构DS_ST可以是电容器结构，但不限于此。
例如，信息存储元件结构DS_ST可以包括电容器介电层DL、上电极EL2和/或多个下电极EL1等。每个信息存储元件DS可以包括在模制绝缘层ILD之间的下电极EL1、电容器介电层DL和/或上电极EL2，但不限于此。每个信息存储元件DS可以由每个下电极EL1等限定。
每个下电极EL1可以在沿第三方向D3相邻的模制绝缘层ILD之间，但不限于此。下电极EL1可以连接到第二硅化物图案MSC2。下电极EL1可以与第二硅化物图案MSC2接触，但不限于此。
在根据一些示例实施例的半导体存储器装置中，每个下电极EL1可以沿着每个第二硅化物图案MSC2的轮廓延伸。换句话说，每个第二硅化物图案MSC2可以沿着每个下电极EL1的轮廓延伸。
包括在每个信息存储元件DS中的下电极EL1彼此分开。在第三方向D3上相邻的下电极EL1可以通过模制绝缘层ILD分开，但是示例实施例不限于此。
电容器介电层DL可以在下电极EL1上。电容器介电层DL可以沿着多个下电极EL1的轮廓延伸，但是示例实施例不限于此。上电极EL2可以在电容器介电层DL上。电容器介电层DL和上电极EL2可以顺序地在下电极EL1上，但是示例实施例不限于此。
包括在每个信息存储元件DS中的电容器介电层DL和上电极EL2可以彼此连接。
下电极EL1和上电极EL2中的每个可以包括例如掺杂的半导体材料、导电金属氮化物(例如，氮化钛、氮化钽、氮化铌或氮化钨)、金属(例如，钌、铱、钛、铌、钨、钴、钼或钽)、导电金属氧化物(例如，氧化铱或氧化铌)等，但是发明构思的示例实施例不限于此。例如，下电极EL1可以包括导电金属氮化物、金属和/或导电金属氧化物等。导电金属氮化物、金属和/或导电金属氧化物可以包括在金属导电层中，但不限于此。
电容器介电层DL可以包括例如高k材料(例如，氧化铪、氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽、铌酸铅锌等或它们的任何组合)。在根据一些示例实施例的半导体存储器装置中，电容器介电层DL可以包括其中氧化锆、氧化铝和氧化锆顺序堆叠的堆叠结构，但是示例实施例不限于此。在根据一些示例实施例的半导体装置中，电容器介电层DL可以包括铪(Hf)等，但是示例实施例不限于此。
图13是示出了根据至少一个示例实施例的半导体存储器装置的图。图14是根据一些示例实施例的图13的部分P的放大视图。为了简化描述，图13和图14的以下描述将集中于与图8至图12的示例实施例的描述的差异上。
参照图13和图14，在根据一些示例实施例的半导体存储器装置中，在第三方向D3上相邻的模制绝缘层ILD分隔开的高度H可以等于半导体图案的竖直部SPv的在第三方向D3上的厚度t12，但是示例实施例不限于此。
当多个模制绝缘层ILD包括在第三方向D3上相邻的第一模制绝缘层ILD和第二模制绝缘层ILD时，半导体图案的竖直部SPv可以与第一模制绝缘层ILD和第二模制绝缘层ILD接触，但是示例实施例不限于此。
根据一些示例实施例，第一模制绝缘层ILD和第二模制绝缘层ILD分隔开的高度H可以等于半导体图案的竖直部SPv的在第三方向D3上的厚度t12，但是示例实施例不限于此。
半导体图案的竖直部SPv可以完全地覆盖第二间隔件图案的侧壁SPC2_SW，但不限于此。根据一些示例实施例，第二硅化物图案MSC2不与第二间隔件图案的侧壁SPC2_SW接触。
图15是示出了根据至少一个示例实施例的半导体存储器装置的图。图16是根据一些示例实施例的图15的部分P的放大视图。为了简化描述，图15和图16的以下描述将集中于图8至图12的半导体装置的特征之间的差异上。
参照图15和图16，在根据一些示例实施例的半导体存储器装置中，第二硅化物图案MSC2可以仅在半导体图案的竖直部SPv上，但是示例实施例不限于此。
第二硅化物图案MSC2不包括沿着模制绝缘层的顶表面ILD_US和模制绝缘层的底表面ILD_BS在第二方向D2上延伸的部分，但是示例实施例不限于此。
第一硅化物图案MSC1可以仅在半导体图案的水平部SPh上，但不限于此。
第一硅化物图案MSC1不包括沿着第一间隔件图案SPC1的侧壁延伸的部分，但不限于此。
与图8至图12的图示不同，根据至少一个示例实施例，第二硅化物图案MSC2可以仅在半导体图案的竖直部SPv上。第一硅化物图案MSC1可以包括沿着第一间隔件图案SPC1的侧壁延伸的部分，但不限于此。
与图8至图12的图示不同，作为另一示例，第二硅化物图案MSC2可以包括沿着模制绝缘层的顶表面ILD_US和模制绝缘层的底表面ILD_BS在第二方向D2上延伸的部分。第一硅化物图案MSC1可以仅在半导体图案的水平部SPh上，但不限于此。
图17是示出了根据一些示例实施例的半导体存储器装置的图。为了简化描述，以下描述将集中于图17与图8至图12之间的差异上。
参照图17，在根据一些示例实施例的半导体存储器装置中，位线BL可以包括在第三方向D3上延伸的线图案BLv和在第二方向D2上延伸的突出图案BLh。
位线的突出图案BLh可以在第二方向D2上从位线的线图案BLv突出，但不限于此。
位线的突出图案BLh可以置于沿第三方向D3相邻的模制绝缘层ILD之间，但不限于此。
第一硅化物图案MSC1可以包括沿着模制绝缘层的顶表面ILD_US和模制绝缘层的底表面ILD_BS延伸的部分，但不限于此。
图18是示出了根据一些示例实施例的半导体存储器装置的图。为了简化描述，以下描述将集中于图18与图8至图12和图17之间的差异上。
参照图18，在根据一些示例实施例的半导体存储器装置中，每个半导体图案SP可以包括水平部SPh、第一竖直部SPv1和第二竖直部SPv2。
半导体图案的第一竖直部SPv1和半导体图案的第二竖直部SPv2中的每个可以在第三方向D3上延伸，但不限于此。半导体图案的第一竖直部SPv1和半导体图案的第二竖直部SPv2直接连接到半导体图案的水平部SPh，但不限于此。
半导体图案的第一竖直部SPv1连接到位线BL。半导体图案的第二竖直部SPv2连接到信息存储元件DS。
半导体图案的水平部SPh的在第三方向D3上的厚度可以比半导体图案的第一竖直部SPv1的在第三方向D3上的厚度小，但不限于此。半导体图案的水平部SPh的在第三方向D3上的厚度可以比半导体图案的第二竖直部SPv2的在第三方向D3上的厚度小，但不限于此。另外，因为半导体图案的水平部SPh的厚度比半导体图案的竖直部SPv1和SPv2的厚度小，所以由于半导体图案与硅化物图案之间的接触面积的增大，3D半导体存储器装置可以具有改善的电特性和/或可靠性，从而产生低电阻欧姆接触。
半导体图案的第一竖直部SPv1的在第三方向D3上的厚度可以小于或等于在第三方向D3上相邻的模制绝缘层ILD分隔开的高度。半导体图案的第二竖直部SPv2的在第三方向D3上的厚度可以小于或等于在第三方向D3上相邻的模制绝缘层ILD分隔开的高度，但不限于此。
图19是示出了根据至少一个示例实施例的半导体存储器装置的图。图20是根据一些示例实施例的图19的部分Q的放大视图。为了简化描述，以下描述将集中于图19和图20与图8至图12之间的差异上。
参照图19和图20，在根据一些示例实施例的半导体存储器装置中，每个下电极EL1可以包括外壁EL1_S1和内壁EL1_S2，但不限于此。
下电极的外壁EL1_S1可以接触第二硅化物图案MSC2。另外，下电极EL1可以通过下电极的外壁EL1_S1连接到半导体图案的竖直部SPv，但不限于此。
电容器介电层DL可以沿着下电极的外壁EL1_S1和下电极的内壁EL1_S2延伸，但不限于此。另一方面，在图8中，由于下电极EL1的外壁被模制绝缘层ILD覆盖，所以电容器介电层DL不沿着下电极EL1的外壁延伸。
图21是示出了根据至少一个示例实施例的半导体存储器装置的图。图22是示出了根据一些示例实施例的半导体存储器装置的图。为了简化描述，以下描述将集中于图21和图22与图8至图12和图17之间的差异上。
以供参照，图21和图22可以是沿着第二方向D2截取的在图5中的第三方向D3上堆叠的半导体图案SP的部分的示例剖视图。
参照图21和图22，根据一些示例实施例的半导体存储器装置可以包括穿透半导体图案SP的竖直绝缘图案VIP。
每个半导体图案SP可以沿着竖直绝缘图案VIP的外围定位。竖直绝缘图案VIP可以包括绝缘材料。
在图21中，栅极绝缘层GI可以在第一栅电极GE1与第一间隔件图案SPC1之间以及第一栅电极GE1与第二间隔件图案SPC2之间，但是示例实施例不限于此。
栅极绝缘层GI可以在第二栅电极GE2与第一间隔件图案SPC1之间并且在第二栅电极GE2与第二间隔件图案SPC2之间，但是示例实施例不限于此。
在图22中，栅极绝缘层GI不在第一栅电极GE1与第一间隔件图案SPC1之间，并且不在第一栅电极GE1与第二间隔件图案SPC2之间。
根据一些示例实施例，栅极绝缘层GI不在第二栅电极GE2与第一间隔件图案SPC1之间，并且不在第二栅电极GE2与第二间隔件图案SPC2之间。
在总结具体实施方式时，本领域普通技术人员将理解的是，在基本上不脱离发明构思的原理的情况下，可以对示例实施例进行许多变化和修改。因此，发明构思的所公开的示例实施例仅在一般性和描述性意义上使用，而不是为了限制的目的。

Claims (20)

1.一种半导体存储器装置，所述半导体存储器装置包括：
至少一条位线，位于半导体基底上，所述至少一条位线在与半导体基底的顶表面垂直的第一方向上延伸；
至少一个半导体图案，包括在与半导体基底的顶表面平行的第二方向上延伸的水平部和在第一方向上延伸的竖直部，所述至少一个半导体图案的水平部的第一端连接到所述至少一条位线，并且所述至少一个半导体图案的水平部的第二端连接到所述至少一个半导体图案的竖直部；
至少一个栅电极，在所述至少一个半导体图案的水平部上且在与第一方向和第二方向不同的第三方向上延伸；以及
至少一个信息存储元件，连接到所述至少一个半导体图案的竖直部，
其中，所述至少一个半导体图案的水平部的在第一方向上的厚度比所述至少一个半导体图案的竖直部的在第一方向上的厚度小。
2.根据权利要求1所述的半导体存储器装置，其中，所述至少一个半导体图案的水平部包括与所述至少一个半导体图案的竖直部相同的材料。
3.根据权利要求1所述的半导体存储器装置，其中，
所述至少一个半导体图案的水平部包括第一半导体材料；
所述至少一个半导体图案的竖直部包括第二半导体材料；并且
第一半导体材料的晶格常数比第二半导体材料的晶格常数小。
4.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括：
第一模制绝缘层和第二模制绝缘层，位于半导体基底上，第一模制绝缘层和第二模制绝缘层在第一方向上彼此分隔开，
其中，所述至少一个半导体图案和所述至少一个栅电极位于第一模制绝缘层与第二模制绝缘层之间。
5.根据权利要求4所述的半导体存储器装置，其中，第一模制绝缘层和第二模制绝缘层分隔开的高度等于所述至少一个半导体图案的竖直部的在第一方向上的厚度。
6.根据权利要求4所述的半导体存储器装置，其中，
第一模制绝缘层和第二模制绝缘层相对于所述至少一个半导体图案的竖直部在第二方向上突出；并且
所述至少一个信息存储元件位于第一模制绝缘层与第二模制绝缘层之间。
7.根据权利要求4所述的半导体存储器装置，其中，所述至少一条位线不包括置于第一模制绝缘层与第二模制绝缘层之间的部分，并且所述至少一条位线不在第二方向上延伸。
8.根据权利要求1至7中的任一项所述的半导体存储器装置，所述半导体存储器装置还包括：
至少一个硅化物图案，沿着所述至少一个信息存储元件与所述至少一个半导体图案的竖直部之间的边界设置。
9.根据权利要求1所述的半导体存储器装置，其中，
所述至少一个栅电极包括在所述至少一个半导体图案的水平部的第一表面上的上栅电极和在所述至少一个半导体图案的水平部的与第一表面相对的第二表面上的下栅电极。
10.根据权利要求1所述的半导体存储器装置，其中，所述至少一条位线包括在第一方向上延伸的线图案和在第二方向上从所述至少一条位线的线图案突出的突出图案。
11.根据权利要求1所述的半导体存储器装置，其中，所述至少一个信息存储元件包括下电极、位于下电极上的电容器介电层和位于电容器介电层上的上电极。
12.一种半导体存储器装置，所述半导体存储器装置包括：
至少一条位线，位于半导体基底上，所述至少一条位线在与半导体基底的顶表面垂直的第一方向上延伸；
至少一个栅电极，包括在与半导体基底的顶表面平行的第二方向上延伸的上栅电极和下栅电极，上栅电极在第一方向上与下栅电极分隔开；
至少一个半导体图案，位于下栅电极与上栅电极之间且在与第一方向和第二方向不同的第三方向上延伸，所述至少一个半导体图案的部分在第三方向上与上栅电极和下栅电极叠置；以及
至少一个信息存储元件，连接到所述至少一个半导体图案。
13.根据权利要求12所述的半导体存储器装置，其中，所述至少一个半导体图案具有T形状。
14.根据权利要求12所述的半导体存储器装置，所述半导体存储器装置还包括：
第一模制绝缘层和第二模制绝缘层，位于半导体基底上，第一模制绝缘层和第二模制绝缘层在第一方向上分隔开，
其中，所述至少一个半导体图案、下栅电极和上栅电极布置在第一模制绝缘层与第二模制绝缘层之间。
15.根据权利要求14所述的半导体存储器装置，其中，所述至少一个半导体图案与第一模制绝缘层和第二模制绝缘层接触。
16.根据权利要求14和15中的任一项所述的半导体存储器装置，所述半导体存储器装置还包括：
至少一个硅化物图案，沿着所述至少一个信息存储元件与所述至少一个半导体图案的竖直部之间的边界定位，
其中，所述至少一个硅化物图案包括沿着第一模制绝缘层和第二模制绝缘层在第三方向上延伸的部分。
17.一种半导体存储器装置，所述半导体存储器装置包括：
多个模制绝缘层，位于半导体基底上，所述多个模制绝缘层在与半导体基底的顶表面垂直的第一方向上彼此分隔开；
多个半导体图案，位于所述多个模制绝缘层之间，所述多个半导体图案在第一方向上彼此相邻；
多个栅电极，位于所述多个半导体图案中的每个上，所述多个栅电极位于所述多个模制绝缘层之间，所述多个栅电极在第一方向上彼此相邻且在与第一方向垂直的第二方向上延伸，所述多个栅电极中的每个包括在第一方向上分隔开的上栅电极和下栅电极；
位线，位于半导体基底上，位线在第一方向上延伸且连接到所述多个半导体图案；以及
电容器结构，连接到所述多个半导体图案，
其中，所述多个半导体图案中的每个包括在与第一方向和第二方向不同的第三方向上延伸的水平部以及在第一方向上延伸的竖直部，
所述多个半导体图案中的每个的水平部的第一端连接到位线，并且所述多个半导体图案中的每个的水平部的第二端连接到半导体图案的竖直部，并且
所述多个半导体图案中的每个的水平部的在第一方向上的厚度比所述多个半导体图案中的每个的竖直部的在第一方向上的厚度小。
18.根据权利要求17所述的半导体存储器装置，其中，所述多个半导体图案中的每个的竖直部的在第一方向上的厚度等于在第一方向上相邻的模制绝缘层分隔开的高度。
19.根据权利要求17所述的半导体存储器装置，其中，所述电容器结构包括：
多个下电极，位于在第一方向上相邻的模制绝缘层之间，所述多个下电极中的每个连接到所述多个半导体图案中的相应的半导体图案；
电容器介电层，沿着所述多个下电极的轮廓延伸；以及
上电极，位于电容器介电层上。
20.根据权利要求19所述的半导体存储器装置，所述半导体存储器装置还包括：
多个硅化物图案，位于所述多个下电极中的每个与所述多个半导体图案中的每个之间，
其中，所述多个硅化物图案中的每个沿着所述多个下电极中的相应的下电极的轮廓延伸。
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