CN114256162A - 芯片结构及电子装置 - Google Patents

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张维展
林长生
吴俊仪
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Abstract

一种芯片结构，包括基板、底部导电层、半导体层、层间介电层、至少一电极、至少一顶部电极。基板包括依序设置的核心层及复合材料层。底部导电层设置于核心层的底面，半导体层设置于基板之上，一层间介电层设置于半导体层之上。至少一电极设置于半导体层及层间介电层之间，且至少一顶部电极设置于层间介电层之上且电连接至至少一电极。

Description

芯片结构及电子装置
技术领域
本发明涉及一种芯片结构，尤其涉及一种高效率封装的芯片结构及包括此芯片结构的电子装置。
背景技术
随着5G通讯及电动车产业的发展，对于高频率、高功率半导体元件的需求也日益成长，这些高频率、高功率半导体元件可例如是高频晶体管、高功率场效晶体管、或高电子迁移率晶体管(highelectronmobilitytransistor,HEMT)。高频率、高功率半导体元件一般采用半导体化合物，例如氮化镓、碳化硅等III-V族半导体化合物，其具备高频率、耐高压、低导通电阻等特性。一般而言，高频率、高功率半导体元件可以采用芯片直接封装(chip-on-board,COB)的方式，而被黏合于印刷电路板上。举例而言，可以先在印刷电路板的特定区域内涂布高分子黏着剂，之后再将高功率半导体元件放置于高分子黏着剂上，之后再将高分子黏着剂固化，如此便可以将高功率半导体元件固接于印刷电路板上。此外，印刷电路板上的其他区域内还可以设置有其他的表面贴焊元件(surface-mount device,SMD)。随着产业的蓬勃发展，提供高效率封装的芯片结构及包括此芯片结构的电子装置仍为产业所追求的目标。
发明内容
根据本发明的实施例，本发明提供一种芯片结构及电子装置。
根据本发明的一实施例，提供一种芯片结构，包括基板、底部导电层、半导体层、层间介电层、至少一电极、至少一顶部电极。基板包括依序设置的核心层及复合材料层。底部导电层设置于核心层的底面，半导体层设置于基板之上，一层间介电层设置于半导体层之上。至少一电极设置于半导体层及层间介电层之间，且至少一顶部电极设置于层间介电层之上且电连接至至少一电极。
根据本发明的另一实施例，提供一种电子装置，包括电路板、第一封装结构、第二封装结构、第一焊料、及第二焊料。电路板包括导电接垫，且第一封装结构设置于电路板之上，包括芯片结构及包覆芯片结构的模封材料。芯片结构包括基板，基板包括依序设置的核心层及复合材料层。芯片结构还包括设置于核心层的底面的底部导电层、及设置于基板之上的至少一电极。第二封装结构设置于电路板之上，包括封装体及导电结构。第一焊料设置于电路板及第一封装结构之间，其中第一焊料将底部导电层焊接至一部分的导电接垫。第二焊料设置于电路板及第二封装结构之间，其中第二焊料将导电结构焊接至另一部分的导电接垫。
附图说明
为了使下文更容易被理解，在阅读本发明时可同时参考图式及其详细文字说明。通过本文中的具体实施例并参考相对应的图式，详细解说本发明的具体实施例，并用以阐述本发明的具体实施例的作用原理。此外，为了清楚起见，图式中的各特征可能未按照实际的比例绘制，因此某些图式中的部分特征的尺寸可能被刻意放大或缩小。
图1是根据本发明一实施例所绘示的芯片结构的剖面示意图。
图2是根据本发明一实施例所绘示的芯片结构的俯视示意图。
图3是根据本发明一实施例所绘示的芯片结构在经由打线后的俯视示意图。
图4是根据本发明一实施例所绘示的晶圆结构的剖面示意图。
图5是根据本发明一实施例所绘示的在形成延伸导电层后的晶圆结构的剖面示意图。
图6是根据本发明一实施例所绘示的第一封装结构的剖面示意图。
图7是根据本发明一实施例所绘示的电子装置的剖面示意图。
图8是根据本发明一实施例所绘示的电路板上设置有第一封装体和第二封装体的剖面示意图。
图9是本发明一实施例的电子装置的制作方法流程图。
其中，附图标记说明如下：
1…晶圆结构
10…芯片结构
20…第一封装结构
30…电子装置
32…第一区域
34…第二区域
36…第三区域
100…基板
102B…复合材料层
102C…核心层
102T…复合材料层
103…半导体通道层
104…半导体层
105…半导体阻障层
106…源极电极
108…栅极电极
110…漏极电极
112A…互连结构
112B…互连结构
114…层间介电层
116…第一顶部电极
118…钝化层
120…绝缘高分子层
122…第一接合垫
124…第二接合垫
126…第三接合垫
128…接合垫层
130…底部导电层
132…元件层
140…焊料
142…焊料
144…焊料
150…第二封装结构
152…引脚
154…封装体
160…第二封装结构
162…导电块
164…封装体
200…印刷电路板
202…导电接垫
204…导电接垫
206…导电接垫
208…导电接垫
210…导电接垫
220…模封材料
300…方法
302…步骤
304…步骤
306…步骤
308…步骤
A…芯片区
B…切割道区
D…线距
O…开口
O1…开口
O2…开口
O3…开口
MS…顶部电极
MG…顶部电极
MD…顶部电极
w1…接合线
w2…接合线
w3…接合线
w4…接合线
w5…接合线
w6…接合线
w7…接合线
w8…接合线
具体实施方式
本发明提供了数个不同的实施例，可用于实现本发明的不同特征。为简化说明起见，本发明也同时描述了特定构件与布置的范例。提供这些实施例的目的仅在于示意，而非予以任何限制。
本发明中针对「第一部件形成在第二部件上或上方」的叙述，其可以是指「第一部件与第二部件直接接触」，也可以是指「第一部件与第二部件之间另存在有其他部件」，致使第一部件与第二部件并不直接接触。此外，本发明中的各种实施例可能使用重复的元件符号和/或文字注记。使用这些重复的元件符号与文字注记是为了使叙述更简洁和明确，而非用以指示不同的实施例及/或配置之间的关联性。
另外，针对本发明中所提及的空间相关的叙述词汇，例如：「在...之下」、「在...之上」、「低」、「高」、「下方」、「上方」、「之下」、「之上」、「底」、「顶」和类似词汇时，为便于叙述，其用法均在于描述图式中一个部件或特征与另一个(或多个)部件或特征的相对关系。除了图式中所显示的摆向外，这些空间相关词汇也用来描述半导体装置在制作过程中、使用中以及操作时的可能摆向。举例而言，当半导体装置被旋转180度时，原先设置于其他部件「上方」的某部件便会变成设置于其他部件「下方」。因此，随着半导体装置的摆向的改变(旋转90度或其它角度)，用以描述其摆向的空间相关叙述也应通过对应的方式予以解释。
虽然本发明使用第一、第二、第三等等用词，以叙述种种元件、部件、区域、层、及/或区块(section)，但应了解此等元件、部件、区域、层、及/或区块不应被此等用词所限制。此等用词仅是用以区分某一元件、部件、区域、层、及/或区块与另一个元件、部件、区域、层、及/或区块，其本身并不意含及代表该元件有任何之前的序数，也不代表某一元件与另一元件的排列顺序、或是制造方法上的顺序。因此，在不背离本发明的具体实施例的范畴下，下列所讨论的第一元件、部件、区域、层、或区块也可以第二元件、部件、区域、层、或区块的词称之。
本发明中所提及的「约」或「实质上」的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内，或3％之内，或2％之内，或1％之内，或0.5％之内。应注意的是，说明书中所提供的数量为大约的数量，也即在没有特定说明「约」或「实质上」的情况下，仍可隐含「约」或「实质上」的含义。
本发明中所提及的「耦接」、「耦合」、「电连接」一词包含任何直接及间接的电气连接手段。举例而言，若文中描述第一部件耦接于第二部件，则代表第一部件可直接电气连接于第二部件，或通过其他装置或连接手段间接地电气连接至该第二部件。
在本发明中，「III-V族半导体(groupIII-Vsemiconductor)」指包含至少一III族元素与至少一V族元素的化合物半导体。其中，III族元素可以是硼(B)、铝(Al)、镓(Ga)或铟(In)，而V族元素可以是氮(N)、磷(P)、砷(As)或锑(Sb)。进一步而言，「III-V族半导体」可以包括：氮化镓(GaN)、磷化铟(InP)、砷化铝(AlAs)、砷化镓(GaAs)、氮化铝镓(AlGaN)、氮化铟铝镓(InAlGaN)、氮化铟镓(InGaN)、氮化铝(AlN)、磷化镓铟(GaInP)、砷化铝镓(AlGaAs)、砷化铝铟(InAlAs)、砷化镓铟(InGaAs)、其类似物或上述化合物的组合，但不限于此。此外，根据需求，III-V族半导体内还可包括掺质，也可为具有特定导电型的III-V族半导体，例如N型或P型III-V族半导体。
下文中所描述的步骤/流程中的特定步骤或是方块层次仅为例示。根据设计上的偏好，下文中所描述的步骤/流程中的特定步骤或是方块层次可以被重新排列。进一步而言，部分方块可以被整合或是删除。
虽然下文通过具体实施例以描述本发明，然而本发明的原理还可应用至其他的实施例。此外，为了不致使本发明的精神晦涩难懂，特定的细节会被予以省略，该些被省略的细节属于所属技术领域中普通技术人员的知识范围。
图1是根据本发明一实施例所绘示的芯片结构的剖面示意图。如图1所示，芯片结构10可以包括基板100、底部导电层130、半导体层104、层间介电层114、至少一电极(例如：源极电极106、栅极电极108、及漏极电极110)、至少一顶部电极(例如：第一顶部电极116)。
根据本发明的一实施例，基板100可以包括核心层102C及复合材料层102T。其中，核心层102C的组成可以是碳化硅(SiC)、氧化铝(Al2O3)、蓝宝石(sapphire)、氮化铝或其组合的陶瓷基底。复合材料层102T可以沿着核心层102C的表面而设置，且可以包括绝缘层及半导体接合层。根据本发明的一实施例，在沿着远离核心层102C的方向上，复合材料层102T可依序包括第一绝缘层、接合层(或称晶种层)、及第二绝缘层。其中，第一绝缘层和第二绝缘层可以分别是单一或多层的绝缘材料层，例如氧化物、氮化物、氮氧化物、或其他合适的绝缘材料，而接合层(或称晶种层)可以是半导体材料，例如硅，但不限定于此。对于核心层102C为陶瓷基底的情形，由于其机械强度高于单晶硅基底，因此不易发生破裂或弯曲的情形。
底部导电层130可以设置于核心层102C的底面，例如是沿着核心层102C的底面而设置，且底部导电层130可覆盖住该核心层102C的底面的至少60％，例如是60％-95％的底面面积。在一较佳实施例中，底部导电层130可100％覆盖住该核心层102C的底面。根据本发明的一实施例，底部导电层130可以是单层结构或复合结构。举例而言，单层结构的组成可包括Au、Ag、或Cu，而多层结构可选自由Ti/Ni/Au、Ti/Cu、Ti/Au、Cu/Ni/Au、Ni/Pd/Au、Ni/Au、Au/As、Al/Ni/Ag及前述的组合所构成的群组。较佳而言，底部导电层130选自表面易于被液态或熔融态的焊料湿润(wetting)的导电材料，例如是至少80％的表面可以被液态或熔融态的焊料湿润的导电材料。
半导体层104设置于基板100之上。根据本发明的一实施例，半导体层104可以是单层半导体层或半导体叠层。对于半导体层104是半导体叠层的情形，半导体层104可包括互相堆栈的半导体子层，例如是复数个III-V族半导体子层，各III-V族半导体子层的组成包括氮化镓(GaN)、磷化铟(InP)、砷化铝(AlAs)、砷化镓(GaAs)、氮化铝镓(AlGaN)、氮化铟铝镓(InAlGaN)或氮化铟镓(InGaN)、氮化铝(AlN)、磷化镓铟(GaInP)、砷化铝镓(AlGaAs)、砷化铝铟(InAlAs)、砷化镓铟(InGaAs)，但不限定于此。根据本发明的一实施例，对于芯片结构10中设置高电子迁移率晶体管的情形，半导体层104由下至上可至少包括通道层103及阻障层105，或进一步包括设置于通道层103下方的氮化物层、超晶格层(superlatticelayer)、及高电阻层，但不限定于此。其中，氮化物层可以选择性地被设置于基板100上，其具有较少的晶格缺陷，因此可以增进设置于氮化物层上的半导体子层的磊晶质量。超晶格层可用以降低基板100和设置于超晶格层上的半导体子层之间的晶格不匹配(latticemismatch)的程度，以及降低晶格不匹配所产生的应力。高电阻层相较于其他的层具有较高的电阻率，因此可避免设置于高电阻层上的半导体层和基板100间产生漏电流。通道层103可包含一层或多层III-V族半导体层，且III-V族半导体层的成份可以是GaN、AlGaN、InGaN或InAlGaN，但不限定于此。阻障层105可包含一层或多层III-V族半导体层，且其组成会不同于III-V族通道层的III-V族半导体。此外，根据本发明一实施例，通道层103邻近于上表面处可以包括载子流通区域，例如是二维电子气(2-DEG)区域(虚线标示处)。此外，根据本发明的一实施例，半导体层104电绝缘于底部导电层130。
层间介电层114可以被设置于半导体层104上，且覆盖至少一电极，例如是覆盖源极电极106、栅极电极108、及漏极电极110。根据本发明一实施例，电子信号或电流可以在源极电极106和漏极电极110间传输，且可以通过对栅极电极108施予不同的栅极电压，以控制在栅极电极108下方半导体层104中流通的电子信号或电流的大小。层间介电层114中另可设置有互连结构112A、112B，其中互连结构112A可以电连接至栅极电极108及漏极电极110，而互连结构112B可以电连接至源极电极106，但不限定于此。
至少一顶部电极，例如第一顶部电极116、第二顶部电极(图未示)、第三顶部电极(图未示)，可以被设置于层间介电层114之上。各顶部电极可互相分离，且可以通过互连结构112A、112B而分别电连接至下方的源极电极106、栅极电极108、及漏极电极110。
芯片结构10可以另包括选择性的钝化层118、绝缘高分子层120、至少一接合垫(例如：第一接合垫122、第二接合垫124、第三接合垫(图未示))。绝缘高分子层120例如是光阻，例如聚酰亚胺、聚合的苯并环丁烯(Benzocyclobutene,BCB)，但不限定于此。绝缘高分子层120可以被设置于层间介电层114上，并且经由绝缘高分子层120中的开口，可暴露出对应的顶部电极，例如是经由开口O而暴露出第一顶部电极116。选择性的钝化层118可以被设置于绝缘高分子层120和第一顶部电极116及其他顶部电极之间，使得第一顶部电极116的部分区域及其他顶部电极的部分区域可以和钝化层118重叠。钝化层118可以是氮化硅，但不限定于此。至少一接合垫可以被设置于该绝缘高分子层120之上且电连接至至少一顶部电极，举例而言，至少一接合垫中的第一接合垫122可以被电连接至至少一顶部电极中的第一顶部电极116，并进一步电连接至下方的源极电极106。此外，根据本发明一实施例，至少一接合垫(例如第一接合垫122)可以直接接触绝缘高分子层120以及至少一顶部电极(例如第一顶部电极116)。根据本发明的一实施例，至少一接合垫可以是单层结构或复合结构，举例而言，单层结构的组成可包括Au、Ag、或Cu，而多层结构可选自由Ti/Ni/Au、Ti/Cu、Ti/Au、Cu/Ni/Au、Ni/Pd/Au、Ni/Au、Au/As、Al/Ni/Ag及前述的组合所构成的群组。
图2是根据本发明一实施例所绘示的芯片结构的俯视示意图。如图2所示，芯片结构10可以视为是图1剖面的俯视结构，且第一接合垫122、第二接合垫124、及第三接合垫126可以被设置于绝缘高分子层120上，并分别经由开口O1、O2、O3而直接接触暴露出于开口的顶部电极MS、MG、MD。如图2中的类型(a)所示，根据本发明一实施例，第一接合垫122、第二接合垫124、及第三接合垫126各自或至少其中一者的俯视面积大于暴露出于开口O1、O2、O3的顶部电极MS、MG、MD的俯视面积。此外，第一接合垫122、第二接合垫124、及第三接合垫126的俯视轮廓可以呈现矩形，但不限定于此。如图2中的类型(b)所示，第一接合垫122、第二接合垫124、及第三接合垫126的俯视轮廓并非呈现矩形，而是呈现三角形，但不限定于此。根据本发明的一实施例，第一接合垫122、第二接合垫124、及第三接合垫126的俯视轮廓还可以呈现圆形、环形、扇形、弧形、椭圆形或其他合适的多边形。
图3是根据本发明一实施例所绘示的芯片结构在经由打线后的俯视示意图。如图3所示，由于第一接合垫122、第二接合垫124、及第三接合垫126可以占据芯片结构10至少20％的顶面面积，例如是20％-95％的顶面面积，因此更有利于接合线w1-w6的打线制程。举例而言，第二接合垫124可以容纳多条接合线w1-w4，且接合线w1、w2之间的线距D可以足够大，例如为接合线线径的10倍，因而避免了接合线w1、w2之间的短路接触，以及降低导通电阻(Ron)。此外，接合线w1-w6也不限定于要往同一方向延伸，而可以部分沿着X方向延伸(接合线w3、w5)或部分沿着Y方向延伸(接合线w1、w2、w4、w6)。此外，第一接合垫122、第二接合垫124、及第三接合垫126除了可以用以容纳接合线w1-w6之外，还可以用以容纳更多的接合线、线径更粗的接合线(>50μm)、或是接合带(ribbon)。
为了使所属技术领域中的普通技术人员可据以实现本发明中所述的发明，以下进一步具体描述本发明的芯片结构的制作方法。
图4是根据本发明一实施例所绘示的晶圆结构的剖面示意图。如图4所示，可以形成一晶圆结构1。晶圆结构1可以是包括多个芯片区A和多个切割道区B的未经切割的晶圆。根据本发明一实施例，晶圆结构1可以包括基板100、半导体层104、层间介电层114、至少一电极(例如：源极电极106、栅极电极108、及漏极电极110)、互连结构112A、112B、至少一顶部电极(例如：第一顶部电极116)、及选择性的钝化层118。其中，根据本发明的一实施例，基板100可以包括核心层102C及包覆核心层102C的复合材料层102B、102T。根据本发明的一实施例，在沿着远离核心层102C的方向上，复合材料层102B及复合材料层102T的至少其中一者可依序包括第一绝缘层、半导体接合层、及第二绝缘层。
图5是根据本发明一实施例所绘示的在形成延伸导电层后的晶圆结构的剖面示意图。如图5所示，可以在层间介电层114之上形成感光性的绝缘高分子层120，并经由合适的光微影、蚀刻制程，以于绝缘高分子层120内形成至少一开口O，以暴露出下方对应的第一顶部电极116和其他的顶部电极。之后，可以通过施行合适的沉积制程，例如蒸镀、溅镀或电镀，以将导电层形成于绝缘高分子层120的顶面，而形成位于芯片区A和切割道区B内的接合垫层128。继以，可以施行合适的涂布光阻、光微影、蚀刻制程，以将接合垫层128图案化，而在各芯片区A内形成具有特定俯视轮廓的多个接合垫。之后，可以对晶圆结构1的基板100进行减薄制程，以完全去除位于基板100底部的复合材料层102B，及去除部分的核心层102C。在完成减薄基板100之后，可以对基板100的底面施行合适的沉积制程，例如蒸镀、溅镀或电镀，以将导电材料形成于核心层102C的底面，而形成位于芯片区A和切割道区B内的底部导电层130。此外，根据不同的需求，还可以进一步通过光微影和蚀刻制程，以图案化导电层，而形成图案化的底部导电层130。
图6是根据本发明一实施例所绘示的第一封装结构的剖面示意图。如图6所示，第一封装结构20至少可包括芯片结构10、电路板(例如印刷电路板200)、及模封材料220。其中，芯片结构10可包括元件层132、设置于元件层132上的第一接合垫122和第二接合垫124、及设置于元件层132下的底部导电层130。第一接合垫122及第二接合垫124可以分别通过接合导线w8及接合导线w7而被电连接至印刷电路板200的导电接垫202及导电接垫206。底部导电层130选自表面易于被液态焊料湿润(wetting)的导电材料，因此底部导电层130可以通过焊料140，例如焊锡，而被固接于印刷电路板200的导电接垫204。模封材料220可以是高分子树脂，例如环氧树脂，以包覆芯片结构10及接合导线w7、w8。
图7是根据本发明一实施例所绘示的电子装置的剖面示意图。如图7所示，根据本发明的一实施例，电子装置30至少可以包括第一区域32和第二区域34，以分别用以容纳第一封装结构20和第二封装结构150。第二封装结构150为包括封装体154和导电结构(例如：引脚152)的表面贴焊元件，例如四方平面封装(quadflatpackage,QFP)。其中，封装体154内设置有半导体芯片，例如逻辑芯片，且电子信号可以经由引脚152，而在半导体芯片和印刷电路板200的导电接垫208间传输。根据本发明的一实施例，焊料140可以被设置于第一封装结构20的底部导电层130和印刷电路板200的导电接垫204之间，而焊料144可以被设置于第二封装结构150的引脚152和印刷电路板200的导电接垫208之间。焊料140及焊料144可以具有相同组成，但不限定于此。在一较佳实施例中，对于第一区域32中的第一封装结构20，第一封装结构20的底部导电层130与导电接垫204之间未设置导电胶，例如银胶。
根据本发明的一实施例，电子装置30可以另包括第三区域36，以用以容纳另一第二封装结构160。第二封装结构160为包括封装体164和导电结构(例如：导电块162)的表面贴焊元件，例如四方平面无引脚封装(quadflatno-lead package,QFN)或球栅阵列封装(ballgridarraypackage,BGA)。其中，封装体164内可设置有半导体芯片，且电子信号可以经由导电块162，而在半导体芯片和印刷电路板200的导电接垫210间传输。根据本发明的一实施例，焊料142可以被设置于第二封装结构160的导电块162和印刷电路板200的导电接垫210之间。焊料140、142、144可以具有相同组成，但不限定于此。
为了使所属技术领域中的普通技术人员可据以实现本发明中所述的发明，以下进一步具体描述本发明的电子装置的制作方法。
图8是根据本发明一实施例所绘示的电路板上设置有第一封装体和第二封装体的剖面示意图。图9是本发明一实施例的电子装置的制作方法流程图。首先，施行方法300中的步骤302，将芯片及表面贴焊元件设置于印刷电路板上，其中芯片及表面贴焊元件与印刷电路板之间设置有焊料。举例而言，如图8所示，可将芯片结构10及表面贴焊元件(例如：第二封装结构150、160)设置于印刷电路板200上，且芯片结构10及表面贴焊元件与印刷电路板200之间设置有焊料140、142、144。接着，施行步骤304，施行回焊制程，以将芯片黏合至印刷电路板，同时将表面贴焊元件电连接至印刷电路板。举例而言，可施行回焊制程，以将芯片结构10黏合至印刷电路板200的导电接垫204，并同时将表面贴焊元件(例如：第二封装结构150、160)电连接至印刷电路板200的导电接垫208、210。通过上述回焊制程，可将芯片结构10和第二封装结构150、160焊接至印刷电路板200。
后续可以施行步骤306，进行打线制程，以将芯片电连接至印刷电路板，例如是将芯片结构10电连接至印刷电路板200的导电接垫202、206。之后施行步骤308，涂布模封材料220，以封装芯片结构10，而形成如图7所示的结构。
根据上述实施例，通过在芯片结构的底部设置表面易于被焊料湿润的导电材料，可以使得芯片结构和其他的封装结构经由同一道回焊制程而被固接于印刷电路板上，因而可以简化制程。此外，通过在芯片结构的顶部设置面积较大的接合垫，也有利于打线制程的施行。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的同等变化与修饰，皆应属于本发明的保护范围。

Claims (20)

1.一种芯片结构，其特征在于，包括：
一基板，包括依序设置的一核心层及一复合材料层；
一底部导电层，设置于所述核心层的底面；
一半导体层，设置于所述基板之上；
一层间介电层，设置于所述半导体层之上；
至少一电极，设置于所述半导体层及所述层间介电层之间；以及
至少一顶部电极，设置于所述层间介电层之上，且电连接至所述至少一电极。
2.如权利要求1所述的芯片结构，其特征在于，所述核心层的组成包括氮化铝、碳化硅、氧化铝、或前述的组合。
3.如权利要求1所述的芯片结构，其特征在于，所述复合材料层包括一绝缘层及一半导体接合层。
4.如权利要求1所述的芯片结构，其特征在于，所述底部导电层电绝缘于所述半导体层。
5.如权利要求1所述的芯片结构，其特征在于，所述底部导电层为单层结构或多层结构，其中所述单层结构的组成包括Au、Ag、或Cu，所述多层结构选自由Ti/Ni/Au、Ti/Cu、Ti/Au、Cu/Ni/Au、Ni/Pd/Au、Ni/Au、Au/As、Al/Ni/Ag及前述的组合所构成的群组。
6.如权利要求1所述的芯片结构，其特征在于，所述底部导电层用以通过焊料而焊接至一电路板。
7.如权利要求1所述的芯片结构，其特征在于，所述芯片结构另包括：
一绝缘高分子层，设置于所述层间介电层之上，所述绝缘高分子层包括一开孔，其中所述至少一顶部电极的部分区域会被暴露出于所述开孔；以及
至少一接合垫，设置于所述绝缘高分子层之上，且电连接至所述至少一顶部电极，其中所述至少一接合垫的俯视面积大于所述至少一顶部电极的所述部分区域的俯视面积。
8.如权利要求7所述的芯片结构，其特征在于，所述绝缘高分子层具有暴露出所述至少一顶部电极的至少一开口。
9.如权利要求7所述的芯片结构，其特征在于，所述至少一接合垫直接接触所述绝缘高分子层及所述至少一顶部电极。
10.如权利要求7所述的芯片结构，其特征在于，所述至少一接合垫为单层结构或多层结构，其中所述单层结构的组成包括Au、Ag、或Cu，所述多层结构选自由Ti/Ni/Au、Ti/Cu、Ti/Au、Cu/Ni/Au、Ni/Pd/Au、Ni/Au、Au/As、Al/Ni/Ag及前述的组合所构成的群组。
11.如权利要求7所述的芯片结构，其特征在于，所述至少一接合垫和所述底部导电层具有相同组成。
12.如权利要求7所述的芯片结构，其特征在于，所述至少一接合垫用以通过焊接而电连接至一接合导线。
13.如权利要求7所述的芯片结构，其特征在于，
所述至少一电极包括一源极电极、一漏极电极、及一栅极电极；
所述至少一顶部电极包括一第一顶部电极、一第二顶部电极、一第三顶部电极；以及
所述至少一接合垫包括一第一接合垫、一第二接合垫、及一第三接合垫，其中所述第一接合垫电连接至所述第一顶部电极及所述源极电极，所述第二接合垫电连接至所述第二顶部电极及所述漏极电极，且所述第三接合垫电连接至所述第三顶部电极及所述栅极电极，且所述至少一接合垫与所述至少一电极至少部分重叠。
14.一种电子装置，其特征在于，包括：
一电路板，包括复数个导电接垫；
一第一封装结构，设置于所述电路板之上，包括一芯片结构及包覆所述芯片结构的一模封材料，所述芯片结构包括：
一基板，包括依序设置的一核心层及一复合材料层；
一底部导电层，设置于所述核心层的底面；以及
至少一电极，设置于所述基板之上；
一第二封装结构，设置于所述电路板之上，所述第二封装结构包括一封装体及一导电结构；
一第一焊料，设置于所述电路板及所述第一封装结构之间，其中所述第一焊料将所述底部导电层焊接至一部分的所述些导电接垫；以及
一第二焊料，设置于所述电路板及所述第二封装结构之间，其中所述第二焊料将所述导电结构焊接至另一部分的所述些导电接垫。
15.如权利要求14所述的电子装置，其特征在于，所述复合材料层包括一绝缘层及一半导体接合层。
16.如权利要求14所述的电子装置，其特征在于，所述底部导电层电绝缘于所述复合材料层。
17.如权利要求14所述的电子装置，其特征在于，所述芯片结构另包括至少一顶部电极，设置于所述至少一电极之上，其中所述至少一顶部电极电连接至所述至少一电极且电连接至所述些导电接垫的其中之一。
18.如权利要求17所述的电子装置，其特征在于，所述芯片结构另包括：
一绝缘高分子层，设置于所述至少一顶部电极之上，所述绝缘高分子层包括一开孔，其中所述至少一顶部电极的部分区域会被暴露出于所述开孔；以及
至少一接合垫，设置于所述绝缘高分子层之上，且电连接至所述至少一顶部电极，其中所述至少一接合垫的俯视面积大于所述至少一顶部电极的所述部分区域的俯视面积。
19.如权利要求18所述的电子装置，其特征在于，所述底部导电层或所述至少一接合垫为单层结构或多层结构，其中所述单层结构的组成包括Au、Ag、或Cu，所述多层结构选自由Ti/Ni/Au、Ti/Cu、Ti/Au、Cu/Ni/Au、Ni/Pd/Au、Ni/Au、Au/As、Al/Ni/Ag及前述的组合所构成的群组。
20.如权利要求14所述的电子装置，其特征在于，所述第一焊料及所述第二焊料包括相同的组成。
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