CN114253343A - 一种任意调幅组件 - Google Patents

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Abstract

本发明属于数字电路技术领域,具体涉及一种任意调幅组件，能够完成数字码值的[0,1]倍范围内的任意调幅。所述任意调幅组件基于FPGA实现，其输入包括数字码值(Amplitude code,简称AC)和调幅因子(Coefficient code,简称CC)，其输出包括转换码值(DAC code，简称DC)。组件内部配置移位寄存器阵列，每个移位寄存器以CC的指定位作为使能信号，完成对AC的相应右移操作。组件内部还配置有加法器，完成对AC所有右移操作后码值的叠加，形成转化码值DC。本发明基于FPGA设计了一种任意调幅组件，实现了数字码值的幅值任意可调，特别适用于波形发生的调幅过程，也适用于模拟量采集的解算加速过程，通用化水平较高，可广泛应用于工业领域。

Description

一种任意调幅组件
技术领域
本发明提供一种任意调幅组件，该组件基于可编程逻辑器件实现，属于数字电路技术领域，特别适用于波形发生器的调幅过程，可实现波形发生器输出电压范围内任意调幅，显著提高了波形发生器的通用化水平，可广泛应用于工业领域。
背景技术
波形发生器作为通用元件，被广泛应用于机载电子设备中。传统的波形发生方案是在设备中配置专用波形发生器，比如AD9837和AD9833等，该方案设计简单，且容易实现，但是存在扩展性差的问题。目前，随着国产电子元器件的进一步发展，越来越多的人选用基于可编程逻辑器件和数模转换器设计波形发生器，该方法在配置多通道数模转换器的情况下，可同时输出多路波形，显著提高了扩展性，降低了设计硬件成本。然而，目前无论是专用波形发生器，还是基于可编程逻辑器件的可扩展波形发生器，均有输出幅值固定，或调幅能力差的弊病，通常需要设计硬件电路进行固定幅值调节，硬件成本高，通用化水平低。
因此，针对基于可编程逻辑器件的可扩展波形发生器调幅能力差的问题，设计一种任意调幅组件，实现波形发生器在输出电压范围内的任意调幅具有重要意义。
发明内容
本发明的目的：提供了一种调幅组件，实现数字码值的任意调幅。
本发明的技术方案：一种任意调幅组件，所述任意调幅组件包含一个移位寄存器阵列和一个加法器，其中：移位寄存器阵列包含n个移位寄存器SR(i)，1≤i≤n，每一个移位寄存器设置有使能引脚EN，每个移位寄存器的输入SRDIN均与数字码值AC相连接；第i个移位寄存器SR(i)的使能EN与CC[n-i]相连接；第i个移位寄存器SR(i)的输出SRDOUT与对应的加法器的输入引脚AUDin(i)连接，加法器的输出AUDout与转换码值DC相连接。
具体的，所述加法器有n个位宽为n比特输入引脚AUDin(i)，1≤i≤n，其输出AUDout与AUDin(i)之间的关系为
Figure BDA0003429498510000021
具体的，所述调幅因子CC的码值范围为[00…0]n～[10…0]n，表示的调幅系数α的范围为[0,1]，其中，码值[00…0]n与调幅系数α为0时相对应，码值[10…0]n与调幅系数α为1时相对应。
具体的，α与CC的转化关系为
Figure BDA0003429498510000022
其中CC[n-i]表示CC的(n-i)位。
具体的，当所述移位寄存器SR(i)的使能引脚EN为高电平时，SR(i)的输出SRDOUT(i)与输入SRDIN(i)之间的关系为SRDOUT(i)＝SRDIN(i)×2-(i-1)。
具体的，当所述移位寄存器SR(i)的使能引脚EN为低电平时，SR(i)的输出SRDout等于0。
具体的，每个移位寄存器的CLK均与系统时钟CLOCK连接。
具体的，所述调幅分辨率为2-(n-1)。
本发明具有的优点效果：本发明设计了一种任意调幅组件，以数字码值AC为调幅对象，将调幅系数α(0≤α≤1)转换为调幅码值CC，配置移位寄存器阵列和加法器，以调幅码值CC的指定位作为对应移位寄存器的使能信号，完成对数字码值AC的相应位右移操作，最后通过加法器完成n个右移结果的叠加，实现对AC的α倍调幅，该组件特别适用于基于可编程逻辑器件的波形发生器，亦适用于模拟量采集的硬件加速器，结构简单，通用性强，可广泛应用于工业领域。
附图说明
图1为基于FPGA和DAC的任意调幅波形发生器示意图；
图2为本申请实施例提供的一种任意调幅组件的结构示意图。
图3为调幅因子CC生成流程图。
具体实施方式
下面结合附图与具体实施方式对本发明做进一步的说明。
实施例一
如图1-2所示，本申请实施例提供一种任意调幅组件，任意调幅组件包含一个移位寄存器阵列和一个加法器。移位寄存器阵列包含n个移位寄存器SR(i)，1≤i≤n，每一个移位寄存器设置有使能引脚EN，每个移位寄存器的输入SRDIN均与数字码值AC相连接；第i个移位寄存器SR(i)的使能EN与CC[n-i]相连接；每个移位寄存器的CLK均与系统时钟CLOCK连接；第i个移位寄存器SR(i)的输出SRDout与对应的加法器的输入引脚AUDin(i)连接，加法器的输出AUDout与转换码值DC相连接。
其中，CC[n-i]为调幅因子CC的第(n-i)位。
需要说明的是，n大小可根据调幅分辨率的实际需求进行确定。调幅分辨率为2-(n-1)。
优选地，所述加法器有n个位宽为n比特输入引脚AUDin(i)，1≤i≤n，其输出AUDout与AUDin(i)之间的关系为
Figure BDA0003429498510000031
优选地，所述调幅因子CC的码值范围为[00…0]n～[10…0]n，表示的调幅系数α的范围为[0,1]，其中，码值[00…0]n与调幅系数α为0时相对应，码值[10…0]n与调幅系数α为1时相对应。调幅系数α与CC的转化关系为
Figure BDA0003429498510000041
其中CC[n-i]表示CC的(n-i)位。
优选地，当所述移位寄存器SR(i)的使能引脚EN为高电平时，SR(i)的输出SRDOUT(i)与输入SRDIN(i)之间的关系为SRDout(i)＝SRDin(i)×2-(i-1)；当所述移位寄存器SR(i)的使能引脚EN为低电平时，SR(i)的输出SRDout等于0。
需要说明的是，每一个移位寄存器以调幅因子CC的相应位作为使能信号，对数字码值AC的完成相应右移操作；加法器完成AC所有右移操作后码值的叠加，生成转换码值DC。
任意调幅组件的输入包括数字码值(AC，Amplitude code)和调幅因子(CC，Coefficient code)，任意调幅组件的输出包括转换码值(DC，DAC code)。
其中，AC，CC和DC的位宽均为n比特。
实际应用中，所述任意调幅组件基于可编程逻辑器件实现。所述可编程逻辑器件包括CPLD、FPGA和SoC等。
实施例二
本发明特别适用于基于可编程逻辑器件和数模转换的波形发生器的调幅过程，下面以波形发生器为例，对工作原理进行描述。
首先，CPU依据调幅系数α(0≤α≤1)，按照图3所示流程生成调幅因子CC，CC的位宽等于数模转换器的位宽，为n比特，范围为[00…0]n～[10…0]n，其中[00…0]n与调幅系数0对应，[10…0]n与调幅系数1对应，α与CC之间的转换关系为
Figure BDA0003429498510000042
在完成转换之后，CPU将CC写入FPGA的指定地址寄存器中，供调幅组件使用。
其次，调幅组件内部配置有移位寄存器阵列，调幅组件以DDS输出的数字码值AC为调幅对象，将AC连接到移位寄存器SR(i)的输入引脚SRDIN，同时将CC的第(n-i)位CC[n-i]连接到移位寄存器SR(i)的使能引脚EN。对于移位寄存器SR(i)而言，当EN为高电平时，其输出SRDOUT(i)＝SRDIN(i)×2-(i-1)；当EN为低电平时，其输出SRDOUT(i)等于0，即SRDOUT(i)＝EN×SRDIN(i)×2-(i-1),EN∈{0,1}。
再次，调幅组件内配置有一个n输入加法器，加法器的输入AUDin(i)与对应移位寄存器SR(i)的输出SRDOUT(i)连接，1≤i≤n，加法器的输出AUDout与转换码值DC相连接，其输出与输入之间的关系为
Figure BDA0003429498510000051
最后，控制数模转换器将DC转换成电压信号。因为，
Figure BDA0003429498510000052
SRDIN(i)＝AC；EN(i)＝CC[n-i]；SRDOUT(i)＝EN(i)×SRDIN(i)×2-(i-1),EN∈{0,1}；
Figure BDA0003429498510000053
且AUDout＝DC。经推导，易得到
Figure BDA0003429498510000054
进而得到DC＝α×AC，实现了AC的任意调幅。当数模转换器的参考电压为Vout时，该调幅组件可实现输出波形的幅值在[-Vout，Vout]之间任意调节，调幅分辨率为2-(n-1)。

Claims (8)

1.一种任意调幅组件，其特征在于，所述任意调幅组件包含一个移位寄存器阵列和一个加法器，其中：移位寄存器阵列包含n个移位寄存器SR(i)，1≤i≤n，每个移位寄存器设置有使能引脚EN。每个移位寄存器的输入SRDIN均与数字码值AC相连接；第i个移位寄存器SR(i)的使能引脚EN与CC[n-i]相连接；第i个移位寄存器SR(i)的输出SRDOUT与对应的加法器的输入引脚AUDin(i)连接，加法器的输出AUDout与转换码值DC相连接。
2.根据权利要求1所述的任意调幅组件，其特征在于，所述加法器有n个位宽为n比特的输入引脚AUDin(i)，1≤i≤n，其输出AUDout与AUDin(i)之间的关系为
Figure FDA0003429498500000011
3.根据权利要求1所述的任意调幅组件，其特征在于，所述调幅因子CC的码值范围为[00…0]n～[10…0]n，表示的调幅系数α的范围为[0,1]，其中，码值[00…0]n与调幅系数α为0时相对应，码值[10…0]n与调幅系数α为1时相对应。
4.根据权利要求3所述的任意调幅组件，其特征在于，α与CC的转化关系为
Figure FDA0003429498500000012
其中CC[n-i]表示CC的(n-i)位。
5.根据权利要求1所述的任意调幅组件，其特征在于，当所述移位寄存器SR(i)的使能引脚EN为高电平时，SR(i)的输出SRDOUT(i)与输入SRDIN(i)之间的关系为SRDOUT(i)＝SRDIN(i)×2-(i-1)。
6.根据权利要求1所述的任意调幅组件，其特征在于，当所述移位寄存器SR(i)的使能引脚EN为低电平时，SR(i)的输出SRDOUT等于0。
7.根据权利要求1所述的任意调幅组件，其特征在于，每个移位寄存器的CLK均与系统时钟CLOCK连接。
8.根据权利要求1所述的任意调幅组件，其特征在于，所述调幅分辨率为2-(n-1)。
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