CN114245029A - 基于fpga的数据流处理方法、装置及pg设备 - Google Patents

Abstract

本发明公开了一种基于FPGA的数据流处理方法、装置及PG设备，通过获取第一图像数据流、视频时序信号和待测显示模组每像素时钟的采样像素数量；将第一图像数据流转换为每像素时钟周期传输第一位宽的第二图像数据流，其中，第一位宽根据预设最大采样像素数量和预设最大色深确定；将第二图像数据流经过与采样像素数量相等数量的传输通道，以转换成第三图像数据流，第三图像数据流为每像素时钟周期传输采样像素数量的并行图像数据流；将第三图像数据流中的每条图像数据流与视频时序信号进行同步，得到并行视频数据流，使得并行视频数据流不仅适用于最大位宽的待测显示模组，还可以向下兼容其他类型的待测显示模组，具有较好的兼容性。

Description

基于FPGA的数据流处理方法、装置及PG设备

技术领域

本发明涉及数据处理技术领域，具体涉及一种基于FPGA的数据流处理方法、装置及PG设备。

背景技术

随着显示技术的发展，显示模组的应用越来越多。在显示模组的生产测试环节，通常需要将图像数据发送至待测显示模组上进行显示，以检测待测显示模组是否存在显示问题。

现有技术中通常在现场可编程门阵列(Field Programmable Gate Array，FPGA)中设置缓存模块、三原色(Red Green Blue，RGB)时序产生模块及图像输出接口模块，在FPGA接收到上位机发送的点亮指令时，读取原始图像数据，将原始图像数据存储至缓存模块，RGB时序产生模块生成显示图像所需要的时序同步信号，并将时序同步信号和缓存模块中的原始图像数据进行结合，得到视频数据，再将视频数据通过图像输出接口模块输出至待测显示模组对应的显示接口，如常见的低电压差分信号(Low-Voltage DifferentialSignaling，LVDS)接口、V-by-one接口等。由于不同的待测显示模组的通道数、色深等参数不同，该方案仅适用一种型号的待测显示模组，兼容性较差。

发明内容

本发明的目的是提供一种基于FPGA的数据流处理方法、装置及PG设备，旨在解决现有技术中FPGA处理图像数据流时只适用一种型号的待测显示模组，兼容性较差的问题。

为了实现上述目的，本发明第一方面提供一种基于FPGA的数据流处理方法，包括：

获取步骤：获取第一图像数据流、视频时序信号和待测显示模组每像素时钟的采样像素数量；

第一转换步骤：将第一图像数据流转换为每像素时钟周期传输第一位宽的第二图像数据流，其中，第一位宽根据预设最大采样像素数量和预设最大色深确定；

第二转换步骤：将第二图像数据流经过与采样像素数量相等数量的传输通道，以转换成第三图像数据流，其中，第三图像数据流为每像素时钟周期传输采样像素数量的并行图像数据流；

同步步骤：将第三图像数据流中的每条图像数据流与视频时序信号进行同步，得到并行视频数据流。

可选地，获取步骤中，还包括：

获取子步骤：获取原始图像数据流和配置信息；

处理子步骤：根据配置信息中的十字光标配置信息对原始图像数据流进行处理，以生成原始图像带有十字光标的第一图像数据流；或，根据配置信息中的十字光标配置信息和单色画面配置信息对原始图像数据流进行处理，以生成单色画面带有十字光标的第一图像数据流；或，根据配置信息中的单色画面配置信息对原始图像数据流进行处理，以生成单色画面的第一图像数据流。

可选地，第一转换步骤中，包括：

将第一图像数据流转换成第二位宽的图像数据流，并保存在缓存中；其中，第二位宽为缓存的最大位宽；

从缓存中读取该第二位宽的图像数据流，并转换为每像素时钟周期传输第一位宽的第二图像数据流。

可选地，获取步骤中，还包括：

获取解析测试文件包得到的配置文件中的配置参数；

根据配置参数确定待测显示模组每像素时钟的采样像素数量。

在本发明实施例中，在第一转换步骤和第二转换步骤之间，还包括：

根据配置参数确定相邻预设数量的像素的排列顺序；

根据排列顺序确定第二图像数据流中每像素时钟的像素传输顺序。

可选地，该方法还包括：

匹配步骤：将并行视频数据流转换为与待测显示模组的接口类型相匹配的数据。

本发明第二方面提供一种基于FPGA的数据流处理装置，包括：

获取模块，用于获取第一图像数据流、视频时序信号和待测显示模组每像素时钟的采样像素数量；

第一转换模块，用于将第一图像数据流转换为每像素时钟周期传输第一位宽的第二图像数据流，其中，第一位宽根据预设最大采样像素数量和预设最大色深确定；

第二转换模块，用于将第二图像数据流经过与采样像素数量相等数量的传输通道，以转换成第三图像数据流，其中，第三图像数据流为每像素时钟周期传输采样像素数量的并行图像数据流；

同步模块，用于将第三图像数据流中的每条图像数据流与视频时序信号进行同步，得到并行视频数据流。

可选地，获取模块包括：

获取子模块：用于获取原始图像数据流和配置信息；

处理子模块：用于根据配置信息中的十字光标配置信息对原始图像数据流进行处理，以生成原始图像带有十字光标的第一图像数据流；或，根据配置信息中的十字光标配置信息和单色画面配置信息对原始图像数据流进行处理，以生成单色画面带有十字光标的第一图像数据流；或，根据配置信息中的单色画面配置信息对原始图像数据流进行处理，以生成单色画面的第一图像数据流。

可选地，所述第一转换模块，还用于将所述第一图像数据流转换成第二位宽的图像数据流，并保存在缓存中；其中，所述第二位宽为所述缓存的最大位宽；从所述缓存中读取该第二位宽的图像数据流，并转换为每像素时钟周期传输第一位宽的第二图像数据流

本发明第三方面提供一种PG设备，包括：上述的基于FPGA的数据流处理装置。

通过上述技术方案，根据预设最大采样像素数量、预设最大色深和待测显示模组每像素时钟的采样像素数量将图像数据流转换成并行视频数据流，以便后续可根据该并行视频数据流转换成与接口类型相匹配的数据。不仅适用于预设最大色深和预设最大采样像素数量的待测显示模组，还可以向下兼容其他色深和采样像素数量的待测显示模组，具有较好的兼容性，比如，每个V-By-ONE通道上最大能够实现适用16lane、12色深的待测屏，并且可以向下兼容其他类型的待测屏，目前单个VBYONE通道支持16lane，12bit色深，整个系统可支持4片，也就是可支持64lane，12bit色深；在LVDS通道上满足最大：8lane和12色深的待测屏，并且可以向下兼容其他类型的待测屏。

本发明实施例的其它特征和优点将在随后的具体实施方式部分予以详细说明。

附图说明

附图是用来提供对本发明实施例的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明实施例，但并不构成对本发明实施例的限制。在附图中：

图1示意性示出了根据本发明实施例的基于FPGA的数据流处理方法的应用环境示意图；

图2示意性示出了根据本发明一实施例的基于FPGA的数据流处理方法的流程示意图；

图3示意性示出了根据本发明另一实施例的基于FPGA的数据流处理方法的流程示意图；

图4示意性示出了根据本发明一实施例的基于FPGA的数据流处理系统的框图；

图5示意性示出了根据本发明另一实施例的基于FPGA的数据流处理系统的框图；

图6示意性示出了根据本发明实施例的基于FPGA的数据流处理装置的结构框图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明实施例，并不用于限制本发明实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明，若本发明实施例中有涉及方向性指示(诸如上、下、左、右、前、后……)，则该方向性指示仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。

另外，若本发明实施例中有涉及“第一”、“第二”等的描述，则该“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。

本发明提供的基于FPGA的数据流处理方法，可以应用于如图1所示的应用环境中。其中，PG设备分别与上位机设备及待测显示模组通过网络进行通信。上位机可以但不限于是智能手机或平板电脑等设备。用户通过上位机生成测试文件包，并通过上位机将测试文件包发送至PG设备，上位机还向PG设备发送执行指令。PG设备收到执行指令后对接收到的测试文件包解压，得到图像数据流，并将图像数据流与视频时序信号进行同步，得到视频数据流后，将视频数据流发送至待测显示模组进行显示。

图2示意性示出了根据本发明一实施例的基于FPGA的数据流处理方法的流程示意图。如图2所示，在本发明一实施例中，提供了一种基于FPGA的数据流处理方法，本发明实施例主要以该方法应用于上述图1中的PG设备来举例说明，该方法可以获取步骤、第一转换步骤、第二转换步骤和同步步骤，其中，

获取步骤可以包括S10：获取第一图像数据流、视频时序信号和待测显示模组每像素时钟的采样像素数量。

在具体实现中，PG设备包括现场可编程门阵列(Field Programmable GateArray，FPGA)模块，FPGA模块可以挂载双倍速率同步动态随机存储器(Double Data Rate，DDR)，DDR中存储有第一图像数据流，此时可以通过从DDR中读取数据得到第一图像数据流。

另外，PG设备在得到上位机发送的测试文件包后，可以对测试文件包进行解析，得到配置文件，再获取配置文件中的配置参数，根据配置参数确定待测显示模组每像素时钟的采样像素数量，以及根据配置参数生成视频时序信号，如数据选通信号、行同步信号和场同步信号。

第一转换步骤可以包括S20：将第一图像数据流转换为每像素时钟周期传输第一位宽的第二图像数据流，其中，第一位宽根据预设最大采样像素数量和预设最大色深确定。

在本实施例中，由于待测显示模组采样的是RGB三原色模式，因此，第一位宽可以为预设最大采集像素数量和预设最大色深的乘积的3倍。例如，当预设最大采样像素数量是16个像素、预设最大色深是12时，第一位宽为12*16*3＝576bit；当预设最大采样像素数量是8个像素、预设最大色深是12时，第一位宽为12*8*3＝288bit。

当第一位宽取576bit时，本发明实施例每个V-By-One通道上最大能够实现适用16通道、12色深的待测显示模组，并且可以向下兼容其他类型的待测显示模组。如果整个系统可以支持4片V-By-One板，则一共可支持64通道、12bit色深的待测显示模组。在实际应用中，根据实际需求，在低电压差分信号(Low-Voltage Differential Signaling，LVDS)通道上可以满足最大8通道和12色深的待测显示模组，并且可以向下兼容其他类型的待测显示模组。

第二转换步骤可以包括S30：将第二图像数据流经过与采样像素数量相等数量的传输通道，以转换成第三图像数据流，其中，第三图像数据流为每像素时钟周期传输采样像素数量的并行图像数据流。

以待测显示模组每像素时钟的采样像素数量是8，第一位宽是576bit为例，可以将每像素时钟传输576bit的第二图像数据流，转化成每像素时钟传输8个像素(即288bit)的第三图像数据流。

在该第二转换步骤中，传输通道的总数量与最大采样像素数量相同，在所有的传输通道中选择与当前待测显示模组要求的每像素时钟周期的采样像素数量一致的传输通道进行传输，生成第三图像像素数据流。

以数据流传输通道的总数量是16，待测显示模组每像素时钟的采样像素数量是8为例，选择8条通道，在第1个像素时钟将第二图像数据流中的前8个像素数据一一对应8条通道进行处理输出，接下来的8个像素数据重复执行上述过程。

以数据流传输通道是8，待测显示模组每像素时钟的采样像素数量是2为例，可以选择第1、2条通道，在第1个像素时钟将第二图像数据流中的第1个像素数据和第2个像素数据一一对应2条通道进行处理输出，在第2个像素时钟输出第3个像素数据和第4个像素数据，在第3个像素时钟输出第5个像素数据和第6个像素数据，并重复执行上述过程。

在将第二图像数据流转换为第三图像数据流之前时，可以根据配置参数确定相邻预设数量的像素的排列顺序；根据排列顺序确定第二图像数据流中每像素时钟的像素传输顺序。

在一个示例中，预设数量为2个或4个，假设当前传输过来的第一图像数据流中，在第1个像素时钟的像素传输顺序分别为：12345678；配置参数是相邻2个像素顺序调换，则转换后输出的数据流在第1个像素时钟的顺序为：21436587；若配置参数是相邻4个像素顺序变化，则转换后输出的数据流在第1个像素时钟的顺序可以为：13245768，也可以为32147658。

同步步骤可以包括S40：将第三图像数据流中的每条图像数据流与视频时序信号进行同步，得到并行视频数据流。

以数据流传输通道总数量是16，待测显示模组每像素时钟的采样像素数量是8为例，第三图像数据流通过8条通道进行传输，将每条通道的图像数据流与视频时序信号进行同步配置，即可得到并行的视频数据流。

本发明实施例通过获取第一图像数据流、视频时序信号和待测显示模组每像素时钟的采样像素数量；将第一图像数据流转换为每像素时钟周期传输第一位宽的第二图像数据流，其中，第一位宽根据预设最大采样像素数量和预设最大色深确定；将第二图像数据流经过与采样像素数量相等数量的传输通道，以转换成第三图像数据流，第三图像数据流为每像素时钟周期传输采样像素数量的并行图像数据流；将第三图像数据流中的每条图像数据流与视频时序信号进行同步，得到并行视频数据流，以便后续可根据该并行视频数据流转换成与接口类型相匹配的数据。不仅适用于预设最大色深和预设最大采样像素数量的待测显示模组，还可以向下兼容其他色深和采样像素数量的待测显示模组，具有较好的兼容性，比如，每个V-By-ONE通道上最大能够实现适用16lane、12色深的待测屏，并且可以向下兼容其他类型的待测屏，目前单个VBYONE通道支持16lane，12bit色深，整个系统可支持4片，也就是可支持64lane，12bit色深；在LVDS通道上满足最大：8lane和12色深的待测屏，并且可以向下兼容其他类型的待测屏。

图3示意性示出了根据本发明另一实施例的基于FPGA的数据流处理方法的流程示意图。如图3所示，在本发明另一实施例中，提供了一种基于FPGA的数据流处理方法，还可以包括以下步骤：

获取子步骤S11：获取原始图像数据流和配置信息。

处理子步骤S12：根据配置信息中的十字光标配置信息对原始图像数据流进行处理，以生成原始图像带有十字光标的第一图像数据流；或，根据配置信息中的十字光标配置信息和单色画面配置信息对原始图像数据流进行处理，以生成单色画面带有十字光标的第一图像数据流；或，根据配置信息中的单色画面配置信息对原始图像数据流进行处理，以生成单色画面的第一图像数据流。

在具体实现中，FPGA可以从处理器中读取原始数据流，并根据配置信息对原始数据流进行处理。

通过对原始图像数据流进行处理，实现了在原始图像上增加十字光标、或者将原始图像转化成带有十字光标的单色图像、或者将原始图像替换成单色图像，进而使得待测显示模组上可以显示单色图像和/或十字光标，这样不仅可以改善需要向PG设备传输已有的单色图像造成对PG设备的存储空间要求高的问题，还可以通过十字光标的配置信息控制十字光标的颜色，使十字光标相对背景颜色突出便于观察坏点。

进一步地，第一转换步骤中，可以包括以下步骤：

S21：将第一图像数据流转换成第二位宽的图像数据流，并保存在缓存中；其中，第二位宽为缓存的最大位宽。

在实际应用中，若FPGA模块包括第一FPGA模块和第二FPGA模块，第一图像数据流是每像素时钟传输64bit的图像数据流，第一FPGA模块获取该第一图像数据流，并需要发送给第二FPGA模块下挂的缓存中；第二FPGA模块的缓存的最大位宽是512bit为例，这样，第二FPGA模块将每像素时钟传输64bit的第一图像数据流转换成每像素时钟传输512bit的图像数据流，如此可以最大化利用缓存的带宽。

S22：从缓存中读取该第二位宽的图像数据流，并转换为每像素时钟周期传输第一位宽的第二图像数据流。

其中，第一位宽是根据预设最大采样像素数量和预设最大色深确定的。通过将第二位宽的图像数据流转换为第二图像数据流，实现了数据从缓存控制器用户时钟域到像素时钟域的转换。

进一步地，在生成并行视频数据流后，数据流处理方法还可以包括匹配步骤S50：将并行视频数据流转换为与待测显示模组的接口类型相匹配的数据。

在具体实现中，与待测显示模组的接口类型相匹配的数据可以是LVDS信号、V-By-One信号或Embedded Display Port(简称EDP)信号等。

图4示意性示出了根据本发明一实施例的基于FPGA的数据流处理系统的框图。一并参照图4，该实施例可以实现将图像数据流转换为V-BY-ONE视频信号。图4中的硬件结构从左到右分别为PS(控制器)、PL(第一FPGA模块)、K160(第二FPGA模块)，其中，PS和PL可以是一个最小片上系统，PS为处理器部分，PL属于最小片上系统的FPGA部分，K160是FPGA芯片。

依据图4的硬件结构说明本发明实施例的数据流处理方法如下：

1.PS中的ARM模块向PL中的DMA read模块发送控制信号，DMA read模块根据该控制信号读取PS下挂的DDR模块中的原始图像数据流。

2.DMA read模块将读取的原始图像数据流发送给cursor模块，cursor模块对原始图像数据流进行处理，以实现在原始图像上增加十字光标、或者将原始图像转化成带有十字光标的单色图像、或者将原始图像替换成单色图像。

在本实施例中，通过将cursor模块设置在将第三图像数据流与视频时序信号同步之前，可以使得不同的接口通道可使用相同的cursor模块，从而便于开发。

3.cursor模块将转化得到的第一图像数据流经过高速收发器发送给K160中的RX高速收发器模块。

4.RX高速收发器模块将获取到的一个高速收发器用户时钟传输第一预设位宽(如64bit)的图像数据流发送给DMA write模块。

5.DMA write模块将一个高速收发器用户时钟传输第一预设位宽(如64bit)的图像数据流处理成一个DDR Controller用户时钟传输第二预设位宽(如512bit)的图像数据流，并最终保存在K160的DDR中。

DMA write模块将转换后的图像数据流保存在DDR中的具体过程为：PS软件通过写寄存器启动DMA write模块写操作，DMA write模块由软件配置的首地址开始，采用burst方式将数据写入DDR，并不断增加地址。当寄存器所配置的大小的图像数据都已写入DDR完成时，DMA write模块重新从首地址开始将新的数据写入。

6.DMA read模块读取DDR中的数据，并经过dwidth-converster位宽转换模块将一个DDR控制器用户时钟传输第二预设位宽(如512bit)的图像数据流转化成一个像素时钟传输第一位宽(如576bit)的第二图像数据流，其中，第一位宽根据预设最大采样像素数量(如16)和预设最大色深(如12)确定。

7.VTC模块根据PS发送的配置信息生成视频时序信号。

8.PPC-convert模块根据待测显示模组每像素时钟的采样像素数量选择相同数量的通道，对dwidth-converster模块输出的第二图像数据流进行传输。

以PPC-convert模块中包括16条处理通道、待测显示模组每像素时钟的采样像素数量是8时，选择8条通道，在第1个像素时钟将第二图像数据流中的前8个像素数据一一对应8条通道进行处理输出，接下来的8个像素数据重复执行上述过程。

9.axi-to-video模块将PPC-convert模块输出的第三图像数据流和VTC模块输出的视频时序信号进行同步配置，向timing packer模块输出并行视频数据。

10.timing packer模块将并行视频数据与LVDS接口协议映射，随后由串化器实现并行视频数据转串行数据。

11.K160输出的串行数据经过转换芯片(图中未示出)转换成V-BY-ONE信号。

另外，在步骤5、6和7、8进行之前，PS可以经过AXI总线通过PL中的SPI master模块与K160中的SPI-slave模块进行通信。并将SPI访问转换为AXI总线下的寄存器registers访问，从而进行配置。

图5示意性示出了根据本发明另一实施例的基于FPGA的数据流处理系统的框图。一并参照图5，该实施例可以实现将图像数据流转换为LVDS信号。依据图5的硬件结构说明本发明实施例的数据流处理方法如下：

1.video framebuffer reader模块可以从DDR中以每1个系统时钟2个像素的速度读取第一图像数据，并传输给data buffer模块；

2.data buffer模块获取第一图像数据后转换成每像素时钟周期传输第一位宽的第二图像数据流，其中，第一位宽根据预设最大采样像素数量和预设最大色深确定。以预设最大采样像素数量为8，最大色深是12为例，第二图像数据流是一个像素时钟传输96bit的图像数据流。

data buffer模块将第二图像数据流发送给data parity模块。

3.data parity模块根据配置参数确定相邻两个或4个像素的顺序，对第二图像数据流进行转换并输出给data shift模块。

假设当前传输过来的第二图像数据流中，在第1个像素时钟的像素传输顺序分别为：12345678；配置参数是相邻2个像素顺序调换，则转换后输出的数据流在第1个像素时钟的顺序为：21436587；若配置参数是相邻4个像素顺序变化，则转换后输出的数据流在第1个像素时钟的顺序可以为：13245768，也可以为32147658。

4.data shift模块根据配置参数中的待测显示模组的每时钟采样像素数量对第二图像数据流进行转化，并经过FIFO模块发送至data packing模块。

以data shift模块包括8条处理通道，待测显示模组每时钟采样像素数量是2为例，选择第1、2条通道，在第1个像素时钟将第二图像数据流中的第1个像素数据和第2个像素数据一一对应2条通道进行处理输出，在第2个像素时钟输出第3个像素数据和第4个像素数据，在第3个像素时钟输出第5个像素数据和第6个像素数据，并重复执行上述过程。

5.data packing模块将FIFO模块传输过来的第三图像数据流与VTC模块发送过来的视频时序信号进行同步，生成并行的视频数据总线信号。

在待测显示模组每时钟采样像素数量是2时，data packing模块的数量也为2个，其中，1个data packing模块将奇数列像素与视频时序信号同步，另1个data packing模块将偶数列像素与视频时序信号同步。

6.7bit到8bit的数据位宽转换。在串化器仅支持8：1的串化模式，而视频LVDS接口协议是7：1的情况下，需要将7bit的位宽的并行数据转换为8bit的位宽的并行数据后，再输出给串化器。同时，为保证输入输出的数据带宽不变，8bit输出数据的时钟应为7bit输入数据的时钟的八分之七。

以上是将图像数据流通过V-By-ONE和LVDS通道传输的原理，而在EDP通道中，也可采用本发明实施例提供的基于FPGA的数据传输方法，原理于V-By-ONE和LVDS通道相似，在此不再赘述。

图2和图3为一个实施例中基于FPGA的数据流处理方法的流程示意图。应该理解的是，虽然图2和图3的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图2和图3中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。

在一个实施例中，如图6所示，提供了一种基于FPGA的数据流处理装置，包括获取模块10、第一转换模块20、第二转换模块30以及同步模块40，其中：获取模块10，用于获取第一图像数据流和待测显示模组每像素时钟的采样像素数量；第一转换模块20，用于将第一图像数据流转换为每像素时钟周期传输第一位宽的第二图像数据流，其中，第一位宽根据预设最大采样像素数量和预设最大色深确定；第二转换模块30，用于将第二图像数据流经过与采样像素数量相等数量的传输通道，以转换成第三图像数据流，其中，第三图像数据流为每像素时钟周期传输采样像素数量的并行图像数据流；同步模块40，用于将第三图像数据流中的每条图像数据流与视频时序信号进行同步，得到并行视频数据流。

进一步地，获取模块10包括：获取子模块(图未示)：用于获取原始图像数据流和配置信息；处理子模块(图未示)：用于根据配置信息中的十字光标配置信息对原始图像数据流进行处理，以生成原始图像带有十字光标的第一图像数据流；或，根据配置信息中的十字光标配置信息和单色画面配置信息对原始图像数据流进行处理，以生成单色画面带有十字光标的第一图像数据流；或，根据配置信息中的单色画面配置信息对原始图像数据流进行处理，以生成单色画面的第一图像数据流。

进一步地，第一转换模块20还用于将第一图像数据流转换成第二位宽的图像数据流，并保存在缓存中；其中，第二位宽为缓存的最大位宽；从缓存中读取该第二位宽的图像数据流，并转换为每像素时钟周期传输第一位宽的第二图像数据流。

进一步地，获取模块10还用于：获取解析测试文件包得到的配置文件中的配置参数；根据配置参数确定待测显示模组每像素时钟的采样像素数量。

进一步地，数据流处理装置还包括像素顺序确定模块(图未示)，用于根据配置参数确定相邻预设数量的像素的排列顺序；根据排列顺序确定第二图像数据流中每像素时钟的像素传输顺序。

进一步地，数据流处理装置还包括匹配模块(图未示)，用于将并行视频数据流转换为与待测显示模组的接口类型相匹配的数据。

本发明实施例还提供了一种PG设备，包括：存储器，用于存储基于FPGA的数据流处理程序；处理器，被配置成从存储器调用基于FPGA的数据流处理程序使得处理器能够执行上述的基于FPGA的数据流处理方法。

还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、商品或者设备中还存在另外的相同要素。

以上仅为本发明的实施例而已，并不用于限制本发明。对于本领域技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本发明的权利要求范围之内。

Claims (10)

1.一种基于FPGA的数据流处理方法，其特征在于，包括：

获取步骤：获取第一图像数据流、视频时序信号和待测显示模组每像素时钟的采样像素数量；

第一转换步骤：将所述第一图像数据流转换为每像素时钟周期传输第一位宽的第二图像数据流，其中，所述第一位宽根据预设最大采样像素数量和预设最大色深确定；

第二转换步骤：将所述第二图像数据流经过与所述采样像素数量相等数量的传输通道，以转换成第三图像数据流，其中，所述第三图像数据流为每像素时钟周期传输所述采样像素数量的并行图像数据流；

同步步骤：将所述第三图像数据流中的每条图像数据流与所述视频时序信号进行同步，得到并行视频数据流。

2.根据权利要求1所述的数据流处理方法，其特征在于，所述获取步骤中，还包括：

获取子步骤：获取原始图像数据流和配置信息；

处理子步骤：根据所述配置信息中的十字光标配置信息对所述原始图像数据流进行处理，以生成原始图像带有十字光标的第一图像数据流；或，根据所述配置信息中的十字光标配置信息和单色画面配置信息对所述原始图像数据流进行处理，以生成单色画面带有十字光标的第一图像数据流；或，根据所述配置信息中的单色画面配置信息对所述原始图像数据流进行处理，以生成单色画面的第一图像数据流。

3.根据权1所述的数据流处理方法，其特征在于，所述第一转换步骤中，包括：

将所述第一图像数据流转换成第二位宽的图像数据流，并保存在缓存中；其中，所述第二位宽为所述缓存的最大位宽；

从所述缓存中读取该第二位宽的图像数据流，并转换为每像素时钟周期传输第一位宽的第二图像数据流。

4.根据权利要求1所述的数据流处理方法，其特征在于，所述获取步骤中，还包括：

获取解析测试文件包得到的配置文件中的配置参数；

根据所述配置参数确定所述待测显示模组每像素时钟的采样像素数量。

5.根据权利要求4所述的数据流处理方法，其特征在于，在所述第一转换步骤和所述第二转换步骤之间，还包括：

根据所述配置参数确定相邻预设数量的像素的排列顺序；

根据所述排列顺序确定所述第二图像数据流中每像素时钟的像素传输顺序。

6.根据权利要求1所述的数据流处理方法，其特征在于，还包括：

匹配步骤：将所述并行视频数据流转换为与所述待测显示模组的接口类型相匹配的数据。

7.一种基于FPGA的数据流处理装置，其特征在于，包括：

获取模块，用于获取第一图像数据流、视频时序信号和待测显示模组每像素时钟的采样像素数量；

第一转换模块，用于将所述第一图像数据流转换为每像素时钟周期传输第一位宽的第二图像数据流，其中，所述第一位宽根据预设最大采样像素数量和预设最大色深确定；

第二转换模块，用于将所述第二图像数据流经过与所述采样像素数量相等数量的传输通道，以转换成第三图像数据流，其中，所述第三图像数据流为每像素时钟周期传输所述采样像素数量的并行图像数据流；

同步模块，用于将所述第三图像数据流中的每条图像数据流与所述视频时序信号进行同步，得到并行视频数据流。

8.根据权利要求7所述的数据流处理装置，其特征在于，所述获取模块包括：

获取子模块：用于获取原始图像数据流和配置信息；

处理子模块：用于根据所述配置信息中的十字光标配置信息对所述原始图像数据流进行处理，以生成原始图像带有十字光标的第一图像数据流；或，根据所述配置信息中的十字光标配置信息和单色画面配置信息对所述原始图像数据流进行处理，以生成单色画面带有十字光标的第一图像数据流；或，根据所述配置信息中的单色画面配置信息对所述原始图像数据流进行处理，以生成单色画面的第一图像数据流。

9.根据权利要求7所述的数据流处理装置，其特征在于，所述第一转换模块，还用于将所述第一图像数据流转换成第二位宽的图像数据流，并保存在缓存中；其中，所述第二位宽为所述缓存的最大位宽；从所述缓存中读取该第二位宽的图像数据流，并转换为每像素时钟周期传输第一位宽的第二图像数据流。

10.一种PG设备，其特征在于，包括：根据权利要求7至9中任意一项所述的基于FPGA的数据流处理装置。

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