CN106328045A - 可编程逻辑器件及其亚像素下采样方法和相关应用 - Google Patents

Abstract

本发明涉及一种可编程逻辑器件及其亚像素下采样方法和相关应用。可编程逻辑器件包括：分辨率识别模块，识别输入的原始图像数据的分辨率；输入缓存，对输入的原始图像数据进行缓存；RAM控制模块，控制将缓存至输入缓存的原始图像数据写入可编程逻辑器件的外接RAM；抗颜色错误处理模块，接收从外接RAM读取的原始图像数据按照预设大小模板进行卷积运算以得到抗颜色错误处理的图像数据并存储至外接RAM；亚像素编码模块，接收从外接RAM读取的抗颜色错误处理的图像数据进行亚像素下采样以得到下采样图像数据；输出缓存，对下采样图像数据进行缓存以供输出。本发明能够实现在有限的成本或者较低物理分辨率的显示屏上显示出高清晰画面。

Description

可编程逻辑器件及其亚像素下采样方法和相关应用

技术领域

本发明涉及图像处理及显示技术领域，特别涉及一种可编程逻辑器件及其亚像素下采样方法和相关应用。

背景技术

现代平板显示器大多采用空间法合成颜色，显示器上的每个像素包含能够产生三基色的亚像素。当亚像素间距足够小时，就会发生色彩混合现象呈现出各种不同颜色。LED全彩显示屏的亚像素对应着不同基色(例如红、绿、蓝三基色)的发光二极管，在驱动信号的控制下，三基色通过色彩混合呈现出各种不同的颜色并构成一个LED像素。在LED显示屏显示图像过程中，视频源的像素数据可以一对一完整地映射到LED显示屏上。

LED全彩显示屏以其发光亮度高、成像面积大等优点，几乎占据了整个户内外大型显示领域。然而受技术水平、制造工艺和成本等多方面的限制使得像素间距大、分辨率低成为制约其发展的主要障碍，也导致LED显示屏难以达到类似LCD、PDP平板显示器的高分辨率与清晰度。因此，如何在有限的成本或者较低分辨率的LED显示屏上显示出高清晰、高分辨率画面时LED显示领域研究的主要方向之一。

为实现高分辨率LED显示，现有技术有提出LED亚像素复用技术；然而亚像素复用技术只是增加了系统的可寻址性、提高了可显示图像的规模，但是会导致图像产生模糊效应，从而不能有效提高图像清晰度。

现有技术也有提出直接亚像素下采样技术，其把单基色亚像素看作是全彩色像素作为寻址的基本单元，在只考虑亮度的情况下，可以显著提高系统的采样率，显示出更加细腻、清晰的画面，增加系统的感知分辨率；然而，由于人眼视觉系统的空间混色效应，虽然亚像素下采样后显示的图像能产生与原始图像基本一致的显示效果，但在实际应用中，随着图像频率的逐渐增加，亚像素下采样产生的色彩偏移导致原始数字图像中的部分混叠现象在图像中非常明显，可见亚像素下采样是以颜色错误为代价提高显示系统的感知分辨率；因此，如何消除或减弱颜色错误是亚像素下采样技术走向更广泛应用的关键。

发明内容

为现有技术中的不足，本发明实施例提供的一种亚像素下采样方法，应用于配置有外接RAM的可编程逻辑器件。所述亚像素下采样方法包括步骤：识别输入的原始图像数据的分辨率；在识别所述分辨率后，利用输入缓存对所述输入的原始图像数据进行缓存；将缓存至所述输入缓存的原始图像数据写入所述外接RAM；从所述外接RAM读取所述原始图像数据按照预设大小模板进行卷积运算以得到抗颜色错误处理的图像数据并存储至所述外接RAM；从所述外接RAM读取所述抗颜色错误处理的图像数据进行亚像素下采样以得到下采样图像数据；以及利用输出缓存对所述下采样图像数据进行缓存以供输出。

此外，本发明实施例提供的一种可编程逻辑器件包括：分辨率识别模块、输入缓存、RAM控制模块、抗颜色错误处理模块、亚像素编码模块以及输出缓存。其中，分辨率识别模块用于识别输入的原始图像数据的分辨率；输入缓存用于对所述输入的原始图像数据进行缓存；RAM控制模块用于控制将缓存至所述输入缓存的原始图像数据写入所述可编程逻辑器件的外接RAM；抗颜色错误处理模块用于接收在所述RAM控制模块控制下从所述外接RAM读取的所述原始图像数据并按照预设大小模板对所述接收的原始图像数据进行卷积运算，以得到抗颜色错误处理的图像数据并在所述RAM控制模块控制下将所述抗颜色错误处理的图像数据存储至所述外接RAM；亚像素编码模块用于在得到所述抗颜色错误处理的图像数据后接收在所述RAM控制模块控制下从所述外接RAM读取的图像数据并对所接收的图像数据进行亚像素下采样以得到下采样图像数据；输出缓存用于对所述下采样图像数据进行缓存以供输出。

另外，本发明实施例提供的一种基于亚像素下采样的数据编码电路，包括：视频解码电路、微控制器模块、可编程逻辑器件、动态随机存储器以及视频编码电路。其中，视频解码电路用于对输入的预定信号格式的原始图像数据进行视频解码；可编程逻辑器件电连接视频解码电路和微控制器电路且用于对解码后的原始图像数据按照预设大小模板进行卷积运算得到抗颜色错误处理的图像数据以及在微控制器电路的协同作用下对所述抗颜色错误处理的图像数据进行亚像素下采样得到下采样图像数据；动态随机存储器外接于可编程逻辑器件；视频编码电路电连接可编程逻辑器件且用于对下采样图像数据进行视频编码以产生具有预定信号格式的下采样图像数据作为输出。

因此，本发明上述实施例可以达成以下一个或多个有益效果：(1)能够提高平板显示器的系统感知分辨率，可以应用到多种平板显示器上，且在同一显示器上实现更高分辨率画面的清晰显示，降低了显示效果对硬件系统物理分辨率的苛刻要求；(2)能够提升LED显示屏显示能力，在不改变原有LED显示屏控制系统的条件下实现了亚像素下采样技术并加入抗颜色错误处理，减小由于直接进行亚像素下采样带来的颜色错误问题，在提供显示分辨率的同时有效地保证了画面的清晰度；(3)提高了编码器的兼容性，可以根据LED显示屏灯点的排布特点选择合适的亚像素采样方式进行编码，同时可以实现不同的模板处理算法，输出最佳的视频源送给LED显示屏控制系统，从而能够提升对不同灯点排布LED显示屏的兼容性，同时也提高了显示效果。

通过以下参考附图的详细说明，本发明的其它方面和特征变得明显。但是应当知道，该附图仅仅为解释的目的设计，而不是作为本发明的范围的限定，这是因为其应当参考附加的权利要求。还应当知道，除非另外指出，不必要依比例绘制附图，它们仅仅力图概念地说明此处描述的结构和流程。

附图说明

下面将结合附图，对本发明的具体实施方式进行详细的说明。

图1为本发明实施例提供的一种基于亚像素下采样的数据编码电路的结构示意图。

图2为图1所示可编程逻辑器件的内部主要功能模块示意图。

图3为图2所示输入缓存的实现框图。

图4为图2所示抗颜色错误处理模块的实现框图。

图5为本发明实施例的抗颜色错误处理遍历实现说明图。

图6为本发明实施端的抗颜色错误处理使用的3×3模板实现说明图。

图7为图2所示亚像素编码模块及输出缓存的实现框图。

图8a及图8b为本发明实施例可编程逻辑器件进行3亚像素下采样所对应的物理亚像素排布方式和亚像素下采样原理示意图。

图9a及图9b为本发明实施例可编程逻辑器件进行4亚像素下采样所对应的物理亚像素排布方式和亚像素下采样原理示意图。

图10为本发明实施例的4亚像素下采样后各个像素数据中的4亚像素颜色数据重组输出过程示意图。

图11为采用图1所示数据编码电路的LED显示系统的结构示意图。

图12为将图1所示数据编码电路的亚像素下采样功能整合至发送卡的LED显示系统的结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

请参见图1，其为本发明实施例提供的一种基于亚像素下采样的数据编码电路的结构示意图。本实施例的数据编码电路10能够对视频源图像数据(例如上位机显卡输出数据)进行处理，其利用可编程逻辑器件并行处理数据的优点，以亚像素下采样技术和抗颜色错误算法为基础对输入的高分辨率原始图像数据进行处理，其输出的下采样图像数据可以作为平板显示器新的视频源图像数据；从而可以在不改变原有显示器物理像素规模与排布的情况下提高系统的感知分辨率，显示更加细腻清晰的画面。本实施例例如可解决实际问题：(1)解决固定物理分辨率显示器无法显示更高分辨率画面的问题：传统的显示器生产出来后其最大显示分辨率就固定了，如果需要显示更高分辨率的画面只能更换更高分辨率的显示器或者进行画面缩放，更换更高分辨率的显示器会相应带来成本的增加，而画面缩放技术势必会导致数据的丢失、显示效果变差；(2)解决显示系统由于采用直接亚像素下采样技术而带来的显示效果变差的问题：目前的视频数据编码电路是基于直接亚像素下采样技术设计实现的，但是直接亚像素下采样会丢失原有图像的高频信息，产生颜色错误问题，降低了图像的显示效果。

具体地，如图1所示，本实施例的数据编码电路10包括：DVI解码电路11、可编程逻辑器件13、动态随机存储器SDRAM1，SDRAM2、DVI编码电路15以及MCU(Microcontroller,微控制器)电路17。为便于理解，以下以FPGA(Field Programmable Gate Array,现场可编程门阵列)器件作为可编程逻辑器件13的举例，但本发明并不以此为限，其也可以是其他类似FPGA的可编程器件。

承上述，本实施的数据编码电路10选用FPGA器件作为核心处理部件，其外围接口电路包括DVI解码电路11、动态随机存储器SDRAM1,SDRAM2、DVI编码电路15、MCU电路17以及其他必要电路例如FPGA配置电路(图1中未示出)等。本实施例中，为了实现高分辨率图像的实时快速处理，选用FPGA器件作为核心处理器，设计MCU电路17中的MCU作为FPGA器件的协同处理器以对FPGA器件进行基本的控制、获取其工作状态、交换数据等操作。动态随机存储器SDRAM1、SDRAM2完成视频信号大容量数据的存储、抗颜色错误处理及亚像素下采样。DVI解码电路11作为一种视频解码电路用于实现DVI信号格式转RGB格式，DVI编码电路15作为一种视频编码电路用于实现RGB格式转DVI信号格式；本实施例中，根据输入的信号格式的种类不同，也可以采用其他视频解码电路和视频编码电路，例如HDMI解码电路和HDMI编码电路，甚至是视频解码电路和视频编码电路所采用的视频信号格式不同，本发明在此不作限制。

更具体地，当设计要求能够最高支持1080P的高清视频图像处理、需处理的数据量大、算法复杂程度较高、数据处理速度快、连接系统的外围电路引脚多，可以选择处理速度快、具有24624个逻辑单元(LE)、66个M9K嵌入式存储器模块、4个锁相环、最大的用户I/O引脚数量为216个的EP3C25F324C8芯片作为可编程逻辑器件13。在DVI解码电路11和DVI编码电路15中，可以选用TI公司的TFP401芯片(DVI解码芯片)作为TMDS(Transmission Minimized Differential Signaling，最小化传输差分信号)的接收器，同时选择TFP410作为DVI编码芯片；这两种芯片的特点是低功耗和低噪声，而且同时支持分辨率为1920×1080的DVI信号处理。一幅1920×1080的全彩图像每个像素数据的位宽为24bits、占用内存大小约为48Mbits，要求数据传输速度快时，可以选用三星公司的两片K4S283233F-FC60作为动态随机存储器SDRAM1、SDRAM2进行乒乓缓存操作,这款芯片最高工作时钟为166MHz、存储空间大小为128Mbits，可以满足系统传输速度和存储空间的要求。

请参见图2，其为可编程逻辑器件13的内部主要功能模块示意图。本实施例中，可编程逻辑器件13的整个数据处理流程充分考虑“串并转换”、“乒乓操作”和“流水线”这些高速设计思想，以提高处理效率、实现系统的实时处理。不同分辨率视频信号的行、场同步信号，时钟频率，数据传输格式等有所不同。DVI解码电路11对输入的原始图像数据进行解码得到的解码后图像数据进入可编程逻辑器件13后，由分辨率识别模块131根据扩展显示标识数据(Extended Display IdentificationData，简称EDID)标准进行图像分辨率识别，根据识别的分辨率配置系统相关模块的参数。经过分辨率识别之后，图像数据进入输入缓存133进行缓存。输入缓存133的功能是将原始图像数据进行实时缓存并在RAM控制模块135的控制下按顺序存入外接的动态随机存储器例如SDRAM1、SDRAM2。此处两个动态随机存储器SDRAM1、SDRAM按照图像帧交替存储来自输入缓存133的图像数据，在一帧图像时间里，其中一个动态随机存储器用于存储输入缓存133传输过来的原始图像数据并做抗颜色错误处理，另一个动态随机存储器用于输出一帧抗颜色错误处理后的图像数据到亚像素编码模块137进行亚像素下采样，从而实现数据的高速传输。亚像素编码模块137的功能是接收在RAM控制模块135的控制下从动态随机存储器SDRAM1、SDRAM2读出的抗颜色错误处理后的图像数据，在MCU电路17的控制下对图像数据进行亚像素下采样，产生下采样图像数据(也即已改变分辨率的图像数据)给输出缓存139。输出缓存139的功能是将下采样图像数据按照标准显示格式输出给DVI编码电路15，之后由DVI编码电路15输出DVI信号格式的下采样图像数据作为新的视频源图像数据。

请参见图3，其为图2所示输入缓存133的实现框图。由于现有的SDRAM芯片每次最多只能读写256个数据，不能直接将一行图像像素数据存入动态随机存储器SDRAM1、SDRAM2中，所以系统需要设置输入缓存133。输入缓存133实现对DVI解码电路11解码后的图像数据的实时缓存，并在RAM控制模块135的控制下将图像数据写入动态随机存储器SDRAM1、SDRAM2中。当最高要求处理分辨率为1920×1080的原始图像数据，考虑到系统需要设置12个双口RAM，需要的存储资源较多，因此需要对片上资源进行合理配置。图3所示的两个双口RAM，也即RAM1、RAM2的位宽可以设为32bits，容量设为1024。当一行像素数量大于1024时，一个RAM无法缓存一整行像素数据，需要两个双口RAM合理搭配实现图像的实时存储；具体的实现方式结合输入图像的分辨率可以确定下来。

请参见图4，其为图2所示抗颜色错误处理模块136的实现框图。抗颜色错误处理模块136的功能是实现对DVI信号格式输入图像数据的抗颜色错误处理，本实施例中该处理实质上是一个模板卷积过程，模板大小的选择需要从实现精度、所耗时间、复杂程度等多方面综合考虑。本实施例中使用大小为3×3的模块。在对一帧图像缓存了部分数据后需要对缓存的数据进行抗颜色错误处理并重新存入SDRAM1、SDRAM2中。在抗颜色错误处理中每个位置的像素数据都要进行多次修改，所以优选为选用便于数据寻址和重写的双口RAM进行数据处理。当最高要求处理分辨率为1920×1080的图像，图4中的四个双口RAM，也即RAM3、RAM4、RAM5及RAM6,分别存取一行像素数据，所以双口RAM3、RAM4、RAM5及RAM6的位宽设为32bits，深度设为2048。12个寄存器，也即寄存器1至寄存器12分别存储四行像素中12个位置的数据，其中三个双口RAM后面的9个像素数据配合起来实现3×3快速处理模板，另外一个RAM缓存下一行图像像素数据，每个时钟均可得到一个3×3模板的数据，如图4点划线框所示，其实现了对数据的流水线操作、节约了时间、提高了数据处理效率。

请参见图5，其为本实施例抗颜色错误处理行遍历实现说明图。在图5中，(n,m)是一个像素在一副图像中的坐标位置，表示它在第n行第m列。在图5中，首先是RAM3、RAM4及RAM5中存储的第n、n+1及n+2行原始像素数据参与3×3模板卷积运算，与此同时RAM6中开始缓存第n+3行原始像素数据。在第n、n+1及n+2行的像素数据做完模板卷积运算后，RAM6中已经存入第n+3行原始像素数据。此时开始对RAM4、RAM5及RAM6中存储的第n+1、n+2及n+3行像素数据进行模块卷积运算，同时把RAM3中经过模块卷积运算的第n行像素数据重新存入原SDRAM中，并把第n+4行未处理原始像素数据存入RAM3中。由此可见，同一时刻，四个RAM中有三个进行模板卷积运算，剩下的一个在RAM控制模块135的控制下将处理过的数据重新写入SDRAM中并将下一行原始像素数据写入该RAM；以此类推，循环往复，直至将整帧图像的所有像素行遍历完成。

请参见图6，其为本实施例3×3模板实现说明图。在做模板卷积运算时，假设第一个时钟模板在图6虚线框所在位置，此时寄存器3、6及9中存储的像素是(n,m)、(n+1,m)及(n+2,m)。在做完模板卷积运算后需要将3×3模板中的第一列像素数据存入相对应的RAM中，即分别将寄存器3、6及9中的像素(n,m)、(n+1,m)及(n+2,m)存入RAM3、RAM4及RAM5中。经过一个时钟模板移动到图6所示的实线框所在位置，此时寄存器3、6及9中存储的像素是(n,m+1)、(n+1,m+1)及(n+2,m+1)，模板卷积运算后同样将寄存器3、6及9中存储的像素是(n,m+1)、(n+1,m+1)及(n+2,m+1)分别存入RAM3、RAM4及RAM5中。再经过一个时钟模板继续平移一个位置，依次类推，直到模板移动到一行像素的末尾，从而实现整行每个像素数据的模板卷积处理。像这样，模板在图像中有序移位并做相应运算的过程即是卷积运算，卷积运算过程中用到的算法可参见西安诺瓦电子科技有限公司于2015年02月12日申请的申请号为CN201510075267.1、发明名称为“图像处理方法及图像处理装置”的发明专利申请，其所揭露的内容引用于此作为参考，并且图6中虚线框对应该发明专利申请中的3×3像素块。需要说明的是，卷积运算所需的时间与算法的复杂程度有关。在做模板卷积运算前后，像素值是有可能变化的，所以每进行完一次模板卷积处理都要将3×3模板中的第一列像素数据(最终结果)重新存入RAM。模块中另外两列像素数据由于要继续参与下面的模板卷积运算，其值不是最终结果，所以暂时不需要存储。

请参见图7，其为图2所示亚像素编码模块137及输出缓存139的实现框图。亚像素编码模块137和输出缓存139之组合的功能是接收经过抗颜色错误处理后的图像数据并对其进行亚像素寻址与下采样，生成新的视频源图像数据输出给DVI编码电路15。例如，亚像素编码模块137包括四个位宽为32bits，容量为1024的双口RAM，也即RAM7、RAM8、RAM9及RAM10，四个RAM配合工作实现对经过抗颜色错误处理的图像数据的亚像素下采样。同一时刻，两个双口RAM对相邻两个像素行图像数据进行亚像素下采样(或称亚像素数据编码)、输出数据送给输出缓存139作为新视频的数据源，另外两个RAM缓存后面两个像素行图像数据，从而实现对数据实时处理。输出缓存139的功能是将新的视频数据按照EDID标准并在MCU电路17的控制下输出给DVI编码电路15。本实施例中，输出缓存设置有两个位宽为32bits，容量为1024的双口RAM，也即RAM11及RAM12。

请参见图8a及图8b，其为本发明实施例可编程逻辑器件进行3亚像素下采样所对应的物理亚像素排布方式和亚像素下采样原理示意图。

在图8a中，每一个物理像素(如虚线圆所标示)的3个物理亚像素呈三角形分布，所有物理亚像素等间距排列，使得各个物理亚像素之间呈现最大离散状态；这种排布的优点是发光面积大，可通过灵活的寻址与重构算法使得已有设备在感知分辨率上具有更大的提升空间。对于图8a所示的物理亚像素的三角形排布方式，本实施例的可编程逻辑器件13例如FPGA器件对抗颜色错误处理后的图像数据进行如图8b所示的亚像素寻址与下采样。图8b中虚线上方区域为抗颜色错误处理后的高分辨率全像素图像数据，虚线下方为经过亚像素寻址及下采样输出的下采样图像数据(或称亚像素颜色数据)。假设抗颜色错误处理后的图像数据的分辨率为6M×6N(列×行)，经过3亚像素寻址与下采样之后编码所得下采样图像的数据量下降为4M×3N。由此可见，3亚像素下采样能够较大程度减小显示数据量，同时不影响显示分辨率，这很大程度上可以降低高分辨图像对显示设备物理分辨率的要求。在此可以理解的是，亚像素采样技术实质上是抛开原有物理像素的束缚，以亚像素作为显示、寻址的基本单位，在不改变原有显示设备的条件相当于增加了点阵密度，提高了显示系统的采样率。

请参见图9a及图9b，其为本发明实施例可编程逻辑器件进行4亚像素下采样所对应的物理亚像素排布方式和亚像素下采样原理示意图。

在图9a中，每一个物理像素(如虚线圆所标示)的4个物理亚像素呈矩形分布，所有物理亚像素等间距排列，使得各个物理亚像素之间呈现最大离散状态；这种排布的优点是发光面积大，可通过灵活的寻址与重构算法使得已有设备在感知分辨率上具有更大的提升空间。对于图9a所示的物理亚像素的矩形排布方式，本实施例的可编程逻辑器件13例如FPGA器件对抗颜色错误处理后的图像数据进行如图9b所示的亚像素寻址与下采样。图9b中虚线上方区域为抗颜色错误处理后的高分辨率全像素图像数据，虚线下方为经过亚像素寻址及下采样输出的下采样图像数据(或称亚像素颜色数据)。假设抗颜色错误处理后的图像数据的分辨率为6M×6N，经过4亚像素寻址与下采样之后编码所得下采样图像的数据量下降为3M×3N。由此可见，4亚像素下采样能够较大程度减小显示数据量，同时不影响显示分辨率，这很大程度上可以降低高分辨图像对显示设备物理分辨率的要求。

另外，值得一提的是，大部分DVI编解码电路中传输的是24位真彩色(R、G、B各8位)数据，而在图9b所示的4亚像素下采样中得到的每4个亚像素32位数据组成的一个新像素，通过一个时钟无法完成一个新像素的传送。虽然实际的数据传输方式可以有多种，这里建议采用图10所示的方式，图10中带箭头的虚线反映了数据实际传输时亚像素数据的重新组合过程，也即下采样图像数据中同一个像素行的各个像素数据中的4个亚像素颜色数据被分拆至两个传输像素数据(图10中的3亚像素数据组合)中进行输出，相应地图2中的可编程逻辑器件13中可以进一步配置输出控制模块以控制输出缓存139来实现4亚像素颜色数据分拆输出的功能。此外，可以理解的是，在4亚像素矩形排布的显示器端接收像素数据后可再对比图10与图9b进行像素数据的还原。

请参见图11，其为采用图1所示数据编码电路的LED显示系统的结构示意图。如图11所示，数据编码电路10接收上位机显卡输出的高分辨率原始图像数据并对其进行抗颜色错误处理及亚像素下采样后输出抗颜色错误处理及下采样图像数据，之后抗颜色错误处理及下采样图像数据依序经LED显示屏控制系统80中的发送卡81及接收卡83做相应的处理后驱动控制LED显示屏100进行相应的画面显示。图11中的LED显示屏控制系统80为现有技术的LED显示屏控制系统，在此不作详细描述。

请参见图12，其为将图1所示数据编码电路的抗颜色错误处理及亚像素下采样功能整合至发送卡的LED显示系统的结构示意图。如图12所示，LED显示屏控制系统90接收上位机显卡输出的原始高分辨率图像数据并进行相应处理后驱动控制LED显示屏100进行画面显示。其中，LED显示屏控制系统90包括发送卡91和接收卡93，接收卡93的结构采用现有技术因而在此不作详细说明。至于发送卡91，其作为一种LED显示屏显示控制卡，包括：DVI解码电路11、可编程逻辑器件913、动态随机存储器SDRAM1,SDRAM2、MCU电路17和网络编码电路915；其中，DVI解码电路11、动态随机存储器SDRAM1,SDRAM2、和MCU电路17的结构及功能与图1相同，在此不再赘述；网络编码电路915采用现有技术中的网络编码器因而在此不作详细说明；对于可编程逻辑器件913，其除了具有图2所示的功能模块之外，为实现发送卡功能，其通常还有配置有并串转换模块(例如24bit转8bit模块)、网络输出模块、视频数据分割模块等本领域技术人员所熟知的功能模块。

另外，在本发明其他实施例中，还可以把图2所示的可编程逻辑器件的主要功能模块(对应抗颜色错误处理及亚像素下采样功能)整合至其他LED显示屏显示控制卡，例如整合至异步控制卡。此外，上述LED显示屏控制卡例如发送卡91上的MCU电路17也可以替换成包含ARM等处理器的微处理器电路；以异步控制卡为例，因为通常其本身就设置有ARM处理器，所以无需再额外设置MCU。

综上所述，本发明上述实施例可达成以下一个或几个有益效果：(1)能够提高平板显示器的系统感知分辨率，可以应用到多种平板显示器上，且在同一显示器上实现更高分辨率画面的清晰显示，降低了显示效果对硬件系统物理分辨率的苛刻要求；(2)能够提升LED显示屏显示能力，在不改变原有LED显示屏控制系统的条件下实现了亚像素下采样技术并加入抗颜色错误处理，减小由于直接进行亚像素下采样带来的颜色错误问题，在提供显示分辨率的同时有效地保证了画面的清晰度；(3)提高了编码器的兼容性，可以根据LED显示屏灯点的排布特点选择合适的亚像素采样方式进行编码，同时可以实现不同的模板处理算法，输出最佳的视频源送给LED显示屏控制系统，从而能够提升对不同灯点排布LED显示屏的兼容性，同时也提高了显示效果。

另外值得一提的是，本发明上述实施例的卷积运算所采用的模板大小为3×3，但本发明并不以此为限，其也可以采用其他大小的模板，例如2×2模板、三角形模板，相应地，抗颜色错误处理模块136中的RAM数量和寄存器数量可以做适应性调整；例如，以2×2模板为例，此时的抗颜色错误处理模块136例如设置有3个内部双口RAM并且为每个内部双口RAM配置2个寄存器。

至此，本文中应用了具体个例对本发明基于可编程逻辑器件的亚像素下采样方法、可编程逻辑器件、基于亚像素下采样的数据编码电路、LED显示屏控制卡以及LED显示屏控制系统的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制，本发明的保护范围应以所附的权利要求为准。

Claims (10)

1.一种亚像素下采样方法，应用于配置有外接RAM的可编程逻辑器件；其特征在于，所述亚像素下采样方法包括步骤：

(S1)识别输入的原始图像数据的分辨率；

(S2)在识别所述分辨率后，利用输入缓存对所述输入的原始图像数据进行缓存；

(S3)将缓存至所述输入缓存的原始图像数据写入所述外接RAM；

(S4)从所述外接RAM读取所述原始图像数据按照预设大小模板进行卷积运算以得到抗颜色错误处理的图像数据并存储至所述外接RAM；

(S5)从所述外接RAM读取所述抗颜色错误处理的图像数据进行亚像素下采样以得到下采样图像数据；

(S6)利用输出缓存对所述下采样图像数据进行缓存以供输出。

2.如权利要求1所述的亚像素下采样方法，其特征在于，所述预设大小模板为3×3模板，相应地所述步骤(S4)包括：

从所述外接RAM读取所述原始图像数据中的第n、第(n+1)和第(n+2)行像素数据分别至第一、第二及第三内部双口RAM中并利用输出至九个寄存器的每相邻三列像素数据进行3×3模板卷积运算；

在对第n、第(n+1)和第(n+2)行像素数据进行所述3×3模板卷积运算的同时，从所述外接RAM读取所述原始图像数据中的第(n+3)行像素数据至第四内部双口RAM；以及

在第n、第(n+1)和第(n+2)行像素数据完成所述3×3模板卷积运算后，对所述第二、第三和第四内部双口RAM中的第(n+1)、第(n+2)和第(n+3)行像素数据进行3×3模板卷积运算、并使所述第一内部双口RAM将经过3×3模板卷积运算后的第n行像素数据重新存入所述外接RAM以及从所述外接RAM中读取第(n+4)行像素数据至所述第一内部双口RAM。

3.如权利要求2所述的亚像素下采样方法，其特征在于，所述3×3模板卷积运算为：在一第一时钟期间对三行像素数据中的第m、第(m+1)和第(m+2)列像素数据共九个像素数据进行3×3模板卷积运算，以及在紧随第一时钟后的第二时钟期间，对所述三行像素数据中的第(m+1)、第(m+2)和第(m+3)列像素数据共九个像素数据进行3×3模板卷积运算。

4.一种可编程逻辑器件，其特征在于，包括：

分辨率识别模块，用于识别输入的原始图像数据的分辨率；

输入缓存，用于对所述输入的原始图像数据进行缓存；

RAM控制模块，用于控制将缓存至所述输入缓存的原始图像数据写入所述可编程逻辑器件的外接RAM；

抗颜色错误处理模块，用于接收在所述RAM控制模块控制下从所述外接RAM读取的所述原始图像数据并按照预设大小模板对所接收的原始图像数据进行卷积运算，以得到抗颜色错误处理的图像数据并在所述RAM控制模块控制下将所述抗颜色错误处理的图像数据存储至所述外接RAM；

亚像素编码模块，用于在得到抗颜色错误处理的图像数据后接收在所述RAM控制模块控制下从所述外接RAM读取的图像数据并对所接收的图像数据进行亚像素下采样以得到下采样图像数据；

输出缓存，用于对所述下采样图像数据进行缓存以供输出。

5.如权利要求4所述的可编程逻辑器件，其特征在于，当所述外接RAM包括第一动态随机存储器和第二动态随机存储器时，在一帧图像时间里，所述第一动态随机存储器用于存储所述输入缓存传输过来的原始图像数据并配合所述抗颜色错误处理模块做抗颜色错误处理，所述第二动态随机存储器用于输出一帧图像数据至所述亚像素编码模块进行亚像素下采样。

6.如权利要求4所述的可编程逻辑器件，其特征在于，所述抗颜色错误处理模块包括四个内部双口RAM、且所述四个内部双口RAM中的每一个内部双口RAM配置有三个寄存器。

7.如权利要求4所述的可编程逻辑器件，其特征在于，所述预设大小模块为3×3模板、2×2模板或三角形模板。

8.如权利要求4所述的可编程逻辑器件，其特征在于，所述亚像素数据编码模块包括四个内部双口RAM；在对所述四个内部双口RAM中的两个内部双口RAM分别存储的相邻两像素行抗颜色错误处理的图像数据进行所述亚像素下采样的过程中，所述四个内部双口RAM中的另两个内部双口RAM分别接收并存储在所述RAM控制模块的控制下从所述外接RAM读出的下一相邻两像素行抗颜色错误处理的图像数据。

9.一种基于亚像素下采样的数据编码电路，其特征在于，包括：

视频解码电路，用于对输入的预定信号格式的原始图像数据进行视频解码；

微控制器电路；

可编程逻辑器件，电连接所述视频解码电路和所述微控制器电路且用于对解码后的原始图像数据按照预设大小模板进行卷积运算得到抗颜色错误处理的图像数据以及在所述微控制器电路的协同作用下对所述抗颜色错误处理的图像数据进行亚像素下采样得到下采样图像数据；

动态随机存储器，外接于所述可编程逻辑器件；以及

视频编码电路，电连接所述可编程逻辑器件且用于对所述下采样图像数据进行视频编码以产生具有预定信号格式的下采样图像数据作为输出。

10.如权利要求9所述的数据编码电路，其特征在于，所述视频解码电路和所述视频编码电路分别为DVI解码电路和DVI编码电路，所述可编程逻辑器件为FPGA器件，所述预设大小模板为3×3模板、2×2模板或三角形模板。