CN114207817A - 功率半导体器件 - Google Patents

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Abstract

提供了一种功率半导体器件(10)，包括：盘状第一电极(12a)和盘状第二电极(12b)；晶片(16)，晶片夹在第一电极(12a)和第二电极(12b)之间；附接到第一电极(12a)和第二电极(12b)的外绝缘环(24)，该外绝缘环(24)包围晶片(16)；在外绝缘环(24)的内侧的内绝缘环(42)；环状第一法兰部分(50)，第一法兰部分侧向地包围第一电极(12a)的主体部分(121a)；以及径向地夹在内绝缘环(42)和第一法兰部分(50)之间的O形环(20)，其中，该O形环(20)在松弛状态下具有伸长的横截面形状，诸如沿垂直于径向方向(R)的方向(Z)伸长的椭圆形横截面。

Description

功率半导体器件
技术领域
本发明涉及功率半导体器件，特别地涉及一种可与其他同等设计的压装式功率半导体器件堆叠的压装式功率半导体器件。
背景技术
压装式功率半导体器件可用于大功率转换器应用(诸如，大电流整流器或中压驱动器)中。在这些系统中，可能发生故障情况，其中器件失去其阻断能力并且可能沿反方向经受过多的故障电流。由该故障电流引起的局部发热可能导致器件内部发生电弧放电。电弧的高温(约20,000℃)和由此产生的压力增加可能引起对气封的压装式壳体的损坏。
如果电弧放电中释放的能量足够高，则电弧等离子体可能烧穿壳体的金属法兰，或者可能使壳体的陶瓷绝缘环开裂，该陶瓷绝缘环包围器件晶片。可使用足够快的熔断器来保护功率半导体器件。而且，在预期的短路电流间隔下将不会破裂的壳体设计可提供进一步的保护。
为了防止电弧等离子体对法兰和陶瓷环有影响并由此改进压装式功率半导体器件的非破裂(non-rupture)能力，可将由聚合物材料制成的保护性环状部分布置在陶瓷环和器件晶片之间的体积中。
DE 103 06 767 A1涉及一种具有壳体隔离器的压装式半导体器件，该壳体隔离器插置在两个电极之间。在壳体隔离器内部，另外的隔离器包围半导体元件。
DE 89 09 244 U1公开了一种具有陶瓷环作为壳体的一部分的压装式功率半导体器件。在陶瓷环内部，可布置特氟隆(Teflon)带。
DE 30 32 133 C2公开了一种压装式功率半导体器件，其具有包围硅胶爆炸防护元件的陶瓷圆柱形元件，半导体晶片布置在该硅胶爆炸防护元件中。
EP 1 906 443 A2公开了一种压力接触式半导体器件，其包括热缓冲板和具有法兰的主电极块，具有一对电极的半导体衬底夹在所述热缓冲板和主电极块之间，其中，半导体衬底通过联结法兰而被密封在气密空间中以形成隔离容器。半导体器件被配置成使得半导体衬底的最外周边由装配在气密空间中的主电极块的外周边上的中空圆柱形绝缘体围封，并且在每个主电极块和圆柱形绝缘体之间分别装配了O形环，以用来自这些O形环的反作用力来密封该气密空间。
从US 4 274 106 A中已知一种扁平封装半导体器件。两个相对的电极设置在中空电绝缘圆柱体的两端处，以将半导体元件夹在它们之间并且分别通过薄金属环形物连接到那些端部。半导体元件通过插置在每个电极的周向突起和中空圆柱体之间的环形构件抑或通过使突起与圆柱体直接接触而与每个金属环形物理地隔离。通过电极施加压力以保持半导体元件与那些电极压缩接触，同时使每个电极和中空电绝缘圆柱体的端表面之间的O形环分别经受弹性变形。
在所有已知的压装式功率半导体器件中，壳体被配置成用于特定的晶片直径和特定的晶片厚度。对于具有不同晶片厚度和/或不同晶片直径的不同晶片，必须使用不同壳体，这些壳体就其几何尺寸而言彼此不同。
此外，在已知的压装式功率半导体器件中，从电极块(electrode block)侧向地突出并连接到外绝缘环的法兰必须是相对厚的，以确保在器件失效的情况下对电弧等离子体的抵抗并由此确保防爆壳体。
发明内容
鉴于现有技术中的以上问题，本发明的目的是提供一种改进的功率半导体器件，包括被用于各种不同晶片厚度的壳体。本发明的目的通过根据权利要求1所述的功率半导体器件来实现。在从属权利要求中规定了本发明的进一步发展。
本发明的功率半导体器件包括：具有第一接触面的盘状第一电极和具有第二接触面的盘状第二电极，该第二接触面与第一接触面相对；晶片，晶片夹在第一电极与第二电极之间；附接到第一电极和第二电极的外绝缘环，该外绝缘环包围晶片；内绝缘环，内绝缘环在外绝缘环的内侧并包围晶片；环状第一法兰部分，第一法兰部分径向地包围第一电极；以及O形环，O形环包围第一电极并夹在内绝缘环与第一法兰部分之间。O形环在松弛状态下具有沿垂直于径向方向的竖直方向伸长的横截面，使得在松弛状态下，O形环沿竖直方向的高度大于O形环沿径向方向的宽度。例如，O形环在横截面中具有椭圆形状，其中，该椭圆形横截面沿垂直于第一接触面的方向伸长。其中，横截面是沿着正交于O形环的主轴线的平面截取的，即，沿着正交于第一接触面且平行于径向方向的平面截取，该径向方向平行于第一接触面。O形环的横截面被形成、成形和/或设计成使得O形环能够为O形环的不同压缩状态提供相对高的反作用力。O形环由弹性和/或回弹性材料制成。O形环是弹性的。O形环是回弹性的。O形环是可逆变形的。O形环包括横截面并且由一种材料制成，使得当外力施加到O形环时(特别是沿着竖直方向)，O形环变形。当移除该力时，O形环恢复到其原始尺寸和形状。
在本发明的功率半导体器件中，当将相同的壳体用于具有不同晶片厚度的半导体晶片时，O形环的椭圆形状允许为各种不同的组装高度提供相对高的反作用力。那意味着，椭圆状O形环可以为O形环的不同压缩状态提供相对高的反作用力。
在示例性实施例中，内绝缘环由聚合物材料制成。聚合物材料的性质尤其适合内绝缘环在发生电弧放电的情况下保护外绝缘环以防止壳体爆炸。
在示例性实施例中，外绝缘环由陶瓷材料制成。陶瓷材料具有理想的电绝缘性质。
在示例性实施例中，第一电极和/或第二电极由铜制成。铜具有非常高的导电率，且因此最适合作为用于第一电极和第二电极的材料。
在示例性实施例中，第一法兰部分由钢制成。钢可以承受高温，且因此在发生电弧放电的情况下尤其能抵抗电弧等离子体。
在示例性实施例中，第一电极在第一法兰部分的与O形环相对的一侧上具有从第一电极的主体部分径向延伸的第二法兰部分。第二法兰部分(其可以是第一电极的一体式部分)促进形成气密壳体。
在示例性实施例中，第二法兰部分由铜制成。在此类示例性实施例中，在发生电弧放电的情况下，由钢制成的第一法兰部分可提供对第二法兰部分的最高效保护以免受电弧等离子体的影响。
在示例性实施例中，在到平行于第一接触面的平面上的正交投影中，第一法兰部分在在O形环与第一电极的主体部分之间径向延伸的区域中与第二法兰部分重叠。在此类布置中，在发生电弧放电的情况下，可以通过第一法兰部分最高效地保护第二法兰部分以免受电弧等离子体的影响。
在示例性实施例中，第一法兰部分具有第一平坦表面部分并且第二法兰部分具有第二平坦表面部分，该第二平坦表面部分平行于第一平坦表面部分并被按压到第一平坦表面部分上，其中，在到平行于第一接触面的平面上的正交投影中，第一平坦表面部分和第二平坦表面部分在O形环与第一电极之间的区域中延伸。被压靠到第二平坦表面部分的第一平坦表面部分允许使第一法兰部分与第二法兰部分之间的间隙最小化，使得在发生电弧放电的情况下，第一法兰部分可以最高效地保护第二法兰部分以免受电弧等离子体的影响。
在示例性实施例中，聚合物箔夹在第一平坦表面部分和第二平坦表面部分之间。该示例性实施例中的聚合物箔提供了高效的密封，使得电弧等离子体不能进入第一法兰部分和第二法兰部分之间的间隙中。
在示例性实施例中，第一法兰部分的第一部分在沿着径向方向的视图中与内绝缘环的第二部分完全重叠，其中，O形环布置在第一部分的径向外侧和第二部分的径向外侧。在发生电弧放电的情况下，重叠的第一部分和第二部分可以有效地屏蔽O形环以免于任何电弧等离子体的影响。
在示例性实施例中，功率半导体器件包括在第一电极和晶片之间的能够更换的铜插入件。能够更换的铜插入件允许针对不同的晶片直径使用相同的壳体部分。在此类情况下，只有能够更换的铜插入件才必须适应对应的晶片直径，而其余的壳体部分可以用于各种不同的晶片直径。本说明书通篇中，元件能够更换意味着该元件是单独的部分，即，不与功率半导体器件的其他部分成一体式(但可被可拆卸地连接到其他部分)。
在示例性实施例中，内绝缘环沿垂直于径向方向的方向具有第一端和第二端，其中，O形环布置在第一端上，并且其中，第二端具有径向突出的底部分，该底部分径向向内延伸到第二电极。在此类示例性实施例中，在发生电弧放电的情况下，内绝缘环的底部分可以高效地屏蔽壳体的设置在底部分下方的任何部分以免受电弧等离子体的影响。在该示例性实施例中，橡胶保护环可附接到晶片并且在内绝缘环的径向内侧包围晶片，其中，底部分可接触橡胶保护环。底部分和橡胶保护环之间的直接接触可以高效地密封底部分上方的空间。
在示例性实施例中，空间由内绝缘环、第一电极、橡胶保护环和第一法兰部分限定。此类空间在器件失效的情况下为电弧等离子体提供了空间以由此降低爆炸的风险，因为在发生电弧放电的情况下该空间可以减轻压力增加。
附图说明
下文参考附图来解释本发明的详细实施例，在附图中：
图1示出了根据实施例的功率半导体器件的局部横截面图；
图2示出了图1的功率半导体器件的垂直横截面；
图3示出了包括在图1的功率半导体器件中的第一电极的垂直横截面；
图4示出了包括在图1的功率半导体器件中的O形环的垂直横截面；
图5示出了包括在图1的功率半导体器件中的第二电极的横截面；
图6a至图6c分别示出了针对不同组装高度的图2的垂直横截面的一部分；
图7是图1的功率半导体的第一修改实施例的垂直横截面；以及
图8示出了功率半导体器件的第二修改实施例的局部横截面图。
在附图标记列表中概述了附图中使用的附图标记及其含义。通常，在本说明书通篇中，类似的元件具有相同的附图标记。所描述的实施例仅意在作为示例而不应限制本发明的范围。
具体实施方式
图1示出了根据本发明的实施例的功率半导体器件10的局部横截面图，且图2示出了图1中所示的功率半导体器件10的垂直横截面。功率半导体器件10包括盘状第一电极12a、盘状第二电极12b、夹在第一电极12a和第二电极12b之间的晶片16、外绝缘环24、内绝缘环42、环状第一法兰部分50和O形环20。
另外，钼层70可作为热缓冲层布置在晶片16和第二电极12b之间。晶片16可结合到钼层70，例如通过低温结合工艺(LTB)。替代地，第一钼70可以是自由浮动的，而不结合到晶片16。
例如，晶片16可以是硅晶片。开关(诸如，晶闸管、晶体管或功率二极管)可实施在晶片16中。
第一电极12a具有第一接触面14a，且第二电极12b具有与第一接触面14a相对的第二接触面14b。其中，第一接触面14a和第二接触面14b两者都是平坦的且彼此平行。示例性地，第一接触面14a和第二接触面14b可具有如图1中所示的圆形形状。当功率半导体器件10与其他同等设计的压装式功率半导体器件10堆叠成一个堆栈时，第一电极12a和第二电极12b可用作接触极片。
外绝缘环24具有中空圆柱体的形式，并且可进一步包括如图1和图2中所示的翅片结构，以确保第一电极12a和第二电极12b之间必要的间隙和/或爬电距离(creepagedistance)。如图2中所示，外绝缘环24具有上第一端和下第二端。本说明书通篇中，功率半导体器件10的上侧是功率半导体器件10的布置有第一接触面14a的一侧，且功率半导体器件10的下侧是功率半导体器件10的布置有第二接触面14b的一侧。它以其第一端附接到第一电极12a且以其第二端附接到第二电极12b。内绝缘环42侧向地布置在外绝缘环24的内侧，即，外绝缘环24径向地包围内绝缘环42，其中，径向方向R是平行于第一接触面14a并延伸远离第一接触面14a的侧向中心的方向。外绝缘环24和内绝缘环42两者都布置成径向地包围晶片16。外绝缘环24形成功率半导体器件10的气封壳体的侧壁。
图3示出了第一电极12a的垂直横截面。如图3中所指示的，第一电极12a具有主体部分121a和从主体部分121a的上端径向延伸的第二法兰部分52。第一电极12a的上端是第一电极12a的沿竖直方向Z在布置有第一接触面14a的一侧处的那端。在其下侧18上，第一电极12a具有用于接收稍后描述的弹簧元件(spring element)80的凹部15。如从图1至图3可以看到，第一法兰部分50径向地包围第一电极12a的主体部分121a。
在如图1和图2中所示的功率半导体器件10中，径向地包围第一电极12a的主体部分121a的O形环20夹在内绝缘环42的上端与第一法兰部分50的下侧之间。图4示出了O形环20在松弛状态下(即，当内绝缘环42和第一法兰部分50没有向O形环20施加压力时)的垂直横截面。在松弛状态下，O形环20沿着平行于径向方向R和垂直于第一接触面14a的竖直方向Z的平面具有横截面，该平面是图4的绘图平面。图4中所示的横截面正交于O形环20的主轴线。其中，横截面沿垂直于径向方向R的竖直方向Z伸长。沿着竖直方向Z，O形环20具有第一宽度d1，且沿着径向方向R，O形环20具有第二宽度d2，该第二宽度小于第一宽度d1。示例性地，第一宽度d1是O形环20在垂直横截面中的最大宽度，且第二宽度d2是O形环20在垂直横截面中的最小宽度。示例性地，O形环20具有椭圆形的横截面形状，如各图中所示。示例性地，O形环20由硅胶材料制成。硅胶材料具有良好的弹性性质且具有足够的耐热性，以在功率半导体器件的操作期间承受热负荷。示例性地，O形环20由另一种回弹性和/或可逆变形的材料制成。
内绝缘环42可由具有良好电绝缘性质的聚合物材料制成。外绝缘环24可由陶瓷材料制成。内绝缘环42可以在发生电弧放电的情况下高效地屏蔽外绝缘环24以免受电弧等离子体的影响，并且在器件失效和电弧放电的情况下防止功率半导体器件10的壳体爆炸。
在图1和图2中所示的功率半导体器件10中，第二法兰部分52布置在第一法兰部分50的与O形环20相对的一侧上并在该侧上径向延伸。第一电极12a和第二电极12b由具有高导电率的材料(诸如，铜)制成。特别地，第二法兰部分52可由铜制成，铜是一种相对软的材料，在由于器件失效所致而发生电弧放电的情况下，铜在与电弧等离子体接触时可能容易损坏。
第一法兰部分50由在发生电弧放电的情况下可以承受电弧等离子体的高温的材料制成。示例性地，它可由钢制成。在到平行于第一接触面14a的平面上的正交投影中，第一法兰部分50在在O形环20与第一电极12a的主体部分121a之间径向延伸的区域中与第二法兰部分52重叠。第一法兰部分50具有第一平坦表面部分50a且第二法兰部分52具有第二平坦表面部分52a，该第二平坦表面部分平行于第一平坦表面部分50a并被按压到第一平坦表面部分50a上，其中，在到平行于第一接触面14a的平面上的正交投影中，第一平坦表面部分50a和第二平坦表面部分52a在O形环20与第一电极12a之间的区域中延伸。在图1中所示的示例性实施例中，第一平坦表面部分50a被示为与第二平坦表面部分52a直接接触。在如图7中所示的第一修改实施例中，聚合物箔56可夹在第一平坦表面部分50a与第二平坦表面部分52a之间，以提供附加的密封效果。聚合物箔56可以是聚四氟乙烯(PTFE)箔。它可示例性地具有在50μm和500μm之间的范围内的厚度。除了聚合物箔56的附加特征之外，第一修改实施例可与图1和图2中所图示的实施例相同。
如在图1和图2中可以看到，第一法兰部分50的第一部分50b在沿着径向方向R的视图中与内绝缘环42的第二部分42b完全重叠。O形环20布置在第一部分50b的径向外侧和第二部分的径向外侧。在第一部分50b和第二部分42b径向重叠的情况下，在由于器件失效所致而发生电弧放电的情况下，O形环20被屏蔽以免受在功率半导体器件10中产生的电弧等离子体的影响。
内绝缘环42沿垂直于径向方向R的竖直方向Z具有第一端和第二端，其中，O形环20布置在第一端上。第二端具有径向突出的底部分42a，该底部分径向向内延伸到第二电极12b。橡胶保护环38附接到晶片16并在内绝缘环42的径向内侧包围该晶片。底部分42a接触橡胶保护环38，使得空间60由内绝缘环42、第一电极12a、橡胶保护环38和第一法兰部分50限定。该空间可示例性地填充有保护气体(诸如，氮气或氦气)。在由于器件失效所致而发生电弧放电的情况下，功率半导体器件10的壳体中的压力增加可以保持在相对低的水平，且由此可以通过提供空间60来防止壳体爆炸。
功率半导体器件10包括在第一电极12a与晶片16之间的能够更换的铜插入件85。利用此类能够更换的铜插入件85，可以针对不同的晶片直径来调节第一电极12a和晶片16上的主触点之间的电接触区域。因此，有可能通过分别使用不同尺寸的铜插入件也针对各种芯片直径来使用相同的壳体(包括第一电极12a、第二电极12b、外绝缘环24、第一法兰部分50和内绝缘环42)。
在图1中所示的示例性实施例中，栅极引线90被引导通过内绝缘环42中的第一径向开口92以及通过外绝缘环24中的第二径向开口94。栅极引线90进一步被引导通过铜插入件85中或第一电极12a中或铜插入件85和第一电极12a之间的通道而到达晶片16的侧向中心处的控制端子。铜插入件85具有与第一栅电极12a中的上文提到的凹部15对准的开口，以用于接收弹簧元件80，该弹簧元件用于将栅极引线90或连接到栅极引线90的栅极触点按压到晶片16的控制端子上。
图5示出了包括在图1的功率半导体器件中的第二电极12b的垂直横截面。它包括主体部分121b和第三法兰部分54，该第三法兰部分从主体部分121b的下侧径向延伸。主体部分121b的下侧形成第二接触面14b，且主体部分121b的上侧17电连接到钼层70。第二电极12b利用第三法兰部分54附接到外绝缘环24。
图6a到图6c分别示出了针对由于不同晶片厚度所致的不同组装高度的图2的垂直横截面的一部分。不同组装高度导致了O形环20的不同压缩状态。在图6a中，O形环20被竖直地压缩到竖直宽度h1(相对低的压缩状态)，在图6b中，O形环20被压缩到竖直宽度h2<h1(中等压缩状态)，且在图6c中，O形环被压缩到竖直宽度h3<h2(强烈压缩状态)。由于沿竖直方向伸长的O形环20的横截面所致，诸如各图中示例性地示出的O形环20的垂直横截面的椭圆形状，O形环20的反作用力对于所有三种不同压缩状态来说是相对高的，并且针对由于不同晶片厚度所致的不同组装高度，可以实现第一法兰部分50和内绝缘环42之间的良好的密封效果。
本领域的技术人员将了解，本发明可以以其他特定形式体现，而不背离如由所附权利要求限定的本发明的范围。
例如，图8示出了作为功率半导体器件10的第二修改实施例的功率半导体器件10’的局部横截面图。功率半导体器件10’与图1的功率半导体器件10的不同之处仅在于，内绝缘环42’的径向向内延伸到第二电极12b的底部分42a’具有与内绝缘环42的底部分不同的形状。具体地，底部分42’在垂直横截面中具有阶梯状形状。
在如图1中所示的实施例中，橡胶保护环38仅覆盖晶片16的侧表面和一部分顶表面。然而，橡胶保护环38也可覆盖晶片表面的其他部分，例如晶片16的下侧或仅一部分侧表面。
在以上实施例中，晶片16被描述为具有经由栅极引线90连接到外部的控制端子。然而，晶片16可不具有控制端子并且可不提供栅极引线90。因此，外绝缘环24可不具有第一径向开口92，且内绝缘环42可不具有第二径向开口94。
第二钼层可作为热缓冲层布置在晶片16和第一电极12a之间。
功率半导体器件10被描述为具有布置在晶片16和第一电极12a之间的能够更换的铜插入件85。然而，在另一个示例性实施例中，没有铜插入件85可插置在第一电极12a和晶片16之间。
应注意，术语“包括”不排除其他元件或步骤，并且不定冠词“一”或“一个”不排除多个。而且，可组合联合不同实施例所描述的元件。
附图标记列表
10、10’ 功率半导体器件
12a 第一电极
12b 第二电极
14a 第一接触面
14b 第二接触面
16 晶片
17 上侧
18 下侧
20 O形环
24 外绝缘环
38 橡胶保护环
42 内绝缘环
42a、42a’ 底部分
42b 第二部分
50 第一法兰部分
50a 第一平坦表面部分
50b 第一部分
52 第二法兰部分
52a 第二平坦表面部分
54 第三法兰部分
56 聚合物箔
60 空间
70 钼层
80 弹簧元件
85 铜插入件
90 栅极引线
92 第一径向开口
94 第二径向开口
121a、121b 主体部分
d1 第一宽度
d2 第二宽度
h1、h2、h3 竖直宽度
R 径向方向
Z 竖直方向

Claims (16)

1.一种功率半导体器件(10)，包括：
具有第一接触面(14a)的盘状第一电极(12a)和具有第二接触面(14b)的盘状第二电极(12b)，所述第二接触面与所述第一接触面(14a)相对；
晶片(16)，所述晶片夹在所述第一电极(12a)与所述第二电极(12b)之间；
附接到所述第一电极(12a)和所述第二电极(12b)的外绝缘环(24)，所述外绝缘环(24)包围所述晶片(16)；
内绝缘环(42；42’)，所述内绝缘环在所述外绝缘环(24)的内侧并包围所述晶片(16)；
环状第一法兰部分(50)，所述第一法兰部分侧向地包围所述第一电极(12a)的主体部分(121a)，径向第一方向(R)平行于所述第一接触面(14a)；以及
O形环(20)，所述O形环径向地包围所述第一电极(12a)的所述主体部分(121a)并沿垂直于所述第一接触面(14a)的第二方向(Z)夹在所述内绝缘环(42；42’)与所述第一法兰部分(50)之间，
其中，所述O形环(20)在松弛状态下具有沿垂直于径向方向(R)的竖直方向(Z)伸长的横截面，使得在松弛状态下，所述O形环沿所述竖直方向的高度大于所述O形环沿所述径向方向的宽度，并且其中，所述O形环(20)能够回弹性地可逆变形。
2.根据前述权利要求中任一项所述的功率半导体器件(10)，其中，所述内绝缘环(42；42’)包括聚合物材料。
3.根据前述权利要求中任一项所述的功率半导体器件(10)，其中，所述外绝缘环(24)包括陶瓷材料。
4.根据前述权利要求中任一项所述的功率半导体器件(10)，其中，所述第一电极(12a)和/或所述第二电极(12b)由铜制成。
5.根据前述权利要求中任一项所述的功率半导体器件(10)，其中，所述第一法兰部分(50)包括钢。
6.根据前述权利要求中任一项所述的功率半导体器件(10)，其中，所述第一电极(12a)在所述第一法兰部分(50)的与所述O形环(20)相对的一侧上具有从所述第一电极(12a)的所述主体部分(121a)径向延伸的第二法兰部分(52)。
7.根据权利要求6所述的功率半导体器件(10)，其中，所述第二法兰部分(52)包括铜。
8.根据权利要求6或7所述的功率半导体器件(10)，其中，在到平行于所述第一接触面(14a)的平面上的正交投影中，所述第一法兰部分(50)在在所述O形环(20)与所述第一电极(12a)的所述主体部分(121a)之间径向延伸的区域中与所述第二法兰部分(52)重叠。
9.根据前述权利要求中任一项所述的功率半导体器件(10)，其中，所述第一法兰部分(50)具有第一平坦表面部分(50a)并且所述第二法兰部分(52)具有第二平坦表面部分(52a)，所述第二平坦表面部分平行于所述第一平坦表面部分(50a)并被按压到所述第一平坦表面部分(50a)上，其中，在到平行于所述第一接触面(14a)的平面上的正交投影中，所述第一平坦表面部分(50a)和所述第二平坦表面部分(52a)在所述O形环(20)与所述第一电极(12a)的所述主体部分(121a)之间的区域中延伸。
10.根据权利要求9所述的功率半导体器件(10)，其中，聚合物箔(56)夹在所述第一平坦表面部分(50a)与所述第二平坦表面部分(52a)之间。
11.根据前述权利要求中任一项所述的功率半导体器件(10)，其中，所述第一法兰部分(50)的第一部分(50b)在沿着所述径向方向(R)的视图中与所述内绝缘环(42；42’)的第二部分(42b)完全重叠，并且其中，所述O形环(20)布置在所述第一部分(50b)和所述第二部分的径向外侧。
12.根据前述权利要求中任一项所述的功率半导体器件(10)，包括布置在所述第一电极(12a)与所述晶片(16)之间的能够更换的铜插入件(85)。
13.根据前述权利要求中任一项所述的功率半导体器件(10)，其中，所述内绝缘环(42；42’)沿所述第二方向(Z)具有第一端和第二端，其中，所述O形环(20)布置在所述第一端上，并且其中，所述第二端具有径向突出的底部分(42a；42a’)，所述底部分径向向内延伸到所述第二电极(12b)。
14.根据权利要求13所述的功率半导体器件(10)，其中，橡胶保护环(38)附接到所述晶片(16)并且在所述内绝缘环(42；42’)的径向内侧包围所述晶片(16)，其中，所述底部分(42；42a’)接触所述橡胶保护环(38)。
15.根据权利要求14所述的功率半导体器件(10)，其中，空间(60)由所述内绝缘环(42；42’)、所述第一电极(12a)、所述橡胶保护环(38)和所述第一法兰部分(50)限定。
16.根据前述权利要求中任一项所述的功率半导体器件(10)，其中，所述O形环(20)的横截面具有椭圆形状。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4274106A (en) * 1977-11-07 1981-06-16 Mitsubishi Denki Kabushiki Kaisha Explosion proof vibration resistant flat package semiconductor device
US4775916A (en) * 1985-09-04 1988-10-04 Hitachi Ltd. Pressure contact semiconductor device
DE3941041A1 (de) * 1989-07-31 1991-02-07 Siemens Ag Anordnung mit einem halbleiterbauelement
EP1906443A2 (en) * 2006-09-26 2008-04-02 Mitsubishi Electric Corporation Pressure-contact semiconductor device
EP3007220A1 (en) * 2014-10-10 2016-04-13 ABB Technology AG Power semiconductor device having protection against explosion or rupture
CN107924882A (zh) * 2015-05-19 2018-04-17 Abb瑞士股份有限公司 半导体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54161272A (en) * 1978-06-09 1979-12-20 Mitsubishi Electric Corp Flat semiconductor device
JPS5635443A (en) 1979-08-31 1981-04-08 Toshiba Corp Semiconductor device
DE8909244U1 (zh) 1989-07-31 1989-09-21 Siemens Ag, 1000 Berlin Und 8000 Muenchen, De
JPH112326A (ja) * 1997-06-11 1999-01-06 Seiko Epson Corp Ｏリング及びこれを具備する装置
DE10306767A1 (de) 2003-02-18 2004-08-26 eupec Europäische Gesellschaft für Leistungshalbleiter mbH Halbleitermodul
JP2016062983A (ja) 2014-09-16 2016-04-25 株式会社東芝 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4274106A (en) * 1977-11-07 1981-06-16 Mitsubishi Denki Kabushiki Kaisha Explosion proof vibration resistant flat package semiconductor device
US4775916A (en) * 1985-09-04 1988-10-04 Hitachi Ltd. Pressure contact semiconductor device
DE3941041A1 (de) * 1989-07-31 1991-02-07 Siemens Ag Anordnung mit einem halbleiterbauelement
EP1906443A2 (en) * 2006-09-26 2008-04-02 Mitsubishi Electric Corporation Pressure-contact semiconductor device
EP3007220A1 (en) * 2014-10-10 2016-04-13 ABB Technology AG Power semiconductor device having protection against explosion or rupture
CN107924882A (zh) * 2015-05-19 2018-04-17 Abb瑞士股份有限公司 半导体装置

Also Published As

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