CN114155891A - 执行可配置模式设置的存储设备及其操作方法 - Google Patents

执行可配置模式设置的存储设备及其操作方法 Download PDF

Info

Publication number
CN114155891A
CN114155891A CN202110833742.2A CN202110833742A CN114155891A CN 114155891 A CN114155891 A CN 114155891A CN 202110833742 A CN202110833742 A CN 202110833742A CN 114155891 A CN114155891 A CN 114155891A
Authority
CN
China
Prior art keywords
mode
bank
bank region
mode signal
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110833742.2A
Other languages
English (en)
Inventor
权宁天
金载山
柳济民
尹载允
李海硕
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN114155891A publication Critical patent/CN114155891A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/177—Initialisation or configuration control
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0629—Configuration or reconfiguration of storage systems
    • G06F3/0634—Configuration or reconfiguration of storage systems by changing the state or mode of one or more devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7807—System on chip, i.e. computer system on a single chip; System in package, i.e. computer system on one or more chips in a single package
    • G06F15/7821—Tightly coupled to memory, e.g. computational memory, smart memory, processor in memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1045—Read-write mode select circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1069—I/O lines read out arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/06—Address interface arrangements, e.g. address buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Human Computer Interaction (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • Software Systems (AREA)
  • Dram (AREA)
  • Iron Core Of Rotating Electric Machines (AREA)
  • Vehicle Body Suspensions (AREA)
  • Valve Device For Special Equipments (AREA)

Abstract

根据一个方面的存储设备可以包括：存储单元阵列，包括各自包括多个存储体的第一存储体区域和第二存储体区域；运算逻辑，包括与所述第一存储体区域相对应的一个或多个第一处理元件PE和与所述第二存储体区域相对应的一个或多个第二处理元件PE；控制逻辑，被配置为基于外部源设置信息来控制第一存储体区域和第二存储体区域的模式；第一模式信号发生器和第二模式信号发生器，被配置为控制第一和第二PE的启用，其中，响应于第一存储体区域被设置为运算模式并且第二存储体区域被设置为常规模式，第一模式信号发生器被配置为输出第一模式信号以启用第一PE，并且第二模式信号发生器被配置为输出第二模式信号以禁用第二PE。

Description

执行可配置模式设置的存储设备及其操作方法
相关申请的交叉引用
本申请基于并要求于2020年9月7日向韩国知识产权局提交的韩国专利申请No.10-2020-0114045的优先权，该申请的公开内容通过全文引用合并于此。
技术领域
本公开的一些实施例涉及存储设备，并且更具体地，涉及执行可配置模式设置的存储设备及其操作方法。
背景技术
在高性能电子系统中广泛使用的半导体存储设备的容量和速度不断增加。除了存储数据外，还提出了一种在存储设备内执行诸如神经网络操作之类的各种类型的运算处理的方法。作为示例，存储设备可以包括多个存储体和与之对应的用于执行运算处理的多个处理元件(PE)。
根据上述配置，可能需要存储设备与诸如数据写入和读取的常规存储操作一起执行大量的算术处理。然而，这样的操作可能需要高效分配资源来处理大量计算，这可能导致常规存储操作速度降低。
发明内容
本发明构思的实施例可以提供一种能够高效地分配资源以便可以高效地执行计算的存储设备及一种操作该存储设备的方法。
根据本发明构思的一些实施例的存储设备可以包括：存储单元阵列，包括各自包括多个存储体的第一存储体区域和第二存储体区域；运算逻辑，包括与第一存储体区域对应的一个或多个第一处理元件PE和与第二存储体区域对应的一个或多个第二处理元件PE；控制逻辑，被配置为基于外部源设置信息来控制第一存储体区域和第二存储体区域的模式；第一模式信号发生器，被配置为基于控制逻辑的控制来生成用于控制第一处理元件PE的启用的第一模式信号；以及第二模式信号发生器，被配置为基于控制逻辑的控制来生成用于控制第二处理元件PE的启用的第二模式信号，其中，响应于第一存储体区域被设置为运算模式并且第二存储体区域被设置为常规模式，第一模式信号发生器被配置为输出第一模式信号以启用第一处理元件PE，并且第二模式信号发生器被配置为输出第二模式信号以禁用第二处理元件PE。
附图说明
根据以下结合附图进行的详细描述，将更清楚地理解本发明构思的实施例，在附图中：
图1是根据本发明构思的示例实施例的包括存储设备的数据处理系统的框图；
图2是示出图1的存储设备的示例实现方式的框图；
图3是示出根据本发明构思的示例实施例的包括存储设备的数据处理系统的框图；
图4和图5是示出根据本发明构思的示例实施例的操作存储设备的方法的流程图；
图6是示出根据本发明构思的示例实施例的在具有多个通道的存储设备中设置存储体区域的示例的示图；
图7是示出其中本发明构思的示例实施例的存储设备包括高带宽存储器(HBM)的示例的框图；
图8是示出根据本发明构思的示例实施例的存储系统的框图；
图9是示出根据本发明构思的实施例的存储设备的具体实现示例的框图；
图10是示出根据本发明构思的示例实施例的将多个核心管芯划分为ID信息的示例的示图；
图11是示出根据本发明构思的示例实施例的从存储器控制器提供的设置信息的实现方式的示例的表；
图12至图14是示出根据本发明构思的示例实施例的存储设备的各种操作示例的示图；
图15和图16是分别示出根据本发明构思的另一示例的存储设备的实现示例和操作示例的示图；
图17是示出根据本发明构思的实施例的包括数据处理系统的服务器系统的框图；以及
图18是示出根据本发明构思的实施例的包括存储设备的移动系统的框图。
具体实施方式
在下文中，将参考附图详细描述本发明构思的示例实施例。在附图中，相同的附图标记用于相同的元件，并且将省略其多余描述。如本文所用，术语“和/或”包括相关列出项目中的一个或多个的任何和所有组合。应注意，针对一个实施例描述的各方面可以并入不同的实施例中，尽管并未就此进行具体描述。亦即，所有实施例和/或任意实施例的特征能够用任意方式和/或组合来予以组合。
图1是根据本发明构思的示例实施例的包括存储设备的数据处理系统的框图。
参照图1，存储系统10可以包括存储器控制器100和存储设备200。存储器控制器100和存储设备200可以分别通过接口电路(未示出)交换各种信号。例如，存储器控制器100可以向存储设备200提供时钟信号CLK和命令/地址CMD/ADD以访问存储在存储设备200中的数据DATA。
存储器控制器100可以根据或响应于来自主机HOST的请求来访问存储设备200，并且存储器控制器100可以使用各种协议与主机HOST进行通信。根据示例实施例，存储器控制器100可以对应于主机，或者存储器控制器100可以对应于在主机HOST中包括的配置。主机HOST和存储设备200可以构成数据处理系统，因此存储系统10可以对应于数据处理系统或者被定义为包括在数据处理系统中的配置。
存储设备200可以包括存储单元阵列210、运算逻辑220和控制逻辑230，并且存储单元阵列210可以包括多个存储体区域。在图1中，示出了第一存储体区域211和第二存储体区域212，并且第一存储体区域211和第二存储体区域212中的每一个可以包括一个或多个存储体。作为示例，第一存储体区域211可以包括A个存储体(BANK 1至BANK A)，并且第二存储体区域212可以包括B个存储体(BANK 1至BANK B)。而且，每个存储体可以包括多个存储单元。
运算逻辑220可以包括分别对应于多个存储体的多个处理元件PE。处理元件PE是在存储设备200中执行操作的设备，并且可以被称为存储器中处理器(PIM)。然而，根据本发明构思的实施例，上述术语可以被不同地定义，并且作为示例，每个PIM可以被定义为包括上述处理元件PE和控制该处理元件PE的其他组件在内的模块。
根据实现示例，一个处理元件PE可以与一个存储体相对应地布置。备选地，根据各种实施例，可以与一个存储体对应地设置多个处理元件PE，或者可以在两个或更多个存储体之间共享一个处理元件PE。另外，每个处理元件PE可以使用来自主机HOST的数据和从存储单元阵列210读取的数据中的至少一个数据来执行运算处理。
根据示例实施例，包括在运算逻辑220中的处理元件PE可以被划分为处理元件组(PE组)。作为示例，分别与第一存储体区域211和第二存储体区域212相对应地设置第一PE组221和第二PE组222，并且第一PE组221和第二PE组222中的每一个可以包括一个或多个处理元件PE。
控制逻辑230可以包括命令/地址解码器(未示出)，可以对命令/地址(CMD/ADD)执行解码操作，并且可以基于解码结果来控制运算处理和存储操作。根据本发明构思的另一示例实施例，控制逻辑230可以包括模式控制器231，并且可以基于模式控制器231的控制来控制针对第一存储体区域211和第二存储体区域212的模式设置操作。模式控制器231可以以各种形式实现。作为示例，模式控制器231可以与命令/地址解码器分开地实现，或者模式控制器231的配置的至少一部分可以包括在命令/地址解码器中。
存储设备200可以是动态随机存取存储器(DRAM)，例如双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率(LPDDR)SDRAM、图形双倍数据速率(GDDR)SDRAM、和Rambus动态随机存取存储器(RDRAM)。然而，本发明构思的实施例不限于此，并且作为示例，存储设备200可以实现为非易失性存储器，诸如闪存、磁性RAM(MRAM)、铁电RAM(FeRAM)、相变RAM(PRAM)和电阻RAM(ReRAM)。
而且，存储设备200可以对应于一个半导体芯片，或者可以具有与存储设备中的一个通道相对应的配置，该存储设备包括具有独立接口的多个通道。在其他实施例中，存储设备200可以是对应于存储模块的配置，或者当存储模块包括多个存储芯片时，图1的存储设备200可以对应于安装在模块板上的一个存储芯片。
可以由存储设备200执行各种类型的算术处理操作，并且作为示例，关于人工智能，可以由存储设备200执行用于神经网络功能的多个操作中的至少一些操作。例如，主机HOST可以通过存储器控制器100来控制存储设备200，使得多个操作中的至少一些可以由存储设备200执行。在下文中，将根据本发明构思的示例实施例描述用于多个存储体的可配置模式设置操作的示例。
存储器控制器100可以包括模式设置器110，并且模式设置器110可以提供用于设置第一存储体区域211和第二存储体区域212的模式的设置信息Info_M。作为示例，存储设备200可以基于设置信息Info_M来控制第一存储体区域211和第二存储体区域212中的一个被设置为运算模式，而另一个被设置为存储模式。例如，当第一存储体区域211被设置为运算模式并且第二存储体区域212被设置为存储模式时，与第一存储体区域211相对应的第一PE组221的处理元件PE可以执行算术处理，而与第二存储体区域212相对应的第二PE组222的处理元件PE可以被禁用。根据操作示例，可以与第二存储体区域212的存储体BANK 1到BANK B的数据访问并行地执行由第一PE组221的处理元件PE执行的运算处理。
模式控制器231可以响应于设置信息Info_M来控制第一存储体区域211和第二存储体区域212的模式设置。根据一个实现示例，控制逻辑230可以包括模式寄存器组(MRS)，并且设置信息Info_M可以被接收作为存储在模式寄存器组中的码，并可以被提供给运算逻辑220。运算逻辑220还可以包括与第一PE组221和第二PE组222相对应设置的模式信号发生器(未示出)，并且当模式信号发生器提供与设置信息Info_M的值相对应的模式信号时，第一PE组221和第二PE组222中的处理元件PE可以被启用或禁用。
在一个实施例中，存储器控制器100可以确定以各种方式(诸如正在执行的应用的类型)引起的计算量和/或数据访问的频率，并且基于此，可以改变第一存储体区域211和第二存储体区域212的模式。例如，存储器控制器100提供具有改变的值的设置信息Info_M，并且将改变的设置信息Info_M在控制逻辑230中更新，相应地可以改变第一存储体区域211和第二存储体区域212的模式。可以根据动态(on-the-fly)方法将设置信息Info_M提供给控制逻辑230。
根据如上所述的本发明构思的实施例，存储设备200可以针对每个存储体区域来设置和改变模式，并且因此可以自适应地改变操作资源和存储操作资源。作为示例，可以通过将相对大量的存储体区域设置为运算模式以执行大量的运算处理来提高操作速度。当运算处理的量相对较小时，可以减少设置为运算模式的存储体区域的数量。即，通过自适应地调整用于运算处理的资源和用于存储操作的资源，可以一并提高存储操作的速度和运算速度。
处理元件PE可以包括各种类型的运算器，并且作为示例，可以包括诸如单指令多数据(SIMD)、算术和逻辑单元(ALU)以及乘累加(MAC)之类的运算器。例如，处理元件PE可以执行数据运算，例如逻辑运算，包括例如数据反转、数据移位、数据交换、数据比较、AND和XOR，以及数学运算，诸如加法和减法。
存储系统10或包括该存储系统10的数据处理系统可以实现为个人计算机(PC)、数据服务器、云系统、人工智能服务器、网络附加存储装置(NAS)、物联网(IoT)设备或便携式电子设备。此外，当数据处理系统是便携式电子设备时，数据处理系统可以是膝上型计算机、移动电话、智能电话、平板PC、个人数字助理(PDA)、企业数字助理(EDA)、数码相机、数码摄像机、音频设备、便携式多媒体播放器(PMP)、个人导航设备(PND)、MP3播放器、手持式游戏控制台、电子书、可穿戴设备等。
图2是示出图1的存储设备的示例实现方式的框图。
参照图1和图2，存储设备200可以包括：第一PE组221，与第一存储体区域BR0 211相对应并且包括多个第一处理元件PE1至PEA；和第二PE组222，与第二存储体区域BR1 212相对应并且包括多个第二处理元件PE1至PEB；并且存储设备200还可以包括与第一PE组221相对应的第一模式信号发生器223和与第二PE组222相对应的第二模式信号发生器224。另外，模式控制器231可以基于设置信息Info_M将模式控制信号Ctrl_M分别提供给第一模式信号发生器223和第二模式信号发生器224。
根据示例实施例，模式控制器231可以将设置信息Info_M作为上述模式控制信号Ctrl_M提供给第一模式信号发生器223和第二模式信号发生器224，并且第一模式信号发生器223和第二模式信号发生器224可以通过处理模式控制信号Ctrl_M来分别生成第一模式信号MS_1和第二模式信号MS_2。根据另一示例实施例，模式控制器231可以解码设置信息Info_M以将不同的模式控制信号Ctrl_M提供给第一模式信号发生器223和第二模式信号发生器224。另外，第一模式信号发生器223和第二模式信号发生器224可以基于接收到的模式控制信号Ctrl_M来生成第一模式信号MS_1和第二模式信号MS_2。
在操作示例中，当第一存储体区域211被设置为运算模式时，第一模式信号发生器223可以输出第一模式信号MS_1以启用第一处理元件PE1至PEA，而当第二存储体区域212被设置为常规模式时，第二模式信号发生器224可以输出第二模式信号MS_2以禁用第二处理元件PE1至PEB。另外，第一存储体区域211的多个存储体的行可以一起被激活，并且运算可以由第一PE组221的至少两个第一处理元件执行，或者可以由第一PE组221的所有第一处理元件执行。另外，当接收到用于第二存储体区域212的活动命令时，从第二存储体区域212的多个存储体中选择的一个存储体的行可以被激活的，并且可以从该激活的行访问数据。
在图2所示的实施例中，示出了其中一个处理元件PE对应于一个存储体的示例，但是本发明构思的实施例不限于此。作为示例，如上所述，两个或更多个处理元件PE可以对应于一个存储体，或者一个处理元件PE可以对应于两个或更多个存储体。
图3是示出根据本发明构思的示例实施例的包括存储设备的数据处理系统的框图。如图3所示，数据处理系统300可以包括应用处理器310和存储设备320，并且应用处理器310可以包括应用311和存储器控制模块312。作为示例，存储器控制模块312和存储设备320可以构成存储系统。应用处理器310可以执行图1中的主机功能。另外，应用处理器310可以实现为片上系统(SoC)，该片上系统(SoC)包括具有诸如高级微控制器总线架构(AMBA)协议之类的各种类型标准的系统总线(未示出)。
存储器控制模块312可以上述实施例中的存储器控制器的功能，并且可以通过将命令/地址CMD/ADD发送给存储设备320来控制存储操作或控制运算处理操作。此外，根据上述实施例，存储器控制模块312可以包括提供设置信息Info_M的模式设置器(未示出)。
另外，根据上述实施例，存储设备300可以包括存储单元阵列321、运算逻辑322和控制逻辑323，并且控制逻辑323可以包括模式控制器323_1。另外，存储单元阵列321可以包括第一存储体区域至第N存储体区域作为多个存储体区域，并且运算逻辑322可以包括分别与存储体区域相对应的多个PE组322_1和多个模式信号发生器322_2。此外，根据上述实施例，可以基于模式控制器323_1和模式信号发生器322_2的控制来设置第一存储体区域至第N存储体区域的模式。
应用311可以实现为软件和/或硬件的组合，并且可以包括由应用处理器310中的至少一个处理器(未示出)执行的程序。当执行应用311时，可以由存储设备320处理多个操作，并且基于设置信息Info_M，可以将存储单元阵列321中的一些存储体区域设置为运算模式，而可以将其他存储体区域设置为常规模式。作为示例，取决于正在执行的应用311的类型，存储设备320的使用特性(诸如由存储设备320执行的计算的量和存储操作的频率)可以变化，并且可以执行针对存储单元阵列321的存储体区域的模式设置，以便针对应用311进行定制或优化。
图4和图5是示出根据本发明构思的示例实施例的操作存储设备的方法的流程图。
参照图4，存储设备可以包括多个存储体区域，并且可以与每个存储体区域相对应地设置包括多个处理元件的PE组。作为示例，假设与第一存储体区域相对应的第一PE组包括多个第一处理元件，并且与第二存储体区域相对应的第二PE组包括多个第二处理元件。
存储设备可以从存储器控制器(或主机)接收各种命令，并且可以响应于命令而执行运算处理或存储操作。而且，在框S11，存储设备可以从存储器控制器接收设置信息(或者模式设置信息)，并且可以基于接收到的设置信息来执行用于设置多个存储体区域的模式的控制操作。作为示例，取决于设置信息的值，第一存储体区域和第二存储体区域两者可以被设置为运算模式，或者两者可以被设置为常规模式。在示例实施例中，设置信息可以存储在存储设备中，并且基于所存储的设置信息，可以在框S12将第一存储体区域设置为运算模式，并且可以在框S13将第二存储体区域设置为常规模式。
存储设备可以基于设置信息为第一存储体区域生成第一模式信号，并且可以为第二存储体区域生成第二模式信号。在框S14，第二模式信号可以包括用于禁用第二PE组的第二处理元件的信息，因此第二PE组可以不执行运算处理。而且，第一模式信号可以包括用于启用第一PE组的第一处理元件的信息。
此后，可以根据来自存储器控制器的各种命令/地址来执行运算处理和存储操作。作为示例，在框S15，可以基于控制逻辑的控制对第一存储体区域执行使用第一处理元件的运算处理，并且可以执行对第二存储体区域的存储体的数据访问操作。此外，可以一起或同时执行上述运算处理和数据访问。
图5是示出其中第一存储体区域被设置为运算模式并且第二存储体区域被设置为常规模式的操作示例的流程图。
参照图5，存储器控制器可以提供用于存储设备的运算处理和存储操作的各种命令和地址，并且可以提供用于设置为运算模式的第一存储体区域中的运算处理的活动命令。在框S21，存储设备可以接收针对第一存储体区域的活动命令，并且在框S22，激活第一存储体区域中的多个存储体的行。
第一PE组的第一处理元件可以使用从对应的存储体读取的数据来执行运算处理，或者可以将运算处理结果存储在对应的存储体中。作为示例，在框S23，由多个第一处理元件使用从第一存储体区域中的激活行读取的数据来执行并行运算处理，或者由多个第一处理元件执行的运算处理的结果可以存储在第一存储体区域的激活行中。
存储器控制器可以提供用于设置为常规模式的第二存储体区域中的存储操作的活动命令，并且在框S24，存储设备可以接收针对第二存储体区域的活动命令。在框S25，存储设备可以基于从存储器控制器接收的地址来激活第二存储体区域的多个存储体中所选的一个存储体的行，并且在框S26，存储设备可以访问所选存储体的数据。
图6是示出根据本发明构思的一些实施例的在具有多个通道的存储设备中设置存储体区域的示例的示图。
如图6所示，存储设备可以包括多个通道(例如，第一通道CH1和第二通道CH2)，并且第一通道CH1和第二通道CH2可以根据彼此独立的接口与外部存储器控制器(或主机)通信。作为示例，第一通道CH1和第二通道CH2可以通过彼此独立设置的总线来接收命令/地址和数据，并且第一通道CH1和第二通道CH2可以独立地从存储器控制器接收上述实施例中的设置信息。
参照第一通道CH1，第一通道CH1可以包括多个存储体(例如，第一存储体BANK 0至第八存储体BANK 7)，并且第一存储体BANK 0至第八存储体BANK 7可以被划分为至少两个存储体组。图6示出了其中第一存储体组BG0包括第一存储体BANK 0至第四存储体BANK 3，并且第二存储体组BG1包括第五存储体BANK 4至第八存储体BANK 7的示例。另外，图6示出了其中一个处理元件PE对应于两个存储体的示例，并且因此可以提供与第一存储体BANK 0至第八存储体BANK 7分别对应的第一处理元件PE0至第四处理元件PE3。
另外，第一通道CH1和第二通道CH2中的每一个可以包括：被配置为与存储器控制器通信的输入/输出线IO、作为用于传输访问数据的路径的数据总线、用于访问存储体的数据的存储体控制器、以及用于解码来自存储器控制器的命令/地址的命令解码器。根据实现示例，示出了存储体控制器被共同地布置在多个存储体中，但是该存储体控制器可以与每个存储体相对应地布置，并且该存储体控制器可以执行与运算处理和/或存储操作有关的各种控制，诸如存储区中包括的行的激活操作、预充电操作和用于数据访问的列选择操作。
根据本发明构思的示例实施例，上述存储体区域可以对应于存储体组，或者可以包括两个或更多个存储体组。例如，第一存储体组BG0可以对应于第一存储体区域BR0，并且第二存储体组BG1可以对应于第二存储体区域BR1。可以以各种方式对存储体组进行划分，例如，可以基于存储体组来布置与各种信号的传输有关的线，并且可以设置与存储操作有关的各种参数。例如，可以通过为每个存储体布置的本地IO和为每个存储体组布置的存储体组IO来传递数据，并且可以通过相同存储体组IO来传递相同存储体组中包括的存储体的数据。另外，可以通过基于存储体组的设计来设置各种参数值。作为示例，关于多个存储体之间的读间隔，可以将相同存储体组中的存储体之间的读间隔设置为比不同组的存储体之间的读间隔相对更长。
此外，根据本发明构思的示例实施例，第一通道CH1和第二通道CH2中的每一个还可以包括模式控制器Mode Ctrl，该模式控制器Mode Ctrl从存储器控制器接收设置信息(未示出)。另外，由于将每个存储体组设置为存储体区域，所以可以对应于每个存储体组来设置模式信号发生器。在图6中，示出了其中第一模式信号发生器Mode Gen1对应于第一存储体组BG0并且第二模式信号发生器Mode Gen 2对应于第二存储体组BG1的示例。
根据上述配置，可以基于模式控制器Mode Ctrl的控制来设置第一存储体组BG0和第二存储体组BG1的模式，并且可以将第一存储体组BG0和第二存储体组BG1中的任一个选择性地设置为运算模式。替代地，可以基于模式控制器Mode Ctrl的控制将第一存储体组BG0和第二存储体组BG1两者设置为运算模式或常规模式。另外，当对存储设备的所有存储体批量执行运算处理时，可能无法使用总线进行存储操作。然而，根据本发明构思的上述实施例，可以通过针对每个存储体组的模式设置和模式切换来确保要用于存储操作的总线，并且可以高效地利用存储设备的性能。
图7是示出其中根据本公开的示例实施例的存储设备包括高带宽存储器(HBM)的示例的框图。
通过包括具有彼此独立的接口的多个通道，HBM 400可以具有增大的带宽。参照图7，HBM 400可以包括多个管芯，并且作为示例，可以包括缓冲器管芯410(或逻辑管芯)和堆叠在其上的一个或多个核心管芯。在图7的示例中，示出了在HBM 400中设置四个核心管芯的示例，但是在本发明构思的不同实施例中，核心管芯的数量可以变化。下面将参考核心管芯中的第一核心管芯420来描述图7的配置。
作为一个或多个通道，在图7的示例中，示出了其中第一核心管芯420包括第一通道CH1和第二通道CH2的情况。缓冲器管芯410可以包括被配置为与存储器控制器(或主机)通信的接口电路(未示出)，并且第一核心管芯420可以通过缓冲器管芯410从存储器控制器接收命令/地址和数据。另外，根据本发明构思的示例实施例，第一通道CH1和第二通道CH2中的每一个可以包括命令解码器421。尽管在图7中未示出，但是可以在第一通道CH1和第二通道CH2的每一个中设置根据上述实施例的用于模式控制操作的模式控制器。
在图7中示出了其中HBM 400的每个通道包括至少两个伪通道的实现示例。作为示例，第一通道CH1可以包括第一伪通道PC0和第二伪通道PC1，并且虽然与第一伪通道PC0和第二伪通道PC1相对应的数据总线彼此分离地实现，但是第一伪通道PC0和第二伪通道PC1可以共享命令解码器421。第二通道CH2可以包括第一伪通道PC2和第二伪通道PC3。另外，根据各种实施例，与模式设置有关的各种组件中的一些组件被实现为与第一伪通道PC0和第二伪通道PC1共享，而其他组件可以针对每个伪通道分离地实现。即，第一伪通道PC0和第二伪通道PC1可以通过分离的数据总线与存储器控制器对接，并且可以通过公共的命令/地址总线与存储器控制器对接。
根据本发明构思的示例实施例，第一伪通道PC0和第二伪通道PC1中的每一个可以包括多个存储体区域。作为示例，第一伪通道PC0可以包括第一存储体区域BR0和第二存储体区域BR1，并且第二伪通道PC1可以包括第三存储体区域BR2和第四存储体区域BR3。另外，可以与第一存储体区域BR0至第四存储体区域BR3分别对应地设置第一模式信号发生器Mode Gen0、第二模式信号发生器Mode Gen1、第三模式信号发生器Mode Gen2和第四模式信号发生器Mode Gen3，并且第一模式信号发生器Mode Gen0至第四模式信号发生器ModeGen3中的每一个可以控制针对对应的存储体区域设置的处理元件(或PE组，未示出)的启用。
根据操作示例，可以在一个通道或一个伪通道内可变地设置多个存储体区域的模式。以第一通道CH1为例，第一存储体区域BR0至第四存储体区域BR3中的一些可以被设置为运算模式，而另一些存储体区域可以被设置为常规模式。替代地，以第一伪通道PC0为示例，第一存储体区域和第二存储体区域BR0和BR1中的一个可以被设置为运算模式，而另一个可以被设置为常规模式。另外，根据各种实施例，可以以伪通道为单位来设置存储体区域的模式。作为示例，存储设备可以实现为使得第一伪通道PC0和第二伪通道PC1中的一个的存储体区域被设置为运算模式，而另一个伪通道的存储体区域被设置为常规模式。
根据本发明构思的示例实施例，用于运算处理的多个处理元件可以与核心管芯的存储体分别对应地布置，并且通过将存储体划分为多个存储体区域，能够提供针对每个存储体区域来的可变模式设置。因此，不仅可以快速地处理存储设备中的大量操作，而且可以根据正在执行的各种类型的应用来定制或优化运算操作。
图8是示出根据本发明构思的示例实施例的存储系统的框图。图8示出了其中将上述实施例的设置信息存储在存储设备中的模式寄存器组(MRS)中的示例。
参照图8，存储系统500可以包括存储器控制器510和存储设备520，并且存储器控制器510可以包括第一接口电路(I/F1)511和模式设置器512。另外，存储设备520可以包括第二接口电路(I/F2)521、存储单元阵列522、运算逻辑523和控制逻辑524。尽管为了便于描述而省略了详细图示，但是存储单元阵列522可以包括多个存储体区域，并且运算逻辑523可以包括与存储体区域分别对应的多个PE组以及控制多个PE组的启用的模式信号发生器。
第一接口电路511和第二接口电路521可以通过各种总线来发送和接收各种信号。作为示例，第二接口电路521可以通过时钟引脚接收时钟信号CLK，通过数据引脚发送和接收数据DATA，并且通过命令/地址引脚接收命令/地址。作为示例，可以通过命令/地址总线CA BUS将上述实施例中的设置信息提供给第二接口电路521。
控制逻辑524可以包括模式寄存器组524_1和命令解码器524_2，并且模式寄存器组524_1和命令解码器524_2中的至少一些可以构成上述实施例中的模式控制器。模式寄存器组524_1可以包括由模式寄存器MR地址MA[0：K]指示的多个模式寄存器。另外，上述实施例中的设置信息可以存储在从多个模式寄存器中选择的一个或多个模式寄存器中。作为示例，可以从存储器控制器510提供设置信息作为OP码OP[0：7]。在图8中，示出了第一模式寄存器MR 0至第九模式寄存器MR 8作为多个模式寄存器，并且示出了8位OP码OP[0：7]，但是本发明构思的实施例不限于此，并且可以以各种方式实现。
以HBM MRS规范为示例，多个模式寄存器中的一些可以存储与HBM操作环境设置有关的各种类型的信息，并且还可以提供保留的未来使用(RFU)字段。设置信息(或OP码(OP[0：7]))可以存储在一个或多个模式寄存器的RFU字段中。存储器控制器510可以将MR地址(MA[0：K])与请求存储设置信息的MRS命令一起提供，并且可以基于命令解码器524_2的控制将设置信息存储在由MR地址MA[0：K]指示的区域中。
图9是示出根据本公开实施例的存储设备的具体实现示例的框图。作为示例，图9的存储设备600可以包括多个通道CH A、CH B、CH C和CH D，并且根据应用于每个通道的本发明构思实施例，在每个通道中提供多个存储体区域，并且可以针对每个存储体区域设置其操作模式。根据示例实施例，图9的存储设备600可以对应于HBM的任何核心管芯，并且可以在存储设备600的外部区域中设置用于传输功率的多个功率硅通孔(TSV)。
参照图9的存储设备600的一个通道(例如，通道A(CH A))，通道A(CH A)可以包括作为多个存储体区域的第一存储体区域BR0至第四存储体区域BR3，并且可以对应于每个存储体区域设置一个或多个处理元件(例如，ALU)。在图9中，示出了其中第一存储体区域BR0包括八个存储体A0至H0并且对应于两个存储体来设置一个处理元件的示例。而且，在示例实施例中，一个存储体区域可以对应于一个存储体组。
通道A(CH A)可以包括MRS和命令解码器CMDDEC 610，并且第一模式信号发生器621、第二模式信号发生器622、第三模式信号发生器623和第四模式信号发生器624可以对应于第一存储体区域BR0、第二存储体区域BR1、第三存储体区域BR2和第四存储体区域BR3。MRS和命令解码器610可以从外部的存储器控制器接收列信号C[0：7]作为设置信息OP[0：7]，并将列信号C[0：7]存储在MRS中的模式寄存器(例如，MR 8)中。另外，为了基于存储在MR8中的信息为第一存储体区域BR0至第四存储体区域BR3设置模式，可以将存储在模式寄存器MR 8中的设置信息OP[0：7]与指示模式寄存器MR 8的信息一起提供给第一模式信号发生器621至第四模式信号发生器624，并且第一模式信号发生器621至第四模式信号发生器624中的每一个可以基于接收到的设置信息OP[0：7]来生成模式信号。根据实现示例，当接收到具有不同值的设置信息OP[0：7]时，第一模式信号发生器621至第四模式信号发生器624可以输出用于启用分别对应的PE组的模式信号。当第三模式信号发生器623输出逻辑高模式信号时，在图9中示出了其中将第三存储体区域BR2设置为运算模式的示例。
图9所示的存储设备600可以是HBM，并且每个通道可以包括至少两个伪通道。根据实现示例，第一存储体区域BR0和第二存储体区域BR1可以被包括在第一伪通道PC0中，并且第三存储体区域BR2和第四存储体区域BR3可以被包括在第二伪通道PC1中。另外，根据存储体所布置的位置，每个通道可以被划分为由预定地址(例如，BA3信息)指示的至少两个区域。作为示例，第一存储体区域BR0和第三存储体区域BR2可以被包括在顶部区域中，而第二存储体区域BR1和第四存储体区域BR3可以被包括在底部区域中。
图10是示出将多个核心管芯划分为堆叠ID SID的示例的示图。如图10所示，HBM可以包括多个(例如，8个)核心管芯，并且核心管芯可以包括具有第一ID SID0的第一管芯区域和具有第二ID SID1的第二管芯区域。
根据实现示例，一个通道可以包括具有不同ID的至少两个核心管芯的存储体。作为示例，第一核心管芯CD1的一个或多个存储体和第五核心管芯CD5的一个或多个存储体可以构成通道A(CH A)，并且相应地，至少两个核心管芯可以被配置为通过共同接口与存储器控制器进行通信。此外，根据本发明构思的示例实施例，对于构成同一通道A(CH A)的第一核心管芯CD1和第五核心管芯CD5，当设置存储体区域的模式时，可以基于堆叠ID SID来选择第一核心管芯CD1和第五核心管芯CD5的存储体区域。根据图10所示的配置示例，存储设备可以实现为包括多个存储颗粒(RANK)。
图11是示出从存储器控制器提供的设置信息的实现示例的表。在图11中，示出了其中根据设置信息OP[0：7]的值以各种方式执行模式设置的示例，并且描述了通道A(CH A)中的操作示例(或模式设置示例)。
参照图9至图11，可以根据MR地址MA[0：4]来确定将要存储设置信息OP[0：7]的模式寄存器的位置，并且可以根据设置信息OP[0：7]的值来可变地设置第一存储体区域BR0至第四存储体区域BR3的模式。作为示例，可以基于OP码OP0和OP1的信息来确定运算模式的进入或运算模式的退出，并且还可以基于OP码OP2和OP3的信息，根据堆叠ID SID来选择核心管芯。另外，当每个通道包括多个伪通道时，可以基于OP码OP4和OP5的信息来选择进入运算模式的伪通道。另外，当在逻辑上或物理上将同一通道(或同一伪通道)划分到多个区域(例如，顶部区域和底部区域)时，可以基于OP码OP6和OP7的信息来选择进入运算模式的区域。
根据图11所示的实现示例，当设置信息OP[0：7]具有如图11的情况(1)所示的值“0”时，可以将存储设备600设置为对应于默认模式的常规模式，因此可以将存储设备600中的所有存储体区域设置为常规模式。
当设置信息OP[0：7]具有如图11的情况(2)所示的值时，可以根据OP码OP2至OP5来选择具有第一ID SID0的核心管芯的第一伪通道PC0，并且可以根据OP码OP6和OP7来选择第一伪通道PC0的所有存储体。另外，SID0的第一伪通道PC0的所有存储体可以根据OP码OP0和OP1进入运算模式。
当设置信息OP[0：7]具有如图11的情况(3)所示的值时，可以根据OP码OP2至OP5来选择SID0和SID1的第一伪通道PC0，并且可以根据OP码OP6和OP7来选择第一伪通道PC0的所有存储体。另外，SID0和SID1的第一伪通道PC0的所有存储体可以根据OP码OP0和OP1进入运算模式。
当设置信息(OP[0：7])具有如图11的情况(4)所示的值时，可以根据OP码OP2至OP5来选择SID0的第一伪通道PC0，并且可以根据OP码OP6和OP7来选择SID0的第一伪通道PC0的底部区域的存储体(例如，LO至M0)。另外，SID0的第一伪通道PC0的底部区域中的存储体可以根据OP码OP0和OP1进入运算模式。
当设置信息OP[0：7]具有如图11的情况(5)的值时，SID0的第一伪通道PC0和第二伪通道PC1的底部区域中的存储体可以进入运算模式，以及当设置信息OP[0：7]具有如图11的情况(6)的值时，SID0的第一伪通道PC0的所有存储体可以退出运算模式。
如上所述，根据图11所示的设置信息OP[0：7]的模式控制仅是示例，并且通过改变设置信息OP[0：7]的码值，存储体区域的模式可以根据各种方法进行设置。
图12至图14是示出根据本发明构思的示例实施例的存储设备的各种操作示例的示图。
参照图12，存储设备700可以包括接口电路(I/F)710、命令解码器720和存储单元阵列760。存储单元阵列760可以包括多个存储体区域(例如，第一存储体区域761、第二存储体区域762、第三存储体区域763和第四存储体区域764)。根据实施例，示出了以下示例：其中第一存储体区域BR0 761包括第一伪通道PC0的第一存储体组BG0和第二存储体组BG1，并且第二存储体区域BR1 762包括第一伪通道PC0的第三存储体组BG2和第四存储体组BG3。
根据上述实施例，可以与每个存储体区域相对应地设置包括一个或多个处理元件的PE组，并且可以与每个PE组相对应地设置时钟发生器，以向PE组内的处理元件提供驱动时钟信号。另外，模式信号发生器可以对应于每个存储体区域。如图12所示，示出了以下示例：其中对应于第一存储体区域BR0761、第二存储体区域BR1 762、第三存储体区域BR2763和第四存储体区域BR3764，提供了第一模式信号发生器731、第二模式信号发生器732、第三模式信号发生器733和第四模式信号发生器734，第一时钟发生器PE CLK DIVIDER1 741、第二时钟发生器PE CLK DIVIDER2 742、第三时钟发生器PE CLK DIVIDER3 743和第四时钟发生器PE CLK DIVIDER4 744，以及第一PE组PE Group0 751、第二PE组PE Group1 752、第三PE组PE Group2 753和第四PE组PE Group3 754。
尽管在图12中，示出了用于存储设置信息的MRS被提供在命令解码器720中，但是可以示出MRS被布置在命令解码器720的外部，并且示出了用于生成驱动时钟信号PE_CLK1、PE_CLK2、PE_CLK3和PE_CLK4的时钟分频器，作为第一时钟发生器741至第四时钟发生器744。
接口电路710可以通过各种类型的引脚与外部存储器控制器(未示出)通信，并且可以通过时钟引脚CK_P和数据引脚DQ_P发送/接收时钟信号和数据。另外，关于命令/地址，可以设置用于接收行信号的行引脚R_P和用于接收列信号的列引脚C_P。在示例实施例中，可以通过列引脚C_P接收设置信息。另外，通过时钟引脚CK_P接收的时钟信号被提供给第一时钟发生器741至第四时钟发生器744，并且可以用来生成驱动时钟信号PE_CLK1至PE_CLK4。
根据示例实施例，可以通过以下方式来启用或禁用处理元件：将驱动时钟信号提供给与被设置为运算模式的存储体区域相对应的PE组，并且阻止将驱动时钟信号提供给与被设置为常规模式的存储体区域相对应的PE组。作为操作示例，可以将指示用于设置的模式寄存器的信息MR_EN和设置信息OP[0：7]提供给第一模式信号发生器731至第四模式信号发生器734。第一模式信号发生器731至第四模式信号发生器734可以处理接收到的信息，以生成第一模式信号PE_MODE1、第二模式信号PE_MODE2、第三模式信号PE_MODE3和第四模式信号PE_MODE4，并将所生成的第一模式信号PE_MODE1至第四模式信号PE_MODE4提供给第一时钟发生器741至第四时钟发生器744以及第一PE组751至第四PE组754。假设第一存储体区域761被设置为运算模式，则第一时钟发生器741可以响应于第一模式信号PE_MODE1来激活第一驱动时钟信号PE_CLK1；剩余的驱动时钟信号PE_CLK2至PE_CLK4可以被去激活。
图13是示出其中存储设备根据图11的情况(4)进行操作的示例的波形图。图12的存储设备700对应于SID0。第一存储体区域761的第一存储体组BG0和第二存储体组BG1可以包括在第一伪通道PC0的顶部区域中，并且第二存储体区域762的第三存储体组BG2和第四存储体组BG3可以包括在第一伪通道PC0的底部区域中。作为示例，第一存储体组BG0可以包括图11的存储体A0、B0、E0和F0，并且第二存储体组BG1可以包括图11的存储体C0、DO、G0和H0。
存储设备700可以在常规模式下操作，并且可以从存储器控制器与用于MRS设置的MRS命令一起接收指示模式寄存器的位置的MR地址(MA[0：4])和设置信息OP[0：7]。设置信息OP[0：7]可以包括根据图11的情况(4)的信息。当与第一伪通道PC0的底部区域相对应的第二存储体区域762被设置为运算模式时，第二模式信号PE_MODE2可以被激活并且第二驱动时钟信号PE_CLK2可以被激活以提供给第二PE组752。另外，可以在运算模式期间提供至少一个活动命令(BO ACT、B1 ACT)以进行运算处理，并且多个存储体可以一起被激活。
此后，可以接收用于模式改变的设置信息OP[0：7]，并且可以根据设置信息OP[0：7]将第二存储体区域762改变为常规模式。因此，第二模式信号PE_MODE2可以被去激活，并且第二驱动时钟信号PE_CLK2可以被去激活。
图14是示出其中存储设备根据上述图11的情况(5)进行操作的示例的波形图。参照图14，当根据图11的情况(5)设置模式时，可以设置与第一伪通道PC0和第二伪通道PC1的底部区域相对应的第二存储体区域762和第四存储体区域764为运算模式。作为示例，第二模式信号PE_MODE2和第四模式信号PE_MODE4可以被激活，并且第二驱动时钟信号PE_CLK2和第四驱动时钟信号PE_CLK4可以被激活并分别被提供给第二PE组752和第四PE组754。另外，在运算模式期间，可以提供至少一个活动命令(B0 ACT、B1 ACT)以进行运算处理，然后当设置信息OP[0：7]改变时，第二模式信号PE_MODE2和第四模式信号PE_MODE4以及第二驱动时钟PE_CLK2和第四驱动时钟PE_CLK4可以被去激活。
图15和图16是分别示出根据本发明构思的另一示例实施例的存储设备的实现示例和操作示例的示图。图15和图16示出了可以用于模式设置的各种命令/地址。
参照图15，存储设备800可以包括接口电路(I/F)810、命令解码器820和存储单元阵列860，并且存储单元阵列860可以包括第一存储体区域BR0861、第二存储体区域BR1862、第三存储体区域BR2 863和第四存储体区域BR3 864。此外，对应于第一存储体区域861至第四存储体区域864，可以提供第一模式信号发生器831、第二模式信号发生器832、第三模式信号发生器833和第四模式信号发生器834，第一时钟发生器PE CLK DIVIDER1 841、第二时钟发生器PE CLK DIVIDER2 842、第三时钟发生器PE CLK DIVIDER3 843和第四时钟发生器PE CLK DIVIDER3 844，以及第一PE组PE Group0 851、第二PE组PE Group1 852、第三PE组PE Group2 853和第四PE组PE Group3 854。
接口电路810可以通过时钟引脚CK_P、数据引脚DQ_P、行引脚R_P和列引脚C_P与存储器控制器通信，并且至少一个命令可以用于进行模式设置。图15示出了其中将活动命令ACT、预充电命令PRE和至少一个地址信息用于模式设置的示例。然而，本发明构思的实施例不限于此，并且可以基于各种其他类型的命令来执行模式设置。另外，作为示例，地址信息可以包括行地址RA[0：14]和存储体地址BA[0：3]，它们各自包括一个或多个位。根据实现示例，可以通过行引脚R_P接收行地址RA[0：14]和存储体地址BA[0：3]。
命令解码器820可以将命令/地址解码结果提供给第一模式信号发生器831至第四模式信号发生器834，并且第一模式信号发生器831至第四模式信号发生器834中的每一个可以基于接收到的解码结果来生成模式信号。图16示出了根据基于图15所示的命令/地址所设置的模式来执行运算处理的示例。作为示例，以与上述图13的情况相同的方式，示出了将第二存储体区域762设置为运算模式的情况。
作为操作示例，可以基于活动命令ACT和地址信息来执行存储体区域的进入运算模式。例如，存储体地址BA[0：3]可以包括指示要进入运算模式的存储体区域的信息，并且活动命令ACT和行地址RA[0：14]可以用作用于指示进入运算模式的命令。例如，当行地址RA[0：14]的至少一些位具有特定码时，可以命令运算模式进入。
可以基于接收到的命令/地址来激活第二模式信号PE_MODE2和第二驱动时钟信号PE_CLK2，并且可以接收至少一个活动命令B0 ACT。另外，可以定义用于从运算模式退出的命令。作为示例，当顺序地接收到活动命令ACT和预充电命令PRE时，可以将存储体区域改变为常规模式。例如，可以通过活动命令ACT和行地址RA[0：14]的至少一些位的特定码来命令从运算模式退出，然后可以响应于接收到预充电命令PRE来改变模式。另外，存储体地址BA[0：3]可以指示要从运算模式退出的存储体区域。
根据以上图15和图16所示的实施例，除了设置模式寄存器之外，可以使用存储体地址和行地址的特定位以及诸如活动命令ACT和预充电命令PRE之类的各种命令来设置存储体区域的模式，并且可以设置从运算模式退出。
图17是示出根据本发明构思的实施例的包括数据处理系统的服务器系统的框图。
参照图17，服务器系统900可以包括管理器910和多个服务器920_1，920_2...920_K。多个服务器920_1至920_K中的每一个可以对应于上述实施例中的数据处理系统。多个服务器920_1至920_K通过支持预定协议(例如，PCI、PCIe等)的总线彼此连接，并且作为示例，多个服务器920_1至920_K可以基于管理器910的控制通过P2P连接结构彼此通信。
参照任何一个服务器(例如，第一服务器920_1)，第一服务器920_1可以包括主机和根据上述实施例的一个或多个存储设备MEM，并且可以根据服务器的功能执行各种类型的运算处理，并存储处理结果。根据实施例，每个存储设备MEM可以包括多个存储体和与之相对应布置的处理元件，并且可以通过主机控制和/或自控制来执行运算处理。根据上述实施例，可以将存储设备MEM的多个存储体划分为至少两个存储体区域，并且可以针对每个存储体区域设置操作模式。即，一些存储体区域可以在被设置为运算模式时执行运算处理，而其他存储体区域可以在被设置为常规模式时执行存储操作。另外，存储设备MEM可以如上所述基于MRS设置来改变模式，或者可以基于对命令/地址的解码来改变模式。在各种实施例中，服务器系统900可以对应于神经网络服务器系统，并且第一服务器920_1可以对存储设备MEM执行控制操作，使得在执行大量的神经网络运算时至少一些运算可以由存储设备MEM执行。
图18是示出应用了根据本公开实施例的存储设备的移动系统1000的框图。
参照图18，移动系统1000可以包括相机1100、显示器1200、音频处理单元1300、网络处理器1400、DRAM 1500a和1500b、闪存设备1600a和1600b以及I/O设备1700a和1700b，并且可以包括应用处理器(以下称为AP)1800。移动系统1000可以实现为膝上型计算机、移动电话、智能电话、平板个人计算机(PC)或可穿戴计算机。另外，移动系统1000可以实现为服务器或个人计算机。
相机1100可以根据用户的控制来捕获静止图像或运动图片。相机1100可以实现为多个，例如前相机和后相机。显示器1200可以以各种形式实现，例如液晶显示器(LCD)、有机发光二极管(OLED)显示器、有源矩阵有机发光二极管(AM-OLED)和等离子显示面板(PDP)。音频处理单元1300可以处理存储在闪存设备1600a和1600b中的内容中包括的音频数据。例如，音频处理单元1300可以对音频数据执行各种处理，诸如解码、放大、噪声滤波等。
网络处理器1400可以是被配置为处理网络数据的处理器。网络处理器1400可以执行诸如报头解析、模式匹配、位字段操纵、表查找、分组排序管理、分组修改和数据移动之类的功能。I/O设备1700a和1700b可以包括提供数字输入输出功能的设备，例如USB或存储设备、数码相机、SD卡、触摸屏、DVD、调制解调器和网络适配器。
AP 1800控制移动系统1000的整体操作。详细地，AP 1800可以控制显示器1200以在显示器1200上显示存储在闪存设备1600a和1600b中的一部分内容。此外，当通过I/O设备1700a和1700b接收到用户输入时，AP 1800可以执行与用户输入相对应的控制操作。
AP 1800可以被提供为驱动应用程序、操作系统(OS)等的片上系统(以下称为SoC)。由SoC驱动的操作系统的内核可以包括I/O调度程序和用于控制闪存设备1600a和1600b的设备驱动程序。设备驱动程序可以通过参考由I/O调度程序管理的同步队列的数量来控制闪存设备1600a和1600b的访问性能，或者控制SoC内部的CPU模式和动态电压频率缩放(DVFS)级别。
根据实施例，移动系统1000可以包括多个DRAM 1500a和1500b。在一个实施例中，AP 1800可以嵌入控制器1810，因此DRAM 1500a可以直接连接到AP 1800。在一个实施例中，AP 1800可以包括具有神经处理单元(NPU)的NPU块或NPU芯片1820，其是用于AI数据操作的专用电路，因此DRAM 1500b可以另外安装在NPU块或NPU芯片1820上。
与I/O设备1700a和1700b或闪存设备1600a和1600b相比，DRAM 1500a和1500b具有相对较小的等待时间和带宽。在移动系统1000加电时，初始化DRAM 1500a和1500b，并且可以加载操作系统和应用数据并将DRAM 1500a和1500b用作操作系统和应用数据的临时存储位置，或者可以用作各种软件代码的执行空间。移动系统1000频繁地执行同时加载多个应用的多任务操作，并且应用之间的切换和执行速度被用作移动系统1000的性能指标。
在DRAM 1500a和1500b中，可以执行加/减/乘/除四种算术运算、矢量运算、地址运算或FFT运算。另外，可以在DRAM 1500a和1500b中执行用于推断的函数。在此，可以使用人工神经网络以深度学习算法执行推断。深度学习算法可以包括：通过各种数据来学习模型的训练步骤；以及利用所训练的模型来识别数据的推断步骤。例如，用于推断的函数包括双曲正切函数、S形函数和修正线性单位(ReLU)函数。例如，在DRAM 1500b中，可以执行用于推断的函数，并且NPU块或NPU芯片1820可以基于存储在DRAM 1500b中的数据来执行AI数据操作。
取决于实施例，移动系统1000可以包括多个存储设备或多个闪存设备1600a和1600b。在一个实施例中，AP 1800可以包括接口1830，并且相应地，闪存设备1600a和1600b可以直接连接到AP 1800。例如，AP 1800可以实现为SoC，闪存设备1600a可以实现为单独的芯片，并且AP 1800和闪存设备1600a可以组装为单个封装。然而，本发明构思不限于此，并且多个闪存设备1600a和1600b可以通过连接而电连接到移动系统1000。
闪存设备1600a和1600b可以存储通过相机1100拍摄的照片，或者可以存储通过数据网络传输的数据，例如，增强现实/虚拟现实、高清(HD)或4K超高清(UHD)内容。
可以使用各种类型的封装来安装闪存1620和/或存储器控制器1610。例如，可以使用诸如以下封装来安装闪存1620和/或存储器控制器1610：封装上封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料有引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、碟片包装的晶粒、晶圆形式的管芯、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制四方扁平封装(MQFP)、薄四方扁平封装(TQFP)、小外形封装(SOIC)、紧缩小外形封装(SSOP)、薄型小外形封装(TSOP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)、晶圆级处理堆叠封装(WSP)等。
DRAM 1500a可以对应于以上参考图1至图16描述的存储设备，并且可以包括处理元件PE。而且，控制器1810可以对应于以上参考图1至图16描述的存储器控制器。例如，用户可以通过相机1100拍摄对象，并且相应地，移动系统1000可以对通过相机1100输入的对象的图像执行图像信号处理。在下文中，将描述移动系统1000与图像信号处理有关的操作。
AP 1800中的控制器1810可以根据上述实施例确定每个存储体区域的操作模式，并且可以将指示所确定的模式的设置信息提供给DRAM 1500a。DRAM 1500a可以基于设置信息来控制存储体区域的模式设置，并且提供在DRAM 1500a中的存储体区域中的至少一些存储体区域可以进入运算模式。
例如，包括在DRAM 1500a中的处理元件PE可以执行与通过相机1100输入的对象图像有关的数据操作，并且可以将操作结果提供给控制器1810。AP 1800可以基于从控制器1810接收的操作结果来生成与对象图像有关的对象识别结果，并将所生成的对象识别结果提供给I/O设备1700a。对于另一示例，包括在DRAM 1500a中的处理元件PE可以通过执行与经由相机1100输入的对象图像有关的数据操作来生成对象识别结果，并且可以将所生成的对象识别结果提供给控制器1810。AP 1800可以将由控制器1810接收的对象识别结果提供给I/O设备1700a。
尽管已经参照本发明构思的实施例具体示出并描述了本发明构思，但是将会理解，在不脱离所附权利要求书的精神和范围的情况下，可以在其中进行形式和细节上的各种变化。

Claims (20)

1.一种存储设备，包括：
存储单元阵列，包括各自包括多个存储体的第一存储体区域和第二存储体区域；
运算逻辑，包括与所述第一存储体区域相对应的一个或多个第一处理元件PE和与所述第二存储体区域相对应的一个或多个第二处理元件PE；
控制逻辑，被配置为基于外部源设置信息来控制第一存储体区域和第二存储体区域的模式；
第一模式信号发生器，被配置为基于所述控制逻辑的控制来生成用于控制所述第一PE的启用的第一模式信号；以及
第二模式信号发生器，被配置为基于所述控制逻辑的控制来生成用于控制所述第二PE的启用的第二模式信号，
其中，响应于所述第一存储体区域被设置为运算模式并且所述第二存储体区域被设置为常规模式，所述第一模式信号发生器被配置为输出所述第一模式信号以启用所述第一PE，并且所述第二模式信号发生器被配置为输出所述第二模式信号以禁用所述第二PE。
2.根据权利要求1所述的存储设备，其中，所述第一存储体区域包括多个第一存储体，所述第二存储体区域包括多个第二存储体，
响应于外部源活动命令，所述第一存储体区域的至少两个第一存储体被一起激活，并且
响应于所述外部源活动命令，所述第二存储体区域中的一个存储体被选择性地激活。
3.根据权利要求2所述的存储设备，其中，所述第一PE被配置为使用从所述第一存储体区域中的所述至少两个第一存储体的激活的行中读取的数据来并行地执行运算。
4.根据权利要求1所述的存储设备，其中，所述第一PE被配置为与所述第二存储体区域的数据访问并行地执行运算处理。
5.根据权利要求1所述的存储设备，其中，所述控制逻辑被配置为：接收值被改变的设置信息，并且基于改变后的设置信息将所述第一存储体区域和所述第二存储体区域两者设置为所述运算模式或所述常规模式。
6.根据权利要求1所述的存储设备，其中，所述控制逻辑包括具有多个模式寄存器的模式寄存器组MRS、以及用于对外部源命令/地址进行解码的命令解码器，并且所述控制逻辑被配置为将接收到的包括OP码的命令存储在所述MRS中作为所述设置信息。
7.根据权利要求6所述的存储设备，还包括：接口电路，被配置为接收所述外部源命令/地址，
其中，所述接口电路包括用于接收行信号的行引脚和用于接收列信号的列引脚，并且所述接口电路被配置为通过所述列引脚接收所述设置信息。
8.根据权利要求6所述的存储设备，其中，所述控制逻辑被配置为将所述OP码共同地提供给所述第一模式信号发生器和所述第二模式信号发生器，并且响应于所述OP码，所述第一模式信号发生器被配置为生成所述第一模式信号，并且所述第二模式信号发生器被配置为生成所述第二模式信号。
9.根据权利要求6所述的存储设备，还包括用于接收行信号的行引脚和用于接收列信号的列引脚，并且还包括接口电路，所述接口电路被配置为通过所述行引脚接收所述外部源命令/地址，其中，所述控制逻辑被配置为接收一个或多个命令和一个或多个地址的组合作为所述设置信息，
其中，所述控制逻辑被配置为基于活动命令和预充电命令中的至少一个与行地址的组合来控制所述第一存储体区域和所述第二存储体区域的模式。
10.根据权利要求9所述的存储设备，其中，所述控制逻辑还被配置为接收存储体地址，并且基于所述存储体地址的信息来选择要进入所述运算模式的存储体区域。
11.根据权利要求1所述的存储设备，还包括：被配置为向所述第一处理元件PE提供第一驱动时钟信号的第一时钟发生器和被配置为向所述第二PE提供第二驱动时钟信号的第二时钟发生器，
其中，响应于所述第一模式信号，所述第一时钟发生器被配置为向所述第一PE提供第一驱动时钟信号，并且响应于所述第二模式信号，所述第二时钟发生器被配置为阻止向所述第二PE提供第二驱动时钟信号。
12.一种与存储器控制器通信的存储设备，所述存储设备包括：
存储单元阵列，包括第一存储体区域和第二存储体区域，每个存储体区域包括多个存储体；
运算逻辑，包括与所述第一存储体区域相对应的一个或多个第一处理元件PE和与所述第二存储体区域相对应的一个或多个第二处理元件PE；
接口电路，被配置为与所述存储器控制器对接，并从所述存储器控制器接收用于设置所述第一存储体区域和所述第二存储体区域的模式的设置信息；以及
控制逻辑，被配置为响应于接收到具有第一值的设置信息，将所述第一存储体区域设置为运算模式，并且将所述第二存储体区域设置为常规模式，
其中，基于所述控制逻辑的控制，所述第一PE被配置为与所述第二存储体区域的数据访问并行地执行运算处理。
13.根据权利要求12所述的存储设备，还包括：模式寄存器组MRS，包括用于设置所述存储设备的操作环境的多个模式寄存器，其中，所述控制逻辑被配置为将接收到的设置信息存储在所述MRS中。
14.根据权利要求13所述的存储设备，其中，响应于接收到具有第二值的设置信息，将具有所述第二值的设置信息在所述MRS中更新，并且所述控制逻辑被配置为响应于接收到具有所述第二值的设置信息，将所述第一存储体区域和所述第二存储体区域两者设置为运算模式或常规模式。
15.根据权利要求12所述的存储器设备，还包括：
第一模式信号发生器，被配置为基于所述控制逻辑的控制来生成用于控制所述第一PE的启用的第一模式信号；
第二模式信号发生器，被配置为基于所述控制逻辑的控制来生成用于控制所述第二PE的启用的第二模式信号；
第一时钟发生器，被配置为响应于所述第一模式信号向所述第一处理元件PE提供第一驱动时钟信号；以及
第二时钟发生器，被配置为响应于所述第二模式信号向所述第二PE提供第二驱动时钟信号，
其中，响应于所述第一模式信号，所述第一时钟发生器被配置为向所述第一PE提供第一驱动时钟信号，并且响应于所述第二模式信号，所述第二时钟发生器被配置为阻止向所述第二PE提供第二驱动时钟信号。
16.一种与存储器控制器通信的存储设备，所述存储设备包括：
缓冲器管芯，与所述存储器控制器通信；以及
一个或多个核心管芯，堆叠在所述缓冲管芯上，所述核心管芯中的每一个包括多个通道，
其中，每个通道包括：
存储单元阵列，包括多个存储体区域，每个存储体区域包括多个存储体；
运算逻辑，包括与所述多个存储体区域对应布置的多个处理元件PE组，每个PE组包括一个或多个处理元件PE；
多个模式信号发生器，与所述多个PE组对应布置，并各自被配置为生成用于启用对应的PE组中的PE的模式信号；以及
控制逻辑，被配置为基于从所述存储器控制器提供的设置信息来控制所述多个存储体区域的模式，
其中，所述多个存储体区域中的一些被设置为运算模式，而另一些存储体区域被设置为常规模式，并且与被设置为所述运算模式的存储体区域相对应的PE组被配置为与被设置为所述常规模式的存储体区域的数据访问的执行并行地执行操作。
17.根据权利要求16所述的存储设备，还包括：与所述多个PE组对应布置的多个时钟发生器，其中响应于来自对应的模式信号发生器的模式信号，所述多个时钟发生器中的每一个被配置为向对应的PE组提供驱动时钟信号或被配置为阻止向对应的PE组提供驱动时钟信号。
18.根据权利要求17所述的存储设备，其中，所述通道中的每一个被划分为第一伪通道和第二伪通道，并且当所述第一伪通道的存储体区域被设置为所述运算模式时，所述第二伪通道的存储体区域被设置为所述常规模式。
19.根据权利要求17所述的存储设备，其中，所述通道中的每一个被划分为第一伪通道和第二伪通道，并且当所述第一伪通道的一些存储体区域被设置为所述运算模式时，所述第一伪通道的另一些存储体区域被设置为所述常规模式。
20.根据权利要求17所述的存储设备，其中，所述核心管芯包括第一核心管芯和第二核心管芯，第一核心管芯的至少一个第一存储体区域和第二核心管芯的至少一个第二存储体区域被设置为相同的通道，并且根据所述设置信息，相同地或不同地设置所述第一存储体区域和所述第二存储体区域的模式。
CN202110833742.2A 2020-09-07 2021-07-22 执行可配置模式设置的存储设备及其操作方法 Pending CN114155891A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020200114045A KR20220032366A (ko) 2020-09-07 2020-09-07 가변적인 모드 설정을 수행하는 메모리 장치 및 그 동작방법
KR10-2020-0114045 2020-09-07

Publications (1)

Publication Number Publication Date
CN114155891A true CN114155891A (zh) 2022-03-08

Family

ID=77431121

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110833742.2A Pending CN114155891A (zh) 2020-09-07 2021-07-22 执行可配置模式设置的存储设备及其操作方法

Country Status (5)

Country Link
US (2) US11561711B2 (zh)
EP (1) EP3964971A1 (zh)
KR (1) KR20220032366A (zh)
CN (1) CN114155891A (zh)
TW (1) TWI781722B (zh)

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5754837A (en) 1994-12-22 1998-05-19 Texas Instruments Incorporated Clock control circuits, systems and methods
JP4799157B2 (ja) 2005-12-06 2011-10-26 エルピーダメモリ株式会社 積層型半導体装置
KR102011796B1 (ko) 2012-08-30 2019-08-20 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
JP6030987B2 (ja) * 2013-04-02 2016-11-24 ルネサスエレクトロニクス株式会社 メモリ制御回路
US11079936B2 (en) * 2016-03-01 2021-08-03 Samsung Electronics Co., Ltd. 3-D stacked memory with reconfigurable compute logic
US10503641B2 (en) 2016-05-31 2019-12-10 Advanced Micro Devices, Inc. Cache coherence for processing in memory
KR102479212B1 (ko) 2016-08-17 2022-12-20 삼성전자주식회사 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법
US10545860B2 (en) 2017-08-10 2020-01-28 Samsung Electronics Co., Ltd. Intelligent high bandwidth memory appliance
US10474600B2 (en) 2017-09-14 2019-11-12 Samsung Electronics Co., Ltd. Heterogeneous accelerator for highly efficient learning systems
KR102395463B1 (ko) 2017-09-27 2022-05-09 삼성전자주식회사 적층형 메모리 장치, 이를 포함하는 시스템 및 그 동작 방법
KR102387977B1 (ko) 2017-11-29 2022-04-19 삼성전자주식회사 적어도 두 개의 채널들을 통해 시스템 온 칩과 통신하는 메모리 장치, 이를 포함하는 전자 장치, 그리고 전자 장치의 동작 방법
US11561603B2 (en) 2018-12-20 2023-01-24 Micron Technology, Inc. Memory device low power mode
US10824573B1 (en) * 2019-04-19 2020-11-03 Micron Technology, Inc. Refresh and access modes for memory
KR102645786B1 (ko) * 2019-07-08 2024-03-12 에스케이하이닉스 주식회사 컨트롤러, 메모리 시스템 및 그것의 동작 방법
US11449250B2 (en) * 2019-10-14 2022-09-20 Micron Technology, Inc. Managing a mode to access a memory component or a logic component for machine learning computation in a memory sub-system

Also Published As

Publication number Publication date
US11561711B2 (en) 2023-01-24
US20220075541A1 (en) 2022-03-10
EP3964971A1 (en) 2022-03-09
US20230138048A1 (en) 2023-05-04
TWI781722B (zh) 2022-10-21
TW202211033A (zh) 2022-03-16
KR20220032366A (ko) 2022-03-15

Similar Documents

Publication Publication Date Title
US11704031B2 (en) Memory system and SOC including linear address remapping logic
US11599475B2 (en) Apparatuses and methods for compute enabled cache
US11693783B2 (en) Apparatuses and methods for cache operations
US10915249B2 (en) Apparatuses and methods for in-memory operations
US10642612B2 (en) Memory device performing parallel arithmetic processing and memory module including the same
KR102467698B1 (ko) 적층형 메모리 장치, 이를 포함하는 시스템 및 그 동작 방법
US11194579B2 (en) Memory device supporting skip calculation mode and method of operating the same
US11048428B2 (en) Apparatuses and methods for memory alignment
US11416178B2 (en) Memory device performing parallel calculation processing, operating method thereof, and operating method of memory controller controlling the memory device
KR20210059803A (ko) 뱅크 대 뱅크 데이터 전달
EP3637265A1 (en) Memory device performing in-memory prefetching and system including the same
KR102190125B1 (ko) 어드레스 리매핑을 위한 적층형 메모리 장치, 이를 포함하는 메모리 시스템 및 어드레스 리매핑 방법
JPH05502125A (ja) 後入れ先出しスタックを備えるマイクロプロセッサ、マイクロプロセッサシステム、及び後入れ先出しスタックの動作方法
KR20200108774A (ko) 순환 큐 기반의 명령어 메모리를 포함하는 메모리 장치 및 그 동작방법
WO2021046568A1 (en) Methods for performing processing-in-memory operations, and related memory devices and systems
US20200293452A1 (en) Memory device and method including circular instruction memory queue
US20230044654A1 (en) Electronic device including near-memory supporting mode setting, and method of operating the same
EP3964971A1 (en) Memory device performing configurable mode setting and method of operating the same
US11281397B2 (en) Stacked memory device performing function-in-memory (FIM) operation and method of operating the same
US10504568B2 (en) Integrated circuit memory devices with customizable standard cell logic
US10108377B2 (en) Storage processing unit arrays and methods of use
CN117631988A (zh) 用于向存储器提供具有空中时延的命令的装置和方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination