TW202211033A - 記憶體裝置 - Google Patents

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Abstract

根據態樣的一種記憶體裝置可包括：記憶體胞元陣列，包括各自包括多個記憶庫的第一記憶庫區及第二記憶庫區；操作邏輯，包括對應於第一記憶庫區的一或多個第一處理元件（PE）及對應於第二記憶庫區的一或多個第二PE；控制邏輯，被配置成基於外部來源的設置資訊來控制第一記憶庫區及第二記憶庫區的模式；第一及第二模式訊號發生器，被配置成控制對第一PE進行賦能，其中因應於第一記憶庫區被設置為操作模式且第二記憶庫區被設置為正常模式，第一模式訊號發生器被配置成輸出第一模式訊號以對第一PE進行賦能，且第二模式訊號發生器被配置成輸出第二模式訊號以對第二PE進行去能。

Description

記憶體裝置
本揭露的一些實施例是有關於記憶體裝置，且更具體而言，是有關於執行可配置模式設置的記憶體裝置及其操作方法。 [相關申請案的交叉參考]
本申請案基於在2020年9月7日在韓國智慧財產局提出申請的韓國專利申請案第10-2020-0114045號並主張所述韓國專利申請案的優先權，所述韓國專利申請案的揭露內容全文以引用的方式併入本案。
在高效能電子系統中廣泛使用的半導體記憶體裝置的容量及速度正日益增加。除了儲存資料之外，已提出了一種在記憶體裝置內執行各種類型的操作處理（例如，神經網路操作）的方法。作為實例，記憶體裝置可包括多個記憶庫及執行與其對應的操作處理的多個處理元件（processing element，PE）。
根據上述配置，記憶體裝置可能需要執行大量的算術處理以及正常的記憶體操作，例如資料寫入及讀取。然而，此類操作可能需要高效的資源分配來處理大量的計算，此可能導致正常記憶體操作速度的降低。
本發明概念的實施例可提供一種能夠高效地分配資源以使得可高效地執行計算的記憶體裝置及其操作方法。
根據本發明概念的一些實施例的一種記憶體裝置可包括：記憶體胞元陣列，包括第一記憶庫區及第二記憶庫區，所述第一記憶庫區及所述第二記憶庫區各自包括多個記憶庫；操作邏輯，包括對應於所述第一記憶庫區的一或多個第一處理元件（PE）及對應於所述第二記憶庫區的一或多個第二處理元件（PE）；控制邏輯，被配置成基於外部來源的設置資訊來控制所述第一記憶庫區及所述第二記憶庫區的模式；第一模式訊號發生器，被配置成基於所述控制邏輯的所述控制來產生用於對所述第一處理元件（PE）進行賦能的第一模式訊號；以及第二模式訊號發生器，被配置成基於所述控制邏輯的所述控制來產生用於對所述第二處理元件（PE）進行賦能的第二模式訊號，其中，因應於所述第一記憶庫區被設置為操作模式並且所述第二記憶庫區被設置為正常模式，所述第一模式訊號發生器被配置成輸出所述第一模式訊號來對所述第一處理元件（PE）進行賦能，並且所述第二模式訊號發生器被配置成輸出所述第二模式訊號來對所述第二處理元件（PE）進行去能。
在下文中，將參照附圖詳細描述本發明概念的示例性實施例。附圖中相同的參考編號用於相同的元件，並且對其不再予以贅述。本文中所用用語「及/或」包括相關列出項中的一或多個項的任意及所有組合。應注意，相對於一個實施例闡述的態樣可併入不同的實施例中，儘管未相對於所述不同的實施例具體闡述。亦即，可以任何方式及/或組合來對所有實施例及/或任何實施例的特徵進行組合。
圖1是包括根據本發明概念示例性實施例的記憶體裝置的資料處理系統的方塊圖。
參照圖1，記憶體系統10可包括記憶體控制器100及記憶體裝置200。記憶體控制器100及記憶體裝置200可分別藉由介面電路（未示出）來交換各種訊號。舉例而言，記憶體控制器100可向記憶體裝置200提供時鐘訊號CLK及命令/位址CMD/ADD，以存取儲存在記憶體裝置200中的資料DATA。
記憶體控制器100可根據或因應於來自主機HOST的請求來存取記憶體裝置200，並且記憶體控制器100可使用各種協定與主機HOST通訊。根據示例性實施例，記憶體控制器100可對應於主機，或者記憶體控制器100可對應於主機HOST中包括的配置。主機HOST及記憶體裝置200可構成資料處理系統，且因此，記憶體系統10可對應於資料處理系統或者被定義為包括在資料處理系統中的配置。
記憶體裝置200可包括記憶體胞元陣列210、操作邏輯220及控制邏輯230，並且記憶體胞元陣列210可包括多個記憶庫區。在圖1中，示出了第一記憶庫區211及第二記憶庫區212，並且第一記憶庫區211及第二記憶庫區212中的每一者可包括一或多個記憶庫。作為實例，第一記憶庫區211可包括A記憶庫（BANK 1至BANK A），且第二記憶庫區212可包括B記憶庫（BANK 1至BANK B）。此外，每一記憶庫可包括多個記憶體胞元。
操作邏輯220可包括分別對應於多個記憶庫的多個處理元件PE。處理元件PE是在記憶體裝置200中執行操作的裝置，並且可被稱為記憶體中處理器（Processor in Memory，PIM）。然而，根據本發明概念的實施例，上述術語可以不同方式進行定義，並且作為實例，PIM中的每一者可被定義為包括上述處理元件PE及控制處理元件PE的其他組件的模組。
根據實施實例，一個處理元件PE可對應於一個記憶庫來設置。作為另一選擇，根據各種實施例，多個處理元件PE可對應於一個記憶庫設置，或者一個處理元件PE可在二或更多個記憶庫之間共享。此外，每一處理元件PE可使用來自主機HOST的資料及自記憶體胞元陣列210讀取的資料中的至少一者來執行操作處理。
根據示例性實施例，包括在操作邏輯220中的處理元件PE可被分類為處理元件組（PE組）。作為實例，第一PE組221及第二PE組222分別對應於第一記憶庫區211及第二記憶庫區212設置，並且第一PE組221及第二PE組222中的每一者可包括一或多個處理元件PE。
控制邏輯230可包括命令/位址解碼器（未示出），可對命令/位址（CMD/ADD）執行解碼操作，並且可基於解碼結果控制操作處理及記憶體操作。根據本發明概念的另一示例性實施例，控制邏輯230可包括模式控制器231，並且可基於模式控制器231的控制來控制第一記憶庫區211及第二記憶庫區212的模式設置操作。模式控制器231可以各種形式實施。作為實例，模式控制器231可與命令/位址解碼器分開實施，或者模式控制器231的至少一部分配置可包括在命令/位址解碼器中。
記憶體裝置200可為動態隨機存取記憶體（dynamic random access memory，DRAM），例如雙資料速率同步動態隨機存取記憶體（Double Data Rate Synchronous Dynamic Random Access Memory，DDR SDRAM）、低功率雙資料速率（Low Power Double Data Rate，LPDDR）SDRAM、圖形雙資料速率（Graphics Double Data Rate，GDDR）SDRAM及蘭巴斯（Rambus）動態隨機存取記憶體（Rambus Dynamic Random Access Memory，RDRAM）。然而，本發明概念的實施例並非僅限於此，並且作為實例，記憶體裝置200可被實施為非揮發性記憶體，例如快閃記憶體、磁性隨機存取記憶體（magnetic RAM，MRAM）、鐵電隨機存取記憶體（ferroelectric RAM，FeRAM）、相變隨機存取記憶體（phase change RAM，PRAM）及電阻隨機存取記憶體（resistive RAM，ReRAM）。
此外，記憶體裝置200可對應於一個半導體晶片，或者可具有與包括具有獨立介面的多個通道的記憶體裝置中的一個通道對應的配置。在其他實施例中，記憶體裝置200可為對應於記憶體模組的配置，或者當記憶體模組包括多個記憶體晶片時，圖1的記憶體裝置200可對應於安裝在模組板上的一個記憶體晶片。
各種類型的算術處理操作可由記憶體裝置200執行，並且作為與人工智慧相關的實例，用於神經網路功能的多個操作中的至少一些操作可由記憶體裝置200執行。舉例而言，主機HOST可藉由記憶體控制器100來控制記憶體裝置200，使得所述多個操作中的至少一些操作可由記憶體裝置200執行。在下文中，將根據本發明概念的示例性實施例描述多個記憶庫的可配置模式設置操作的實例。
記憶體控制器100可包括模式設置器110，並且模式設置器110可提供用於設置第一記憶庫區211及第二記憶庫區212的模式的設置資訊Info_M。作為實例，記憶體裝置200可基於設置資訊Info_M來控制第一記憶庫區211及第二記憶庫區212中的一者被設置為操作模式，而另一者被設置為記憶體模式。舉例而言，當第一記憶庫區211被設置為操作模式並且第二記憶庫區212被設置為記憶體模式時，對應於第一記憶庫區211的第一PE組221的處理元件PE可執行算術處理，而對應於第二記憶庫區212的第二PE組222的處理元件PE可被去能。根據操作實例，第一PE組221的處理元件PE對操作的處理可與對第二記憶庫區212的記憶庫BANK 1至BANK B的資料存取並行執行。
模式控制器231可因應於設置資訊Info_M來控制第一記憶庫區211及第二記憶庫區212的模式設置。根據一個實施實例，控制邏輯230可包括模式暫存器組（mode register set，MRS），並且設置資訊Info_M可被接收作為儲存在模式暫存器組中的代碼，並且可被提供至操作邏輯220。操作邏輯220可更包括對應於第一PE組221及第二PE組222設置的模式訊號發生器（未示出），並且當模式訊號發生器提供對應於設置資訊Info_M的值的模式訊號時，第一PE組221及第二PE組222的處理元件PE可被賦能或去能。
在一個實施例中，記憶體控制器100可確定以各種方式引起的計算量及/或資料存取頻率，例如正在執行的應用的類型，並且基於此，可改變第一記憶庫區211及第二記憶庫區212的模式。舉例而言，記憶體控制器100提供值被改變的設置資訊Info_M，並且經改變的設置資訊Info_M在控制邏輯230中被更新，且因此，第一記憶庫區211及第二記憶庫區212的模式可被改變。設置資訊Info_M可根據動態方法（on-the-fly method）被提供至控制邏輯230。
根據如上所述的本發明概念的實施例，記憶體裝置200可為每一記憶庫區設置及改變模式，並且因此，操作資源及記憶體操作資源可適應性地改變。作為實例，可藉由將相對大量的記憶庫區設置為操作模式以執行大量的操作處理來提高操作速度。當操作處理量相對為小時，可減少設置為操作模式的記憶庫區的數量。亦即，藉由適應性地調整用於操作處理的資源及用於記憶體操作的資源，可提高記憶體操作的速度以及操作速度。
處理元件PE可包括各種類型的運算子，並且作為實例，可包括例如單指令多資料（single instruction multi data，SIMD）、算術及邏輯單元（arithmetical and logical unit，ALU）以及乘法累加（multiply-accumulate，MAC）等運算子。舉例而言，處理元件PE可執行資料運算（例如，包括例如資料反轉、資料移位、資料交換、資料比較、與及互斥或（AND and XOR）在內的邏輯操作）以及數學運算（例如，加法及減法）。
記憶體系統10或包括記憶體系統10的資料處理系統可被實施為個人電腦（personal computer，PC）、資料伺服器、雲系統、人工智慧伺服器、網路附接儲存器（network-attached storage，NAS）、物聯網（Internet of Things，IoT）裝置或可攜式電子裝置。此外，當資料處理系統是可攜式電子裝置時，資料處理系統可為膝上型電腦、行動電話、智慧型電話、平板PC、個人數位助理（personal digital assistant，PDA）、企業數位助理（enterprise digital assistant，EDA）、數位靜態照相機、數位攝像機、音訊裝置、可攜式多媒體播放器（portable multimedia player，PMP）、個人導航裝置（personal navigation device，PND）、MP3播放器、手持遊戲控制台、電子書、可穿戴裝置或類似物。
圖2是示出圖1的記憶體裝置的示例性實施的方塊圖。
參照圖1及圖2，記憶體裝置200可包括對應於第一記憶庫區BR0及211並且包括多個第一處理元件PE 1至PE A的第一PE組221、以及對應於第二記憶庫區BR1及212並且包括多個第二處理元件PE 1至PE B的第二PE組222，並且可更包括對應於第一PE組221的第一模式訊號發生器223及對應於第二PE組222的第二模式訊號發生器224。此外，模式控制器231可基於設置資訊Info_M分別向第一模式訊號發生器223及第二模式訊號發生器224提供模式控制訊號Ctrl_M。
根據示例性實施例，模式控制器231可將設置資訊Info_M作為上述模式控制訊號Ctrl_M提供至第一模式訊號發生器223及第二模式訊號發生器224，並且第一模式訊號發生器223及第二模式訊號發生器224可分別藉由處理模式控制訊號Ctrl_M來產生不同的第一模式訊號MS_1及第二模式訊號MS_2。根據另一示例性實施例，模式控制器231可解碼設置資訊Info_M，以向第一模式訊號發生器223及第二模式訊號發生器224提供不同的模式控制訊號Ctrl_M。此外，第一模式訊號發生器223及第二模式訊號發生器224可基於所接收的模式控制訊號Ctrl_M來產生第一模式訊號MS_1及第二模式訊號MS_2。
在操作實例中，當第一記憶庫區211被設置為操作模式時，第一模式訊號發生器223可輸出第一模式訊號MS_1以對第一處理元件PE 1至PE A進行賦能，而當第二記憶庫區212被設置為正常模式時，第二模式訊號發生器224可輸出第二模式訊號MS_2以對第二處理元件PE 1至PE B進行去能。此外，第一記憶庫區211的多個記憶庫的列可一起為激活的，並且操作可由第一PE組221的至少兩個第一處理元件執行，或者可由第一PE組221的所有第一處理元件執行。 此外，當接收到用於第二記憶庫區212的激活命令時，自第二記憶庫區212的多個記憶庫中選擇的一個記憶庫的列可為激活的，並且可自激活的列存取資料。
在圖2所示的實施例中，示出了一個處理元件PE對應於一個記憶庫的實例，但本發明概念的實施例並非僅限於此。作為實例，如上所述，二或更多個處理元件PE可對應於一個記憶庫，或者一個處理元件PE可對應於二或更多個記憶庫。
圖3是示出包括根據本發明概念示例性實施例的記憶體裝置的資料處理系統的方塊圖。如圖3所示，資料處理系統300可包括應用處理器（application processor，AP）310及記憶體裝置320，並且應用處理器310可包括應用311及記憶體控制模組312。作為實例，記憶體控制模組312及記憶體裝置320可構成記憶體系統。應用處理器310可執行圖1中的主機功能。此外，應用處理器310可被實施為系統晶片（System on Chip，SoC），所述系統晶片包括具有各種類型標準的系統匯流排（未示出），例如高級微控制器匯流排架構（Advanced Microcontroller Bus Architecture，AMBA）協定。
記憶體控制模組312可執行上述實施例中的記憶體控制器的功能，並且可藉由向記憶體裝置320傳輸命令/位址CMD/ADD來控制記憶體操作或者控制操作處理操作。此外，根據上述實施例，記憶體控制模組312可包括提供設置資訊Info_M的模式設置器（未示出）
此外，根據上述實施例，記憶體裝置300可包括記憶體胞元陣列321、操作邏輯322及控制邏輯323，並且控制邏輯323可包括模式控制器323_1。此外，記憶體胞元陣列321可包括第一記憶庫區至第N記憶庫區作為多個記憶庫區，並且操作邏輯322可包括分別對應於所述記憶庫區的多個PE組322_1及多個模式訊號發生器322_2。此外，根據上述實施例，可基於模式控制器323_1及模式訊號發生器322_2的控制來設置第一記憶庫區至第N記憶庫區的模式。
應用311可被實施為軟體及/或硬體的組合，並且可包括由應用處理器310中的至少一個處理器（未示出）執行的程式。當應用311被執行時，記憶體裝置320可處理多個操作，並且基於設置資訊Info_M，記憶體胞元陣列321中的一些記憶庫區可被設置為操作模式，而其他記憶庫區可被設置為正常模式。作為實例，依據正在執行的應用311的類型，記憶體裝置320的使用特性（例如，由記憶體裝置320執行的計算量及記憶體操作的頻率）可變化，並且可執行記憶體胞元陣列321的記憶庫區的模式設置，以便針對應用311進行定製或最佳化。
圖4及圖5是示出根據本發明概念示例性實施例的一種操作記憶體裝置的方法的流程圖。
參照圖4，記憶體裝置可包括多個記憶庫區，並且可對應於每一記憶庫區設置包括多個處理元件的PE組。作為實例，假定對應於第一記憶庫區的第一PE組包括多個第一處理元件，並且對應於第二記憶庫區的第二PE組包括多個第二處理元件。
記憶體裝置可自記憶體控制器（或主機）接收各種命令，並且可因應於所述命令執行操作過程或記憶體操作。此外，在方塊S11處，記憶體裝置可自記憶體控制器接收設置資訊（或模式設置資訊），並且可基於所接收到的設置資訊執行用於設置所述多個記憶庫區的模式的控制操作。作為實例，依據設置資訊的值，第一記憶庫區及第二記憶庫區兩者皆可被設置為操作模式，或者兩者皆可被設置為正常模式。在示例性實施例中，設置資訊可儲存在記憶體裝置中，並且基於所儲存的設置資訊，在方塊S12處，可將第一記憶庫區設置為操作模式，並且在方塊S13處，可將第二記憶庫區設置為正常模式。
基於設置資訊，記憶體裝置可為第一記憶庫區產生第一模式訊號，並且可為第二記憶庫區產生第二模式訊號。在方塊S14處，第二模式訊號可包括用於對第二PE組的第二處理元件進行去能的資訊，且因此，第二PE組可不執行操作處理。此外，第一模式訊號可包括用於對第一PE組的第一處理元件進行賦能的資訊。
此後，可根據來自記憶體控制器的各種命令/位址來執行操作處理及記憶體操作。作為實例，在方塊S15處，可基於控制邏輯的控制對第一記憶庫區執行使用第一處理元件的操作處理，並且可執行對第二記憶庫區的記憶庫的資料存取操作。此外，上述操作處理及資料存取可一起或同時執行。
圖5是示出其中第一記憶庫區被設置為操作模式且第二記憶庫區被設置為正常模式的操作實例的流程圖。
參照圖5，記憶體控制器可為記憶體裝置的操作處理及記憶體操作提供各種命令及位址，並且可為設置為操作模式的第一記憶庫區中的操作處理提供激活命令。記憶體裝置可在方塊S21處接收針對第一記憶庫區的激活命令，並且在方塊S22處激活第一記憶庫區中的多個記憶庫的列。
第一PE組的第一處理元件可使用自對應記憶庫讀取的資料來執行操作處理，或者可將操作處理結果儲存在對應記憶庫中。作為實例，在方塊S23處，由多個第一處理元件使用自第一記憶庫區中的激活列讀取的資料來執行並行操作處理，或者可將由所述多個第一處理元件執行的操作處理的結果儲存在第一記憶庫區的激活列中。
記憶體控制器可為設置為正常模式的第二記憶庫區中的記憶體操作提供激活命令，並且在方塊S24處，記憶體裝置可接收針對第二記憶庫區的激活命令。記憶體裝置可在方塊S25處基於自記憶體控制器接收的位址來激活第二記憶庫區的多個記憶庫中的一個所選記憶庫的列，並且可在方塊S26處存取所選記憶庫的資料。
圖6是示出根據本發明概念的一些實施例，在具有多個通道的記憶體裝置中設置記憶庫區的實例的圖式。
如圖6所示，記憶體裝置可包括多個通道（例如，第一通道CH1及第二通道CH2），並且第一通道CH1及第二通道CH2可根據彼此獨立的介面與外部記憶體控制器（或主機）通訊。作為實例，第一通道CH1及第二通道CH2可經由彼此獨立設置的匯流排接收命令/位址及資料，並且第一通道CH1及第二通道CH2可獨立地自記憶體控制器接收上述實施例中的設置資訊。
參照第一通道CH1，第一通道CH1可包括多個記憶庫（例如，第一至第八記憶庫BANK 0至BANK 7），並且第一至第八記憶庫BANK 0至BANK 7可被分類為至少兩個記憶庫組。圖6示出其中第一記憶庫組BG0包括第一至第四記憶庫BANK 0至BANK 3且第二記憶庫組BG1包括第五至第八記憶庫BANK 4至BANK 7的實例。此外，圖6示出其中一個處理元件PE對應於兩個記憶庫的實例，且因此，可分別對應於第一至第八記憶庫BANK 0至BANK 7設置第一至第四處理元件PE0至PE3。
此外，第一通道CH1及第二通道CH2中的每一者可包括被配置成與記憶體控制器通訊的輸入/輸出線IO、作為用於傳輸被存取資料的路徑的資料匯流排、用於存取記憶庫的資料的記憶庫控制器以及用於解碼來自記憶體控制器的命令/位址的命令解碼器。根據實施實例，記憶庫控制器被示出為共同設置在多個記憶庫中，但記憶庫控制器可對應於每一記憶庫設置，並且可執行與操作處理及/或記憶體操作（例如，對記憶庫中包括的列的激活操作、預充電操作及用於資料存取的行選擇操作）相關的各種控制。
根據本發明概念的示例性實施例，上述記憶庫區可對應於記憶庫組，或者可包括二或更多個記憶庫組。舉例而言，第一記憶庫組BG0可對應於第一記憶庫區BR0，且第二記憶庫組BG1可對應於第二記憶庫區BR1。可以各種方式對記憶庫組進行分類，例如，可基於記憶庫組來佈置與各種訊號的傳輸相關的線路，並且可設置與記憶體操作相關的各種參數。舉例而言，資料可經由為每一記憶庫佈置的本地IO及為每一記憶庫組佈置的記憶庫組IO來遞送，並且包括在同一記憶庫組中的記憶庫的資料可經由同一記憶庫組IO來遞送。此外，可藉由基於記憶庫組的設計來設置各種參數值。作為實例，關於多個記憶庫之間的讀取間隔，同一記憶庫組中的記憶庫之間的讀取間隔可被設置為相對長於不同組之間的記憶庫之間的讀取間隔。
此外，根據本發明概念的示例性實施例，第一通道CH1及第二通道CH2中的每一者可更包括自記憶體控制器接收設置資訊（未示出）的模式控制器Mode Ctrl。此外，當每一記憶庫組被設置為記憶庫區時，可對應於每一記憶庫組設置至少一個模式訊號發生器。在圖6中，示出了其中第一模式訊號發生器Mode Gen 0及第二模式訊號發生器Mode Gen 1對應於第一記憶庫組BG0且第三模式訊號發生器Mode Gen 2及第四模式訊號發生器Mode Gen 3對應於第二記憶庫組BG1的實例。
根據上述配置，可基於模式控制器Mode Ctrl的控制來設置第一記憶庫組BG0及第二記憶庫組BG1的模式，並且可選擇性地將第一記憶庫組BG0及第二記憶庫組BG1中的任一者設置為操作模式。作為另一選擇，基於模式控制器Mode Ctrl的控制，第一記憶庫組BG0及第二記憶庫組BG1兩者皆可被設置為操作模式或正常模式。此外，當批量地對記憶體裝置的所有記憶庫執行操作處理時，可能無法使用匯流排進行記憶體操作。然而，根據本發明概念的上述實施例，可藉由針對每一記憶庫組的模式設置及模式切換來確保將用於記憶體操作的匯流排，並且可高效地利用記憶體裝置的效能。
圖7是示出其中本發明概念的示例性實施例的記憶體裝置包括高帶寬記憶體（HBM）的實例的方塊圖。
HBM 400可藉由包括具有彼此獨立介面的多個通道而具有增加的帶寬。參照圖7，HBM 400可包括多個晶粒，並且作為實例，可包括緩衝晶粒410（或邏輯晶粒）及堆疊在其上的一或多個核心晶粒。在圖7的實例中，示出了其中在HBM 400中設置有四個核心晶粒的實例，但在本發明概念的不同實施例中，核心晶粒的數量可變化。圖7的配置將參照核心晶粒中的第一核心晶粒420描述如下。
作為一或多個通道，在圖7的實例中，示出了其中第一核心晶粒420包括第一通道CH1及第二通道CH2的情形。緩衝晶粒410可包括被配置成與記憶體控制器（或主機）通訊的介面電路（未示出），並且可經由緩衝晶粒410自記憶體控制器接收命令/位址及資料。此外，根據本發明概念的示例性實施例，第一通道CH1及第二通道CH2中的每一者可包括命令解碼器421。儘管在圖7中未示出，但根據上述實施例的用於模式控制操作的模式控制器可設置在第一通道CH1及第二通道CH2的每一者中。
圖7示出其中HBM 400的每一通道包括至少兩個偽通道的實施方式的實例。作為實例，第一通道CH1可包括第一偽通道PC0及第二偽通道PC1，並且儘管對應於第一偽通道PC0及第二偽通道PC1彼此分開地實施資料匯流排，但第一偽通道PC0及第二偽通道PC1可共享命令解碼器421。此外，根據各種實施例，與模式設置相關的各種組件中的一些組件被實施為與第一偽通道PC0及第二偽通道PC1共享，而其他組件可針對每一偽通道單獨實施。亦即，第一偽通道PC0及第二偽通道PC1可經由單獨的資料匯流排與記憶體控制器介接，並且可經由公共命令/位址匯流排與記憶體控制器介接。
根據本發明概念的示例性實施例，第一偽通道PC0及第二偽通道PC1中的每一者可包括多個記憶庫區。作為實例，第一偽通道PC0可包括第一記憶庫區BR0及第二記憶庫區BR1，並且第二偽通道PC1可包括第三記憶庫區BR2及第四記憶庫區BR3。此外，第一至第四模式訊號發生器Mode Gen 0至Mode Gen 3可分別對應於第一至第四記憶庫區BR0至BR3設置，並且第一至第四模式訊號發生器Mode Gen 0至Mode Gen 3中的每一者可控制為對應記憶庫區設置的處理元件（或PE組，未示出）的賦能。
根據操作實例，可在一個通道或一個偽通道內可變地設置多個記憶庫區的模式。以第一通道CH1為例，第一至第四記憶庫區BR0至BR3中的一些記憶庫區可被設置為操作模式，而其他記憶庫區可被設置為正常模式。作為另一選擇，以第一偽通道PC0為例，第一記憶庫區BR0及第二記憶庫區BR1中的一者可被設置為操作模式，而另一者可被設置為正常模式。此外，根據各種實施例，可以偽通道為單位設置記憶庫區的模式。作為實例，可實施記憶體裝置，使得第一偽通道PC0及第二偽通道PC1中的一者的記憶庫區被設置為操作模式，而另一偽通道的記憶庫區被設置為正常模式。
根據本發明概念的示例性實施例，用於操作處理的多個處理元件可分別對應於核心晶粒的記憶庫佈置，並且藉由將記憶庫分類成多個記憶庫區，可為每一記憶庫區域提供可變模式設置。因此，不僅可快速處理記憶體裝置中的大量操作，而且可根據正在執行的各種類型的應用來定製或最佳化操作。
圖8是示出根據本發明概念示例性實施例的記憶體系統的方塊圖。圖8示出其中上述實施例的設置資訊被儲存在記憶體裝置中的模式暫存器組（MRS）中的實例。
參照圖8，記憶體系統500可包括記憶體控制器510及記憶體裝置520，並且記憶體控制器510可包括第一介面（I/F）電路511及模式設置器512。此外，記憶體裝置520可包括第二介面（I/F）電路521、記憶體胞元陣列522、操作邏輯523及控制邏輯524。儘管為描述方便起見而省略了詳細說明，但記憶體胞元陣列522可包括多個記憶庫區，並且操作邏輯523可包括分別對應於記憶庫區的多個PE組及控制所述多個PE組的賦能的模式訊號發生器。
第一介面電路511及第二介面電路521可經由各種匯流排傳輸及接收各種訊號。作為實例，第二介面電路521可經由時鐘引腳接收時鐘訊號CLK，經由資料引腳傳輸及接收資料DATA，並經由命令/位址引腳接收命令/位址。作為實例，上述實施例中的設置資訊可經由命令/位址匯流排CA BUS提供至第二介面電路521。
控制邏輯524可包括模式暫存器組524_1及命令解碼器524_2，並且在上述實施例中，模式暫存器組524_1及命令解碼器524_2中的至少一些可構成模式控制器。模式暫存器組524_1可包括由模式暫存器MR位址MA [0:K]指示的多個模式暫存器。此外，上述實施例中的設置資訊可儲存在自多個模式暫存器中選擇的一或多個模式暫存器中。作為實例，可自記憶體控制器510提供設置資訊作為OP代碼OP [0:7]。在圖8中，第一至第九模式暫存器MR 0至MR 8被示出為多個模式暫存器，並且示出了8位元OP代碼OP [0:7]，但本發明概念的實施例不限於此，並且可以各種方式實施。
以HBM MRS規範為例，所述多個模式暫存器中的一些模式暫存器可儲存與HBM操作環境設置相關的各種類型的資訊，並且還可提供留備將來使用（reserved future usage，RFU）欄位。設置資訊（或OP代碼（OP [0:7]））可儲存在一或多個模式暫存器的RFU欄位中。記憶體控制器510可提供MR位址（MA [0:K]）以及請求儲存設置資訊的MRS命令，並且可基於命令解碼器524_2的控制將設置資訊儲存在由MR位址MA [0:K]指示的區中。
圖9是示出根據本揭露實施例的記憶體裝置的具體實施實例的方塊圖。作為實例，圖9的記憶體裝置可包括多個通道CH A至CH D，並且根據應用於每個通道的本發明概念的實施例，在每個通道中設置多個記憶庫區，並且可為每個記憶庫區設置其操作模式。根據示例性實施例，圖9的記憶體裝置可對應於HBM的任何核心晶粒，並且用於傳輸功率的多個功率矽穿孔（through silicon via，TSV）可設置於記憶體裝置的外部區中。
參照圖9的記憶體裝置的一個通道（例如，通道A（CH A）），通道A（CH A）可包括第一至第四記憶庫區BR0至BR3作為多個記憶庫區，並且可對應於每一記憶庫區設置一或多個處理元件（例如，ALU）。在圖9中，示出了其中第一記憶庫區BR0包括八個記憶庫A0至H0並且對應於兩個記憶庫設置一個處理元件PE的實例。此外，在示例性實施例中，一個記憶庫區可對應於一個記憶庫組。
通道A（CH A）可包括MRS及命令解碼器610，並且第一至第四模式訊號發生器621至624可對應於第一至第四記憶庫區BR0至BR3。MRS及命令解碼器610可自外部記憶體控制器接收行訊號C [0:7]作為設置資訊OP [0:7]，並將行訊號C [0:7]儲存於MRS中的模式暫存器（例如，MR 8）中。此外，為基於儲存於MR 8中的資訊設置第一至第四記憶庫區BR0至BR3的模式，儲存於模式暫存器MR 8中的設置資訊OP [0:7]以及指示模式暫存器MR 8的資訊可被提供至第一至第四模式訊號發生器621至624，並且第一至第四模式訊號發生器621至624中的每一者可基於所接收到的設置資訊OP [0:7]產生模式訊號。根據實施實例，當接收到具有不同值的設置資訊OP [0:7]時，第一至第四模式訊號發生器621至624可輸出用於對分別對應的PE組賦能的模式訊號。當第三模式訊號發生器623輸出邏輯高模式訊號時，其中第三記憶庫區BR2被設置為操作模式的實例在圖9中示出。
圖9中示出的記憶體裝置可為HBM，並且每一通道可包括至少兩個偽通道。根據實施實例，第一記憶庫區BR0及第二記憶庫區BR1可包括在第一偽通道PC0中，且第三記憶庫區BR2及第四記憶庫區BR3可包括在第二偽通道PC1中。此外，根據記憶庫被設置的位置，每一通道可被分類為由預定位址（例如，BA3資訊）指示的至少兩個區。作為實例，第一記憶庫區BR0及第三記憶庫區BR2可包括在頂部區中，且第二記憶庫區BR1及第四記憶庫區BR3可包括在底部區中。
圖10是示出其中將多個核心晶粒分類為堆疊ID SID的實例的圖式。如圖10所示，HBM可包括多個（例如，8個）核心晶粒，並且核心晶粒可包括具有第一ID SID0的第一晶粒區及具有第二ID SID1的第二晶粒區。
根據實施實例，一個通道可包括具有不同ID的至少兩個核心晶粒的記憶庫。作為實例，第一核心晶粒CD1的一或多個記憶庫及第五核心晶粒CD5的一或多個記憶庫可構成通道A（CH A），且因此，至少兩個核心晶粒可被配置成經由公共介面與記憶體控制器通訊。此外，根據本發明概念的示例性實施例，對於構成同一通道A（CH A）的第一核心晶粒CD1及第五核心晶粒CD5，當設置記憶庫區的模式時，可基於堆疊ID SID選擇第一核心晶粒CD1及第五核心晶粒CD5的記憶庫區。根據圖10所示的配置實例，記憶體裝置可被實施為包括多個等級（RANK）。
圖11是示出自記憶體控制器提供的設置資訊的實施的實例的表。在圖11中，示出了其中根據設置資訊OP [0:7]的值以各種方式執行模式設置的實例，並且描述了通道A（CH A）中的操作實例（或模式設置實例）。
參照圖9至圖11，其中將儲存設置資訊OP [0:7]的模式暫存器的位置可根據MR位址MA [0:4]來確定，並且第一至第四記憶庫區BR0至BR3的模式可根據設置資訊OP [0:7]的值來可變地設置。作為實例，可基於OP代碼OP1及OP2的資訊來確定進入操作模式或退出操作模式，並且還可基於OP代碼OP2及OP3的資訊根據堆疊ID SID來選擇核心晶粒。此外，當每一通道包括多個偽通道時，可基於OP代碼OP4及OP5的資訊來選擇進入操作模式的偽通道。此外，當同一通道（或同一偽通道）在邏輯上或物理上被分類為多個區（例如，頂部區及底部區）時，可基於OP代碼OP6及OP7的資訊來選擇進入操作模式的區。
根據圖11所示的實施實例，當設置資訊OP [0:7]具有如圖11的情形（1）中的值「0」時，記憶體裝置可被設置為對應於預設模式的正常模式，且因此，記憶體裝置中的所有記憶庫區可被設置為正常模式。
當設置資訊OP [0:7]具有如圖11的情形（2）中的值時，可根據OP代碼OP2至OP5選擇具有第一ID SID0的核心晶粒的第一偽通道PC0，並且可根據OP代碼OP6及OP7選擇第一偽通道PC0的所有記憶庫。此外，SID0的第一偽通道PC0的所有記憶庫可根據OP代碼OP0及OP1進入操作模式。
當設置資訊OP [0:7]具有如圖11的情形（3）中的值時，可根據OP代碼OP2至OP5選擇SID0及SID1的第一偽通道PC0，並且可根據OP代碼OP6及OP7選擇第一偽通道PC0的所有記憶庫。此外，SID0及SID1的第一偽通道PC0的所有記憶庫可根據OP代碼OP0及OP1進入操作模式。
當設置資訊（OP [0:7]）具有如圖11的情形（4）中的值時，可根據OP代碼OP2至OP5選擇SID0的第一偽通道PC0，並且可根據OP代碼OP6及OP7選擇SID0的第一偽通道PC0的底部區的記憶庫（例如，L0至M0）。此外，SID0的第一偽通道PC0的底部區中的記憶庫可根據OP代碼OP0及OP1進入操作模式。
當設置資訊OP [0:7]具有如圖11的情形（5）中的值時，基於上述操作，記憶庫（例如，L0至M0、L1至M1）可進入操作模式，並且當設置資訊OP [0:7]具有如圖11的情形（6）中的值時，SID0的第一偽通道PC0的所有記憶庫可退出操作模式。
如上所述的根據圖11所示的設置資訊OP [0:7]的模式控制僅為實例，並且藉由改變設置資訊OP [0:7]的代碼值，可根據各種方法來設置記憶庫區的模式。
圖12至圖14是示出根據本發明概念示例性實施例的記憶體裝置的各種操作實例的圖式。
參照圖12，記憶體裝置700可包括介面（I/F）電路710、命令解碼器720及記憶體胞元陣列760。記憶體胞元陣列760可包括多個記憶庫區（例如，第一至第四記憶庫區761至764）。根據實施實例，示出了其中第一記憶庫區761包括第一偽通道PC0的第一記憶庫組BG0及第二記憶庫組BG1、並且第二記憶庫區762包括第一偽通道PC0的第三記憶庫組BG2及第四記憶庫組BG3的實例。
根據上述實施例，包括一或多個處理元件的PE組可對應於每一記憶庫區設置，並且時鐘發生器可對應於每一PE組佈置，以向PE組內的處理元件提供驅動時鐘訊號。此外，模式訊號發生器可對應於每一記憶庫區。如圖12所示，示出了其中對應於第一至第四記憶庫區761至764設置第一至第四模式訊號發生器731至734、第一至第四時鐘發生器741至744以及第一至第四PE組751至754的實例。
在圖12中，用於儲存設置資訊的MRS被示出為設置在命令解碼器720中，但亦可示出MRS被設置在命令解碼器720的外部，並且用於產生處理元件的驅動時鐘訊號PE_CLK1至PE_CLK4的時鐘分頻器被示出為第一至第四時鐘發生器741至744。
介面電路710可經由各種類型的引腳與外部記憶體控制器（未示出）通訊，並且可經由時鐘引腳CK_P及資料引腳DQ_P傳輸/接收時鐘訊號及資料。此外，可提供與命令/位址相關的用於接收列訊號的列引腳R_P及用於接收行訊號的行引腳C_P。在示例性實施例中，可經由行引腳C_P接收設置資訊。此外，經由時鐘引腳CK_P接收的時鐘訊號被提供至第一至第四時鐘發生器741至744，並且可用於產生驅動時鐘訊號PE_CLK1至PE_CLK4。
根據示例性實施例，可藉由向與被設置為操作模式的記憶庫區對應的PE組提供驅動時鐘訊號並阻止所述驅動時鐘訊號被提供至與被設置為正常模式的記憶庫區對應的PE組來對處理元件進行賦能或去能。作為操作的實例，指示用於設置的模式暫存器的資訊MR_EN及設置資訊OP [0:7]可被提供至第一至第四模式訊號發生器731至734。第一至第四模式訊號發生器731至734可處理所接收到的資訊，以產生第一至第四模式訊號PE_MODE1至PE_MODE4，並將所產生的第一至第四模式訊號PE_MODE1至PE_MODE4提供至第一至第四時鐘發生器741至744以及第一至第四PE組751至754。假定第一記憶庫區761被設置為操作模式，第一時鐘發生器741可因應於第一模式訊號PE_MODE1激活第一驅動時鐘訊號PE_CLK1；剩餘的驅動時鐘訊號PE_CLK2至PE_CLK4可被去激活。
圖13是示出其中記憶體裝置根據圖11的情形（4）操作的實例的波形圖。圖12的記憶體裝置700對應於SID0。第一記憶庫區761的第一記憶庫組BG0及第二記憶庫組BG1可包括在第一偽通道PC0的頂部區中，並且第二記憶庫區762的第三記憶庫組BG2及第四記憶庫組BG3可包括在第一偽通道PC0的底部區中。作為實例，第一記憶庫組BG0可包括圖9的記憶庫A0、B0、E0及F0，且第二記憶庫組BG1可包括圖9的記憶庫C0、D0、G0及H0。
記憶體裝置700可在正常模式下操作，並且可自記憶體控制器接收指示模式暫存器的位置的MR位址（MA [0:4]）及設置資訊OP [0:7]、以及用於MRS設置的MRS命令。設置資訊OP [0:7]可包括根據圖11的情形（4）的資訊。當對應於第一偽通道PC0的底部區的第二記憶庫區762被設置為操作模式時，第二模式訊號PE_MODE2可被激活，並且第二驅動時鐘訊號PE_CLK2可被激活以被提供至第二PE組752。此外，可在操作模式期間為操作處理提供至少一個激活命令（B0 CMD、B1 CMD），並且可一起激活多個記憶庫。
此後，可接收設置資訊OP [0:7]進行模式改變，並且可根據設置資訊OP [0:7]將第二記憶庫區762改變為正常模式。因此，第二模式訊號PE_MODE2可被去激活，並且第二驅動時鐘訊號PE_CLK2可被去激活。
圖14是示出其中記憶體裝置根據上述圖11的情形（5）操作的實例的波形圖。參照圖14，當根據圖11的情形（5）設置模式時，對應於第一偽通道PC0及第二偽通道PC1的底部區的第二記憶庫區762及第四記憶庫區764可被設置為操作模式。作為實例，第二模式訊號PE_MODE2及第四模式訊號PE_MODE4可被激活，並且第二驅動時鐘訊號PE_CLK2及第四驅動時鐘訊號PE_CLK4可被激活並分別被提供至第二PE組752及第四PE組754。此外，在操作模式期間，可提供至少一個激活命令（B0 CMD、B1 CMD）用於操作處理，並且在此之後，隨著設置資訊OP [0:7]被改變，第二模式訊號PE_MODE2及第四模式訊號PE_MODE4以及第二驅動時鐘PE_CLK2及第四驅動時鐘PE_CLK4可被去激活。
圖15及圖16是根據本發明概念的另一示例性實施例，分別示出記憶體裝置的實施實例及操作實例的圖式。圖15及圖16示出可用於模式設置的各種命令/位址。
參照圖15，記憶體裝置800可包括介面（I/F）電路810、命令解碼器820及記憶體胞元陣列860，並且記憶體胞元陣列860可包括第一至第四記憶庫區861至864。此外，對應於第一至第四記憶庫區861至864，可設置第一至第四模式訊號發生器831至834、第一至第四時鐘發生器841至844以及第一至第四PE組851至854。
介面電路810可經由時鐘引腳CK_P、資料引腳DQ_P、列引腳R_P及行引腳C_P與記憶體控制器通訊，並且至少一個命令可用於設置模式。圖15示出其中激活命令ACT、預充電命令PRE及至少一個位址資訊被用於模式設置的實例作為一個實例。然而，本發明概念的實施例並非僅限於此，且模式設置可基於各種其他類型的命令來執行。此外，作為實例，位址資訊可包括各自包括一或多個位元的列位址RA [0:14]及記憶庫位址BA [0:3]。根據實施實例，列位址RA [0:14]及記憶庫位址BA [0:3]可經由列引腳R_P被接收。
命令解碼器820可將命令/位址解碼結果提供至第一至第四模式訊號發生器831至834，並且第一至第四模式訊號發生器831至834中的每一者可基於所接收到的解碼結果產生模式訊號。圖16示出根據基於圖15中所示的命令/位址設置的模式來執行操作處理的實例。作為實例，以與上述圖13的情形相同的方式，示出了第二記憶庫區762被設置為操作模式的情形。
作為操作的實例，可基於激活命令ACT及位址資訊來執行進入記憶庫區的操作模式。作為實例，記憶庫位址BA [0:3]可包括指示記憶庫區進入操作模式的資訊，並且激活命令ACT及列位址RA [0:14]可充當用於指示進入操作模式的命令。舉例而言，由於列位址RA [0:14]的至少一些位元具有特定的代碼，因此可命令進入操作模式。
第二模式訊號PE_MODE2及第二驅動時鐘訊號PE_CLK2可基於所接收到的命令/位址被激活，並且可接收至少一個激活命令B0 CMD。此外，可定義退出操作模式的命令。作為實例，當依序接收到激活命令ACT及預充電命令PRE時，記憶庫區可改變為正常模式。舉例而言，可藉由激活命令ACT及列位址RA [0:14]的至少一些位元的特定代碼來命令退出操作模式，且然後可因應於接收預充電命令PRE來改變模式。此外，記憶庫位址BA [0:3]可指示記憶庫區退出操作模式。
根據以上在圖15及圖16中所示的實施例，除了設置模式暫存器之外，可使用記憶庫位址及列位址的特定位元以及各種命令（例如，激活命令ACT及預充電命令PRE）來設置記憶庫區的模式，並且可設置退出操作模式。
圖17是示出根據本發明概念實施例的包括資料處理系統的伺服器系統的方塊圖。
參照圖17，伺服器系統900可包括管理器910及多個伺服器920_1至920_K。所述多個伺服器920_1至920_K中的每一者可對應於上述實施例中的資料處理系統。多個伺服器920_1至920_K經由支持預定協定（例如，PCI、PCIe等）的匯流排相互連接，並且作為實例，所述多個伺服器920_1至920_K可基於管理器910的控制經由P2P連接結構彼此通訊。
參照任一伺服器（例如，第一伺服器920_1），根據上述實施例，第一伺服器920_1可包括主機及一或多個記憶體裝置MEM，並且可根據伺服器的功能執行各種類型的操作處理並儲存處理結果。根據實施例，記憶體裝置MEM中的每一者可包括多個記憶庫及與其對應佈置的處理元件，並且可藉由主機控制及/或自控制來執行操作處理。根據上述實施例，記憶體裝置MEM的多個記憶庫可被分類為至少兩個記憶庫區，並且可為每一記憶庫區設置操作模式。亦即，一些記憶庫區可在其被設置為操作模式時執行操作處理，而其他記憶庫區可在其被設置為正常模式時執行記憶體操作。此外，記憶體裝置MEM可基於如上所述的MRS設置來改變模式，或者基於命令/位址的解碼來改變模式。在各種實施例中，伺服器系統900可對應於神經網路伺服器系統，並且第一伺服器920_1可對記憶體裝置MEM執行控制操作，使得所述操作中的至少一些操作可由記憶體裝置MEM在執行大量神經網路操作時執行。
圖18是示出應用根據本揭露實施例的記憶體裝置的行動系統1000的方塊圖。
參照圖18，行動系統1000可包括照相機1100、顯示器1200、音訊處理單元1300、網路處理器1400、動態隨機存取記憶體（DRAM）1500a、1500b、快閃記憶體裝置1600a及1600b以及I/O裝置1700a及1700b，並且可包括應用處理器（以下稱為AP）1800。行動系統1000可被實施為膝上型電腦、行動電話、智慧型電話、平板個人電腦（PC）或可穿戴電腦。此外，行動系統1000可被實施為伺服器或個人電腦。
照相機1100可根據使用者的控制來捕捉靜止影像或運動圖片。照相機1100可以多個（例如前置照相機及後置照相機）實施。顯示器1200可以各種形式（例如，液晶顯示器（liquid crystal display，LCD）、有機發光二極體（organic light emitting diode，OLED）顯示器、主動矩陣有機發光二極體（active-matrix organic light-emitting diode，AM-OLED）及電漿顯示面板（plasma display panel，PDP））實施。音訊處理單元1300可處理儲存於快閃記憶體裝置1600a及1600b中的內容中所包括的音訊資料。舉例而言，音訊處理單元1300可對音訊資料執行各種處理，例如解碼、放大、雜訊濾波及類似操作。
網路處理器1400可為被配置成處理網路資料的處理器。網路處理器1400可執行例如以下功能：標頭解析、圖案匹配、位元欄位操作、表查找、封包排序管理、封包修改及資料移動。I/O裝置1700a及1700b可包括提供數位輸入及輸出功能的裝置，例如通用串行匯流排（universal serial bus，USB）或儲存器、數位照相機、SD卡、觸控螢幕、數位視訊光碟（digital versatile disc，DVD）、數據機及網路配接器。
AP 1800控制行動系統1000的整體操作。詳細而言，AP 1800可控制顯示器1200在顯示器1200上顯示儲存於快閃記憶體裝置1600a及1600b中的部分內容。此外，當經由I/O裝置1700a及1700b接收到使用者輸入時，AP 1800可執行對應於使用者輸入的控制操作。
AP 1800可被設置為驅動應用程式、作業系統（operating system，OS）及類似物的系統晶片（以下稱為SoC）。由SoC驅動的作業系統的內核可包括用於控制快閃記憶體裝置1600a及1600b的I/O排程器及裝置驅動器。裝置驅動器可藉由參照由I/O排程器管理的同步佇列的數量來控制快閃記憶體裝置1600a及1600b的存取效能，或者控制SoC內部的中央處理單元（central processing unit，CPU）模式及動態電壓及頻率縮放（Dynamic Voltage and Frequency Scaling，DVFS）水準。
根據實施例，行動系統1000可包括多個DRAM 1500a及1500b。在一個實施例中，AP 1800可嵌入控制器1810，且因此，DRAM 1500a可直接連接至AP 1800。在一個實施例中，AP 1800可包括包含神經處理單元（Neural Processing Unit，NPU）的NPU塊或NPU晶片1820，所述NPU是用於AI資料操作的專用電路，且因此，DRAM 1500b可另外安裝於NPU塊或NPU晶片1820上。
相較於I/O裝置1700a及1700b或快閃記憶體裝置1600a及1600b，DRAM 1500a及1500b具有相對較小的延遲及帶寬。DRAM 1500a及1500b在行動系統1000通電時被初始化，並且可加載作業系統及應用資料並將其用作作業系統及應用資料的臨時儲存地點，或者可用作各種軟體代碼的執行空間。行動系統1000頻繁地執行同時加載多個應用的多任務操作，並且應用之間的切換及執行速度被用作行動系統1000的效能指標。
在DRAM 1500a及1500b中，可執行加/減/乘/除四種算術運算、向量運算、位址運算或快速傅立葉變換（Fast Fourier Transform，FFT）運算。此外，用於推理的函數可在DRAM 1500a及1500b中執行。此處，可使用人工神經網路在深度學習演算法中執行推理。深度學習演算法可包括藉由各種資料學習模型的訓練步驟及利用經訓練的模型識別資料的推理步驟。舉例而言，用於推理的函數包括雙曲正切函數（hyperbolic tangent function）、S型函數（sigmoid function）及修正線性單元（rectified linear unit，ReLU）函數。舉例而言，在DRAM 1500b中，可執行用於參照的功能，並且NPU塊或NPU晶片1820可基於儲存於DRAM 1500b中的資料執行AI資料操作。
依據實施例，行動系統1000可包括多個存儲器裝置或多個快閃記憶體裝置1600a及1600b。在一個實施例中，AP 1800可包括介面1830，且因此，快閃記憶體裝置1600a及1600b可直接連接至AP 1800。舉例而言，AP 1800可被實施為SoC，快閃記憶體裝置1600a可被實施為單獨的晶片，並且AP 1800及AP 1800以及快閃記憶體裝置1600a可組裝成單個封裝。然而，本發明概念並非僅限於此，且所述多個快閃記憶體裝置1600a及1600b可經由連接電性連接至行動系統1000。
快閃記憶體裝置1600a及1600b可儲存由照相機1100拍攝的照片，或者可儲存經由資料網路傳輸的資料，例如增強現實/虛擬現實、高解析度（high definition，HD）或4K超高解析度（ultra high definition，UHD）內容。
快閃記憶體1620及/或記憶體控制器1610可使用各種類型的封裝來安裝。舉例而言，快閃記憶體1620及/或記憶體控制器1610可使用例如以下封裝進行安裝：堆疊式封裝（Package on Package，PoP）、球柵陣列（Ball grid array，BGA）、晶片級封裝（Chip scale package，CSP）、塑膠帶引線晶片載體（Plastic Leaded Chip Carrier，PLCC）、塑膠雙列直插式封裝（Plastic Dual In-Line Package，PDIP）、疊片內晶粒包裝（Die in Waffle Pack）、晶圓內晶粒形式（Die in Wafer Form）、板上晶片（Chip On Board，COB）、陶瓷雙列直插式封裝（Ceramic Dual In-Line Package，CERDIP）、塑膠公制方形扁平包裝（Metric Quad Flat Pack，MQFP）、薄方形扁平包裝（Thin Quad Flat Pack，TQFP）、小輪廓（Small Outline，SOIC）、收縮型小輪廓封裝（Shrink Small Outline Package，SSOP）、薄小輪廓（Thin Small Outline，TSOP）、系統內封裝（System In Package，SIP）、多晶片封裝（Multi Chip Package，MCP）、晶圓級製作封裝（Wafer-level Fabricated Package，WFP）、晶圓級處理堆疊封裝（Wafer-Level Processed Stack Package，WSP）或類似封裝。
DRAM 1500a可對應於以上參照圖1至圖16描述的記憶體裝置，並且可包括處理元件PE。此外，控制器1810可對應於以上參照圖1至圖16描述的記憶體控制器。舉例而言，使用者可藉由照相機1100拍攝對象，且因此，行動系統1000可對藉由照相機1100輸入的對象的影像執行影像訊號處理。在下文中，將描述與影像訊號處理相關的行動系統1000的操作。
AP 1800中的控制器1810可根據上述實施例為每一記憶庫區確定操作模式，並且可向DRAM 1500a提供指示所確定的模式的設置資訊。DRAM 1500a可基於設置資訊來控制記憶庫區的模式設置，並且在DRAM 1500a中設置的記憶庫區中的至少一些記憶庫區可進入操作模式。
舉例而言，包括在DRAM 1500a中的處理元件PE可執行與藉由照相機1100輸入的對象影像相關的資料操作，並且可將操作結果提供至控制器1810。AP 1800可基於自控制器1810接收的操作結果產生與對象影像相關的對象識別結果，並將所產生的對象識別結果提供至I/O裝置1700a。作為另一實例，包括在DRAM 1500a中的處理元件PE可藉由執行與藉由照相機1100輸入的對象影像相關的資料操作來產生對象識別結果，並且可將所產生的對象識別結果提供至控制器1810。AP 1800可將由控制器1810接收的對象識別結果提供至I/O裝置1700a。
儘管已參照本發明的實施例具體示出並描述了本發明概念，但應理解，在不背離以下申請專利範圍的精神及範圍的情形下，可在形式及細節上作出各種改變。
10、500:記憶體系統 100、510、1610:記憶體控制器 110、512:模式設置器 200、320、520、700、800、MEM:記憶體裝置 210、321、522、760、860:記憶體胞元陣列 211、761、861、BG0、BR0:第一記憶庫區 212、762、862、BG1、BR1:第二記憶庫區 220、322、523:操作邏輯 221、751、851:第一PE組 222、752、852:第二PE組 223、621、731、831、Mode Gen 0:第一模式訊號發生器 224、622、732、832、Mode Gen 1:第二模式訊號發生器 230、323、524:控制邏輯 231、323_1:模式控制器 300:資料處理系統/記憶體裝置 310:應用處理器（AP） 311:應用 312:記憶體控制模組 322_1:PE組 322_2:模式訊號發生器 400:高帶寬記憶體（HBM） 410:緩衝晶粒 420:第一核心晶粒 421、524_2、610、720、820:命令解碼器 511:第一介面（I/F）電路 521:第二介面（I/F）電路 524_1:模式暫存器組 623、733、833、Mode Gen 2:第三模式訊號發生器 624、734、834、Mode Gen 3:第四模式訊號發生器 741、841:第一時鐘發生器 742、842:第二時鐘發生器 743、843:第三時鐘發生器 744、844:第四時鐘發生器 753、853:第三PE組 754、854:第四PE組 763、863、BG2、BR2:第三記憶庫區 764、864、BG3、BR3:第四記憶庫區 900:伺服器系統 910:管理器 920_1:第一伺服器/伺服器 920_2、920_K:伺服器 1000:行動系統 1100:照相機 1200:顯示器 1300:音訊處理單元 1400:網路處理器 1500a、1500b:動態隨機存取記憶體（DRAM） 1600a、1600b:快閃記憶體裝置 1620:快閃記憶體 1700a、1700b:I/O裝置 1800:應用處理器（AP） 1810:控制器 1820:NPU塊/NPU晶片 1830:介面 A0、A1、B0、B1、C0、C1、D0、D1、E0、E1、F0、F1、G0、G1、H0、H1、I0、I1、J0、J1、K0、K1、L0、L1、M0、M1、N0、N1、O0、O1、P0、P1:記憶庫 ACT:激活命令 BA [0:3]:記憶庫位址 BANK 0:第一記憶庫 BANK 1:第二記憶庫 BANK 2:第三記憶庫 BANK 3:第四記憶庫 BANK 4:第五記憶庫 BANK 5:第六記憶庫 BANK 6:第七記憶庫 BANK 7:第八記憶庫 BANK A:A記憶庫/記憶庫 BANK B:B記憶庫/記憶庫 C [0:7]:行訊號 CA BUS:命令/位址匯流排 CH1:第一通道 CH2:第二通道 CH A:通道A/通道 CH B、CH C、CH D:通道 CK_P:時鐘引腳 CLK:時鐘訊號 CMD/ADD:命令/位址 C_P:行引腳 Ctrl_M:模式控制訊號 DATA:資料 DQ_P:資料引腳 HOST:主機 Info_M:設置資訊 IO:輸入/輸出線/記憶庫組 MA[0:4]、MA[0:K]:MR位址 Mode Ctrl:模式控制器 MR 0:第一模式暫存器/模式暫存器 MR 1:第二模式暫存器/模式暫存器 MR 2:第三模式暫存器/模式暫存器 MR 3:第四模式暫存器/模式暫存器 MR 4:第五模式暫存器/模式暫存器 MR 5:第六模式暫存器/模式暫存器 MR 6:第七模式暫存器/模式暫存器 MR 7:第八模式暫存器/模式暫存器 MR 8:第九模式暫存器/模式暫存器 MR_EN:資訊 MRS:模式暫存器組 MS_1、PE_MODE1:第一模式訊號 MS_2、PE_MODE2:第二模式訊號 OP [0:7]:設置資訊/OP代碼 OP0、OP1、OP2、OP3、OP4、OP5、OP6、OP7:OP代碼 PC0:第一偽通道 PC1:第二偽通道 PE:處理元件 PE 0、PE A:第一處理元件 PE 1:第一處理元件/第二處理元件 PE 2:第三處理元件 PE 3:第四處理元件 PE B:第二處理元件 PE_CLK1:第一驅動時鐘訊號/驅動時鐘訊號 PE_CLK2:第二驅動時鐘訊號/驅動時鐘訊號 PE_CLK3:第三驅動時鐘訊號/驅動時鐘訊號 PE_CLK4:第四驅動時鐘訊號/驅動時鐘訊號 PE_MODE3:第三模式訊號 PE_MODE4:第四模式訊號 PRE:預充電命令 RA [0:14]:列位址 R_P:列引腳 S11、S12、S13、S14、S15、S21、S22、S23、S24、S25、S26:步驟 SID0:第一ID SID1:第二ID
結合附圖閱讀以下詳細說明，將更清楚地理解本發明概念的實施例，在附圖中： 圖1是包括根據本發明概念示例性實施例的記憶體裝置的資料處理系統的方塊圖。 圖2是示出圖1的記憶體裝置的示例性實施的方塊圖。 圖3是示出包括根據本發明概念示例性實施例的記憶體裝置的資料處理系統的方塊圖。 圖4及圖5是示出根據本發明概念示例性實施例的一種操作記憶體裝置的方法的流程圖。 圖6是示出根據本發明概念的示例性實施例，在具有多個通道的記憶體裝置中設置記憶庫區的實例的圖式。 圖7是示出其中本發明概念的示例性實施例的記憶體裝置包括高帶寬記憶體（high bandwidth memory，HBM）的實例的方塊圖。 圖8是示出根據本發明概念示例性實施例的記憶體系統的方塊圖。 圖9是示出根據本發明概念實施例的記憶體裝置的具體實施實例的方塊圖。 圖10是示出其中根據本發明概念的示例性實施例將多個核心晶粒分類為辨識（identification，ID）資訊的實例的圖式。 圖11是示出根據本發明概念的示例性實施例自記憶體控制器提供的設置資訊的實施的實例的表。 圖12至圖14是示出根據本發明概念示例性實施例的記憶體裝置的各種操作實例的圖式。 圖15及圖16是分別示出根據本發明概念另一實例的記憶體裝置的實施實例及操作實例的圖式。 圖17是示出根據本發明概念實施例的包括資料處理系統的伺服器系統的方塊圖。 圖18是示出包括根據本發明概念實施例的記憶體裝置的行動系統的方塊圖。
10:記憶體系統
100:記憶體控制器
110:模式設置器
200:記憶體裝置
210:記憶體胞元陣列
211:第一記憶庫區
212:第二記憶庫區
220:操作邏輯
221:第一PE組
222:第二PE組
230:控制邏輯
231:模式控制器
BANK 1:第二記憶庫/A記憶庫/B記憶庫
BANK A:A記憶庫/記憶庫
BANK B:B記憶庫/記憶庫
CLK:時鐘訊號
CMD/ADD:命令/位址
DATA:資料
HOST:主機
Info_M:設置資訊
PE:處理元件

Claims (20)

  1. 一種記憶體裝置，包括： 記憶體胞元陣列，包括第一記憶庫區及第二記憶庫區，所述第一記憶庫區及所述第二記憶庫區各自包括多個記憶庫； 操作邏輯，包括對應於所述第一記憶庫區的一或多個第一處理元件及對應於所述第二記憶庫區的一或多個第二處理元件； 控制邏輯，被配置成基於外部來源的設置資訊來控制所述第一記憶庫區及所述第二記憶庫區的模式； 第一模式訊號發生器，被配置成基於所述控制邏輯的所述控制來產生用於對所述第一處理元件進行賦能的第一模式訊號；以及 第二模式訊號發生器，被配置成基於所述控制邏輯的所述控制來產生用於對所述第二處理元件進行賦能的第二模式訊號， 其中，因應於所述第一記憶庫區被設置為操作模式並且所述第二記憶庫區被設置為正常模式，所述第一模式訊號發生器被配置成輸出所述第一模式訊號來對所述第一處理元件進行賦能，並且所述第二模式訊號發生器被配置成輸出所述第二模式訊號來對所述第二處理元件進行去能。
  2. 如請求項1所述的記憶體裝置，其中所述第一記憶庫區包括多個第一記憶庫，所述第二記憶庫區包括多個第二記憶庫， 因應於外部來源的激活命令，所述第一記憶庫區的至少兩個第一記憶庫被一起激活，並且 因應於所述外部來源的激活命令，所述第二記憶庫區的一個記憶庫被選擇性地激活。
  3. 如請求項2所述的記憶體裝置，其中所述第一處理元件被配置成使用自所述第一記憶庫區中的所述至少兩個第一記憶庫的激活列讀取的資料來並行執行操作。
  4. 如請求項1所述的記憶體裝置，其中所述第一處理元件被配置成與對所述第二記憶庫區的資料存取並行地執行操作處理。
  5. 如請求項1所述的記憶體裝置，其中所述控制邏輯被配置成接收值被改變的設置資訊，並且基於經改變的所述設置資訊將所述第一記憶庫區及所述第二記憶庫區兩者皆設置為所述操作模式或所述正常模式。
  6. 如請求項5所述的記憶體裝置，其中所述控制邏輯包括模式暫存器組，所述模式暫存器組包括多個模式暫存器及用於解碼外部來源的命令或位址的命令解碼器，並且所述控制邏輯被配置成將所接收到的命令代碼儲存在所述模式暫存器組中作為所述設置資訊。
  7. 如請求項6所述的記憶體裝置，更包括：介面電路，被配置成接收所述外部來源的命令或位址， 其中所述介面電路包括用於接收列訊號的列引腳及用於接收行訊號的行引腳，並且所述介面電路被配置成經由所述行引腳來接收所述設置資訊。
  8. 如請求項6所述的記憶體裝置，其中所述控制邏輯被配置成共同向所述第一模式訊號發生器及所述第二模式訊號發生器提供所述命令代碼，並且因應於所述命令代碼，所述第一模式訊號發生器被配置成產生所述第一模式訊號，並且所述第二模式訊號發生器被配置成產生所述第二模式訊號。
  9. 如請求項6所述的記憶體裝置，更包括用於接收列訊號的列引腳及用於接收行訊號的行引腳，並且更包括被配置成經由所述列引腳來接收所述外部來源的命令或位址的介面電路，其中所述控制邏輯被配置成接收一或多個命令與一或多個位址的組合作為所述設置資訊， 其中所述控制邏輯被配置成基於激活命令及預充電命令中的至少一者以與列位址的組合來控制所述第一記憶庫區及所述第二記憶庫區的模式。
  10. 如請求項9所述的記憶體裝置，其中所述控制邏輯更被配置成接收記憶庫位址，並且基於所述記憶庫位址的資訊來選擇記憶庫區以進入所述操作模式。
  11. 如請求項1所述的記憶體裝置，更包括：第一時鐘發生器，被配置成向所述第一處理元件提供第一驅動時鐘訊號；以及第二時鐘發生器，被配置成向所述第二處理元件提供第二驅動時鐘訊號， 其中，因應於所述第一模式訊號，所述第一時鐘發生器被配置成向所述第一處理元件提供所述第一驅動時鐘訊號，並且因應於所述第二模式訊號，所述第二時鐘發生器被配置成阻止所述第二驅動時鐘訊號被提供至所述第二處理元件。
  12. 一種記憶體裝置，與記憶體控制器通訊，所述記憶體裝置包括： 記憶體胞元陣列，包括第一記憶庫區及第二記憶庫區，所述第一記憶庫區及所述第二記憶庫區中的每一者包括多個記憶庫； 操作邏輯，包括對應於所述第一記憶庫區的一或多個第一處理元件及對應於所述第二記憶庫區的一或多個第二處理元件； 介面電路，被配置成與所述記憶體控制器介接，並自所述記憶體控制器接收用於設置所述第一記憶庫區及所述第二記憶庫區的模式的設置資訊；以及 控制邏輯，被配置成因應於接收到具有第一值的所述設置資訊，將所述第一記憶庫區設置為操作模式，並將所述第二記憶庫區設置為正常模式， 其中，基於所述控制邏輯的所述設置，所述第一處理元件被配置成與對所述第二記憶庫區的資料存取並行地執行操作處理。
  13. 如請求項12所述的記憶體裝置，更包括：模式暫存器組，包括用於設置所述記憶體裝置的操作環境的多個模式暫存器，其中所述控制邏輯被配置成將所接收到的所述設置資訊儲存在所述模式暫存器組中。
  14. 如請求項13所述的記憶體裝置，其中因應於接收到具有第二值的所述設置資訊，在所述模式暫存器組中更新具有所述第二值的所述設置資訊，並且所述控制邏輯被配置成因應於接收到具有所述第二值的所述設置資訊，將所述第一記憶庫區及所述第二記憶庫區兩者皆設置為操作模式或正常模式。
  15. 如請求項12所述的記憶體裝置，更包括： 第一模式訊號發生器，被配置成基於所述控制邏輯的所述設置來產生用於控制對所述第一處理元件的賦能的第一模式訊號； 第二模式訊號發生器，被配置成基於所述控制邏輯的所述設置來產生用於控制對所述第二處理元件的賦能的第二模式訊號； 第一時鐘發生器，被配置成因應於所述第一模式訊號向所述第一處理元件提供第一驅動時鐘訊號；以及 第二時鐘發生器，被配置成因應於所述第二模式訊號向所述第二處理元件提供第二驅動時鐘訊號， 其中，因應於所述第一模式訊號，所述第一時鐘發生器被配置成向所述第一處理元件提供所述第一驅動時鐘訊號，並且因應於所述第二模式訊號，所述第二時鐘發生器被配置成阻止所述第二驅動時鐘訊號被提供至所述第二處理元件。
  16. 一種記憶體裝置，與記憶體控制器通訊，所述記憶體裝置包括： 緩衝晶粒，與所述記憶體控制器通訊；以及 一或多個核心晶粒，堆疊在所述緩衝晶粒上，所述核心晶粒中的每一者包括多個通道， 其中所述多個通道中的每一通道包括： 記憶體胞元陣列，包括多個記憶庫區，所述多個記憶庫區中的每一記憶庫區包括多個記憶庫； 操作邏輯，包括對應於所述多個記憶庫區佈置的多個處理元件組，所述多個處理元件組中的每一處理元件組包括一或多個處理元件； 多個模式發生器，對應於所述多個處理元件組佈置，並且所述多個模式發生器各自被配置成產生用於對對應的處理元件組的所述處理元件進行賦能的模式訊號；以及 控制邏輯，被配置成基於自所述記憶體控制器提供的設置資訊來控制所述多個記憶庫區的模式， 其中所述多個記憶庫區中的一些記憶庫區被設置為操作模式，而其他記憶庫區被設置為正常模式，並且與被設置為所述操作模式的所述記憶庫區對應的所述處理元件組被配置成與對被設置為所述正常模式的所述記憶庫區執行資料存取並行地執行操作。
  17. 如請求項16所述的記憶體裝置，更包括：對應於所述多個處理元件組佈置的多個時鐘發生器，其中所述多個時鐘發生器中的每一者因應於來自對應模式發生器的模式訊號而被配置成向對應的處理元件組提供驅動時鐘訊號或被配置成阻止所述驅動時鐘訊號被提供至所述對應的處理元件組。
  18. 如請求項17所述的記憶體裝置，其中所述通道中的每一者被分類為第一偽通道及第二偽通道，並且所述第二偽通道的所述記憶庫區被設置為所述正常模式，而所述第一偽通道的所述記憶庫區被設置為所述操作模式。
  19. 如請求項17所述的記憶體裝置，其中所述通道中的每一者被分類為第一偽通道及第二偽通道，並且當所述第一偽通道的一些記憶庫區被設置為所述操作模式時，所述第一偽通道的一些其他記憶庫區被設置為所述正常模式。
  20. 如請求項17所述的記憶體裝置，其中，若所述核心晶粒，則將第一核心晶粒的至少一個第一記憶庫區及第二核心晶粒的至少一個第二記憶庫區設置至相同的通道，並且根據所述設置資訊相同地或不同地設置所述第一記憶庫區及所述第二記憶庫區的所述模式。
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