CN114121874A - 半导体模块 - Google Patents

半导体模块 Download PDF

Info

Publication number
CN114121874A
CN114121874A CN202110982873.7A CN202110982873A CN114121874A CN 114121874 A CN114121874 A CN 114121874A CN 202110982873 A CN202110982873 A CN 202110982873A CN 114121874 A CN114121874 A CN 114121874A
Authority
CN
China
Prior art keywords
power supply
patterns
signal
semiconductor chip
pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110982873.7A
Other languages
English (en)
Inventor
森本充晃
杉村一男
椿和也
大石英一郎
重实泰行
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yazaki Corp
Original Assignee
Yazaki Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yazaki Corp filed Critical Yazaki Corp
Publication of CN114121874A publication Critical patent/CN114121874A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H01L23/49844—Geometry or layout for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/162—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits the devices being mounted on two or more different substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details

Abstract

本发明提供一种能够使部件适当地通用化的半导体模块。在半导体模块中，半导体芯片(10)在对置的一对表面中的一个表面设置漏极部(D)，在另一个表面设置源极部(S)和栅极部(G)。基板(20)包括能够传输电源电力的三个电源用图案(23)以及能够传输控制信号的至少两个信号用图案(22)。三个电源用图案(23)和两个信号用图案(22)都沿着第一方向(X)彼此平行地延伸。三个电源用图案(23)中，两个电源用图案(23)能够安装半导体芯片(10)且能够与该安装的半导体芯片(10)的漏极部(D)连接，剩余的一个电源用图案(23)能够与半导体芯片(10)的源极部(S)连接。两个信号用图案(22)能够与半导体芯片(10)的栅极部(G)连接。

Description

半导体模块
技术领域
本发明涉及半导体模块。
背景技术
以往，作为半导体模块，例如在专利文献1中记载有具备基板和组装有该基板的壳体的功率半导体模块。该功率半导体模块例如通过将用于与智能功率模块的基板连接的端子设置于壳体，从而构成能够组装功率模块以及智能功率模块两者的基板的通用的壳体，实现部件的通用化。
现有技术文献
专利文献
专利文献1：日本特开平11-16937号公报
发明内容
发明欲解决的技术问题
然而，上述专利文献1所记载的功率半导体模块例如对于功率模块以及智能功率模块分别控制不同，因此需要使用布线图案分别不同的基板，在制造该功率半导体模块时，需要根据电路准备布线图案不同的多个基板，制造效率可能降低。
因此，本发明是鉴于上述情况而完成的，其目的在于提供一种能够使部件适当地通用化的半导体模块。
用于解决问题的技术手段
为了解决上述课题，实现目的，本发明所涉及的半导体模块的特征在于，具备：半导体芯片，所述半导体芯片在对置的一对表面中的一个表面设置漏极部，在另一个表面设置源极部和栅极部；以及基板，所述基板包括：基材；三个电源用图案，所述三个电源用图案设置在所述基材且能够传输电源电力；和两个信号用图案，所述两个信号用图案设置在所述基材且能够传输控制信号，所述基板能够安装所述半导体芯片，所述三个电源用图案和所述两个信号用图案沿着第一方向彼此平行地延伸，所述三个电源用图案中，两个所述电源用图案能够安装所述半导体芯片且能够与该安装的安装半导体芯片的所述漏极部连接，剩余的一个所述电源用图案能够与所述安装半导体芯片的所述源极部连接，所述两个信号用图案能够与所述安装半导体芯片的所述栅极部连接。
在上述半导体模块中，优选为，所述三个电源用图案中，能够与所述源极部连接的所述一个电源用图案沿着与所述第一方向正交的第二方向配置在能够安装所述半导体芯片的所述两个电源用图案之间，所述信号用图案设置有四个，且两个所述信号用图案能够与所述栅极部连接，剩余的两个所述信号用图案能够与所述源极部连接，能够与所述栅极部连接的所述两个信号用图案沿着所述第二方向隔着所述三个电源用图案成对配置，而且，能够与所述源极部连接的所述两个信号用图案沿着所述第二方向隔着所述三个电源用图案成对配置，能够安装所述半导体芯片的所述两个电源用图案也能够兼用作针对所述漏极部的信号用图案。
在上述半导体模块中，优选为，所述半导体模块还具备外部连接图案，所述外部连接图案能够与所述三个电源用图案中的任一个连接，且能够与位于所述基板的外侧的外部连接对象连接，且所述外部连接图案沿着与所述第一方向正交的第二方向延伸，且沿着所述第一方向至少隔着所述三个电源用图案而成对设置。
在上述半导体模块中，优选为，所述半导体模块还具备：基座部，所述基座部载置所述基板；以及壳体，所述壳体组装于载置所述基板的所述基座部，所述壳体被构成为包括：壳体主体；电源用端子，所述电源用端子设置于所述壳体主体且能够与所述电源用图案连接；以及信号用端子，所述信号用端子设置于所述壳体主体且能够与所述信号用图案连接。
在上述半导体模块中，优选为，所述三个电源用图案中，一个所述电源用图案是安装所述半导体芯片并与该安装的安装半导体芯片的所述漏极部连接的电源用连接图案，另一个所述电源用图案是与所述安装半导体芯片的所述源极部连接的电源用连接图案，剩余的一个所述电源用图案是不与所述安装半导体芯片的所述漏极部、所述源极部以及所述栅极部连接的电源用非连接图案，所述信号用图案设置有四个，一个所述信号用图案是与所述安装半导体芯片的所述栅极部连接的信号用连接图案，另一个所述信号用图案是与所述安装半导体芯片的所述源极部连接的信号用连接图案，剩下的两个所述信号用图案是不与所述安装半导体芯片的所述漏极部、所述源极部以及所述栅极部连接的信号用非连接图案，所述安装半导体芯片构成使在该电源用图案中单向流动的电流通电或切断的单向电路。
在上述半导体模块中，优选为，所述三个电源用图案中，两个所述电源用图案安装所述半导体芯片且分别与该安装的安装半导体芯片的所述漏极部连接，剩余的一个所述电源用图案与所述安装半导体芯片的所述源极部连接，所述信号用图案设置有四个，两个所述信号用图案与所述安装半导体芯片的任一个的所述栅极部连接，剩余的两个所述信号用图案与所述安装半导体芯片的任一个的所述源极部连接，所述安装半导体芯片构成使在该电源用图案中双向流动的电流通电或切断的双向电路。
在上述半导体模块中，优选为，所述半导体模块还具备外部连接图案，所述外部连接图案能够与所述三个电源用图案的任一个连接，且能够与位于所述基板的外侧的外部连接对象连接，所述外部连接图案沿着与所述第一方向正交的第二方向延伸，且沿着所述第一方向至少隔着所述三个电源用图案而成对设置，安装有所述半导体芯片的所述基板设置有三个，分别沿着所述第二方向排列设置，相邻的所述基板经由所述外部连接图案而彼此连接，在各所述基板中，所述三个电源用图案中，两个所述电源用图案安装所述半导体芯片且分别与该安装的安装半导体芯片的所述漏极部连接，剩余的一个所述电源用图案与安装于一个所述电源用图案的所述安装半导体芯片的所述源极部连接，与所述漏极部连接的所述两个电源用图案中的一个所述电源用图案与安装于另一个所述电源用图案的所述安装半导体芯片的所述源极部连接，所述信号用图案设置有四个，两个所述信号用图案与所述安装半导体芯片中的任一个的所述栅极部连接，剩余的两个所述信号用图案与所述安装半导体芯片中的任一个的所述源极部连接，所述安装半导体芯片构成使直流电转换为交流电的逆变器电路。
发明效果
在本发明所涉及的半导体模块中，三个电源用图案中，两个电源用图案能够安装半导体芯片且能够与该安装的安装半导体芯片的漏极部连接，剩余一个电源用图案能够与安装半导体芯片的源极部连接，因此能够使部件(基板)适当地通用化。
附图说明
图1是表示第一实施方式所涉及的半导体模块的基本结构例的分解立体图。
图2是表示第一实施方式所涉及的基板的结构例的立体图。
图3是表示第一实施方式所涉及的壳体的结构例的立体图。
图4是表示第一实施方式所涉及的半导体模块的结构例(第一变型)的俯视图。
图5是表示第一实施方式所涉及的半导体模块的结构例(第一变型)的电路图。
图6是表示第一实施方式所涉及的半导体模块的结构例(第二变型)的俯视图。
图7是表示第一实施方式所涉及的半导体模块的结构例(第二变型)的电路图。
图8是表示第一实施方式所涉及的半导体模块的结构例(第三变型)的俯视图。
图9是表示第一实施方式所涉及的半导体模块的结构例(第三变型)的电路图。
图10是表示第一实施方式的变形例所涉及的半导体模块的结构例的俯视图。
图11是表示第一实施方式的变形例所涉及的半导体模块的结构例的电路图。
图12是表示第二实施方式所涉及的半导体模块的基本结构例的分解立体图。
图13是表示第二实施方式所涉及的半导体模块的结构例(第一变型)的俯视图。
图14是表示第二实施方式所涉及的半导体模块的结构例(第一变型)的电路图。
图15是表示第二实施方式所涉及的半导体模块的结构例(第二变型)的俯视图。
图16是表示第二实施方式所涉及的半导体模块的结构例(第二变型)的电路图。
符号说明
1、1A、1B、1C、1D、1E 半导体模块
10、10A、10B、10C、10D 半导体芯片
20 基板
21 基材
23 电源用图案
231 第一电源用图案
232 第二电源用图案
233 第三电源用图案
22、221、222、223、224 信号用图案
24、24A 外部连接图案(外部连接对象)
30 基座部
40、40A、40B 壳体
41 壳体主体
42 电源用端子(外部连接对象)
43 信号用端子
D 漏极部
S 源极部
G 栅极部
P1 单向电路
P2 双向电路
P3 逆变器电路
X 第一方向
Y 第二方向
具体实施方式
参照附图对用于实施本发明的方式(实施方式)进行详细说明。本发明并不被以下的实施方式所记载的内容限定。另外，在以下所记载的构成要素中包含本领域技术人员能够容易想到的要素、实质上相同的要素。而且，以下所记载的结构可以适当组合。另外，可以在不脱离本发明的主旨的范围内进行结构的各种省略、置换或变更。
[第一实施方式]
参照附图对实施方式所涉及的半导体模块1进行说明。首先，对半导体模块1的基本结构进行说明，接着，对与半导体芯片10的结构相对应的半导体模块1的各种变型进行说明。
[基本结构]
图1是表示第一实施方式所涉及的半导体模块1的基本结构例的分解立体图。图2是表示第一实施方式所涉及的基板20的结构例的立体图。图3是表示第一实施方式所涉及的壳体40的结构例的立体图。在图1至图3中，图示了在基板20未安装半导体芯片10的状态。
如图1至图3所示，半导体模块1的基本结构包括半导体芯片10、基板20、基座部30和壳体40。而且，半导体模块1通过对该基本结构安装半导体芯片10(参照图4等)，从而构成与半导体芯片10的结构相应的各种半导体电路。
在此，在本实施方式中，将在基板20的图案形成面M(参照图2)形成的电源用图案23以及信号用图案22延伸的方向作为第一方向X，将在基板20的图案形成面M上与第一方向X正交的方向作为第二方向Y，将与基板20的图案形成面M正交的方向作为第三方向Z。第一方向X、第二方向Y以及第三方向Z相互正交。
半导体芯片10使电流通电或切断。半导体芯片10例如是N沟道型的MOSFET(MetalOxide Semiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管)，如图2所示，构成为包括漏极部D、源极部S以及栅极部G。半导体芯片10在沿着第三方向Z对置的一对表面中的一个表面设置有漏极部D，在另一个表面上设置有源极部S和栅极部G。半导体芯片10以漏极部D侧抵接于电源用图案23上的状态安装于该电源用图案23。
基板20构成电路。基板20构成为包括基材21、信号用图案22、电源用图案23以及外部连接图案24。
基材21能够安装半导体芯片10。基材21由树脂等绝缘部件形成，构成为平板状且矩形状。基材21设置有三个，各自具有相同的形状。各基材21在第三方向Z上具有一对面部，在一侧的面部设置有形成各图案的图案形成面M。在图案形成面M上形成有四个信号用图案22、三个电源用图案23、以及两个外部连接图案24。基材21根据要实现的半导体电路来在形成于该基材21的电源用图案23上安装半导体芯片10。
四个信号用图案22(221～224)是能够传输控制信号的导电性的图案。四个信号用图案22设置于基材21，且形成为线状。四个信号用图案22形成为直线状，沿着第一方向X相互平行地延伸。四个信号用图案22分别形成为相同的粗细，即形成为第二方向Y的宽度长度为相同的长度，且形成为比三个电源用图案23细。四个信号用图案22(221～224)各自的第一方向X的长度全部形成为相同的长度，两个信号用图案221、222和剩余的两个信号用图案223、224沿着第二方向Y隔着三个电源用图案23而成对配置。换言之，四个信号用图案22中，两个信号用图案221、222沿着第二方向Y排列配置在三个电源用图案23的一侧，剩余的两个信号用图案223、224沿着第二方向Y排列配置在三个电源用图案23的另一侧。四个信号用图案22的第一方向X上的一侧的各端部的位置对齐，第一方向X上的另一侧的各个端部的位置也对齐。四个信号用图案22中，两个信号用图案22能够与半导体芯片10的栅极部G连接，剩余的两个信号用图案22能够与半导体芯片10的源极部S连接。四个信号用图案22(221～224)中，例如能够与栅极部G连接的两个信号用图案222、223沿着第二方向Y隔着三个电源用图案23而成对配置，且能够与源极部S连接的两个信号用图案221、224沿着第二方向Y隔着三个电源用图案23而成对配置。具体而言，四个信号用图案22(221～224)中，第二方向Y上的内侧(三个电源用图案23侧)的两个信号用图案222、223能够与半导体芯片10的栅极部G连接，外侧(与三个电源用图案23的相反的一侧)的两个信号用图案221、224能够与半导体芯片10的源极部S连接。
三个电源用图案23(231～233)是能够传输电源电力的导电性的图案。三个电源用图案23设置于基材21，且形成为线状。三个电源用图案23形成为直线状，且沿着第一方向X相互平行地延伸。并且，三个电源用图案23和两个信号用图案22沿着第一方向X相互平行地延伸。三个电源用图案23分别形成为相同的粗细，即形成为第二方向Y的宽度长度为相同的长度，且形成为比四个信号用图案22粗。三个电源用图案23各自的第一方向X的长度全部形成为相同的长度，在该例子中，形成为与四个信号用图案22的第一方向X的长度相同的长度。三个电源用图案23在第二方向Y上被夹在两个信号用图案221、222与剩余的两个信号用图案223、224之间而配置。三个电源用图案23的第一方向X上的一侧的各端部的位置对齐，第一方向X上的另一侧的各端部的位置也对齐。而且，三个电源用图案23的第一方向X上的一侧的各个端部的位置与四个信号用图案22的第一方向X上的一侧的各个端部的位置对齐，第一方向X上的另一侧的各个端部的位置也与四个信号用图案22的第一方向X上的另一侧的各个端部的位置对齐。三个电源用图案23沿着第二方向Y依次由第一电源用图案231、第二电源用图案232以及第三电源用图案233构成。第一、第三电源用图案231、233是能够安装半导体芯片10且能够与该安装的半导体芯片10的漏极部D连接的漏极用的电源用连接图案。第二电源用图案232是能够与该安装的半导体芯片10的源极部S连接的源极用的电源用连接图案。三个电源用图案23中，能够安装半导体芯片10的两个第一、第三电源用图案231、233沿着第二方向Y分别配置在两侧，能够与半导体芯片10的源极部S连接的第二电源用图案232沿着第二方向Y配置在中央。换言之，对于三个电源用图案23(231～233)，沿着第二方向Y，在能够安装半导体芯片10的两个第一、第三电源用图案231、233之间配置有能够与源极部S连接的一个第二电源用图案232。能够安装半导体芯片10的两个第一、第三电源用图案231、233也能够兼用作针对漏极部D的信号用图案22。
两个外部连接图案24是能够传输电源电力的导电性的图案。两个外部连接图案24设置于基材21，且形成为线状。两个外部连接图案24形成为直线状，且沿着第二方向Y相互平行地延伸。两个外部连接图案24分别形成为相同的粗细，即第一方向X的宽度长度形成为相同的长度，且形成为与上述的三个电源用图案23同等的粗细。两个外部连接图案24形成为各自的第二方向Y的长度为相同的长度，且两个外部连接图案24沿着第一方向X隔着至少三个电源用图案23而成对设置。典型地，两个外部连接图案24沿着第一方向X隔着三个电源用图案23及四个信号用图案22而成对设置。换言之，对于两个外部连接图案24(241、242)，在第一方向X上，在三个电源用图案23及四个信号用图案22的一侧配置有第一外部连接图案241，在三个电源用图案23及四个信号用图案22的另一侧配置有第二外部连接图案242。两个外部连接图案24的第二方向Y上的一侧的各端部的位置对齐，第二方向Y上的另一侧的各个端部的位置也对齐。外部连接图案24能够与三个电源用图案23中的任一个连接且能够与位于基板20的外侧的外部连接对象(后述的电源用端子42、其他外部连接图案24)连接。
基座部30载置三个基板20。基座部30由具有导热性的金属部件形成，构成为平板状且矩形状。基座部30具有导热性，由此能够高效地对由搭载于基板20的半导体芯片10产生的热进行散热。基座部30在第三方向Z上具有一对面部，在一侧的面部设置有基板搭载面N，该基板搭载面N搭载有三个基板20以及壳体40(参照图1)。
壳体40是将安装有半导体芯片10的基板20容纳的箱体。壳体40构成为包括壳体主体41、电源用端子42、信号用端子43以及中继用端子44。
壳体主体41由树脂等绝缘性部件形成，具有三个容纳部411。三个容纳部411与基板20的外形匹配地形成为矩形状，沿着第二方向Y排列配置。三个容纳部411分别单独地容纳基板20。
电源用端子42是与电源系统连接的端子，设置于壳体主体41。电源端子42构成为包括第一端子421和第二端子422。第一端子421和第二端子422相对于壳体主体41的一个容纳部411各设置有一个。第一端子421设置于一个容纳部411的第一方向X的一侧。第二端子422设置于一个容纳部411中的第一方向X的另一侧。第一端子421和第二端子422针对三个容纳部411分别设置。第一端子421以及第二端子422能够与电源用图案23连接，例如，第一端子421与电源的正极以及电源用图案23连接，第二端子422与负载部以及电源用图案23连接。
信号用端子43是与控制系统连接的端子，设置于壳体主体41。信号用端子43例如相对于壳体主体41的一个容纳部411设置有6个。6个信号用端子43(D11、G11、S11、D12、G12、S12)针对三个容纳部411分别设置。6个信号用端子43中，三个信号用端子43(D11、G11、S11)设置在一个容纳部411的第二方向Y上的一侧，剩余三个信号用端子43(D12、G12、S12)设置在一个容纳部411的第二方向Y上的另一侧。6个信号用端子43能够与信号用图案22连接。
中继用端子44是将相邻的基板20相互连接的端子。中继用端子44设置于壳体40，且配置于在第二方向Y上相邻的基板20之间。中继用端子44例如配置在中央的基板20的外部连接图案24与位于该中央的基板20的第二方向Y上的一侧的基板20的外部连接图案24之间。进而，中继用端子44配置在中央的基板20的外部连接图案24与位于该中央的基板20的第二方向Y上的另一侧的基板20的外部连接图案24之间。中继用端子44经由外部连接图案24将相邻的基板20相互连接。如上述那样构成的壳体40组装于载置基板20的基座部30。例如，壳体40粘接并固定于该基座部30。而且，半导体模块1中，在安装有半导体芯片10的基板20以及壳体40组装于基座部30的状态下，基板20上的半导体芯片10等被树脂密封。
[第一变型]
接着，对在上述基本结构中说明的在基板20安装半导体芯片10而构成单向电路P1的例子进行说明。图4是表示第一实施方式所涉及的半导体模块1的结构例(第一变型)的俯视图。图5是表示第一实施方式所涉及的半导体模块1的结构例(第一变型)的电路图。另外，在图5的电路图中，简化地图示了图4所示的半导体模块1的结构例。
图4所示的半导体模块1例如设置于车辆的电源系统，使从该车辆的电源向负载部单向(一个方向)流动的电流通电或切断。半导体模块1具备半导体芯片10、基板20、基座部30以及壳体40。半导体模块1能够在车辆的电源系统中配置于各种部位。半导体模块1例如在配置于电源正极侧与负载部之间的情况下，电源用端子42的第一端子421与车辆的电源正极侧连接，电源用端子42的第二端子422与负载部连接。另外，半导体模块1在配置于电源负极侧与负载部之间的情况下，电源用端子42的第一端子421与负载部连接，电源用端子42的第二端子422与车辆的电源负极侧连接。另外，半导体模块1中，电源用端子42的第一端子421经由导线Wa而与第一外部连接图案241连接，电源用端子42的第二端子422经由导线Wa而与第二外部连接图案242连接。进而，半导体模块1中，第一外部连接图案241经由导线Wa而与第一电源用图案231连接，第二外部连接图案242经由导线Wa而与第二电源用图案232连接。
半导体芯片(安装半导体芯片)10在电源用图案23上安装有三个，各个半导体芯片10与电源用图案23并联连接。三个半导体芯片10例如分别安装在第一电源用图案231上，各个半导体芯片10的漏极部D与第一电源用图案231直接连接，各个半导体芯片10的源极部S经由导线Wa与第二电源用图案232连接。换言之，三个电源用图案23中，一个第一电源用图案231是安装半导体芯片10且与该安装的半导体芯片10的漏极部D连接的电源用连接图案，另一个第二电源用图案232是经由导线Wa与半导体芯片10的源极部S连接的电源用连接图案。并且，剩余一个第三电源用图案233是不与半导体芯片10的漏极部D、源极部S以及栅极部G连接的电源用非连接图案。即，在作为电源用非连接图案的第三电源用图案233中，在从电源向负载部供给电力时不流过电流。
另外，三个半导体芯片10各自的源极部S经由导线Wb与源极用的信号用图案221连接，各自的栅极部G经由导线Wb与栅极用的信号用图案222连接。换言之，信号用图案22中，一个信号用图案222是与半导体芯片10的栅极部G连接的信号用连接图案，另一个信号用图案221是与各半导体芯片10的源极部S连接的信号用连接图案。并且，剩余两个信号用图案223、224是不与漏极部D、源极部S以及栅极部G连接的信号用非连接图案。而且，在作为信号用连接图案的两个信号用图案221、222中，在控制各半导体芯片10时流过控制信号，在作为信号用非连接图案的两个信号用图案223、224中，在控制各半导体芯片10时不流过控制信号。
源极用的信号用图案221经由导线Wb与壳体40的源极用的信号用端子S11(S21、S31)连接，栅极用的信号用图案222经由导线Wb与壳体40的栅极用的信号用端子G11(G21、G31)连接。第一电源用图案231经由导线Wb与壳体40的漏极用的信号用端子D11(D21、D31)连接。壳体40的各信号用端子S11(S21、S31)、D11(D21、D31)、G11(G21、G31)与外部的控制部(省略图示)连接。各半导体芯片10构成单向电路P1(参照图5)，该单向电路P1根据从该控制部输出的控制信号使在电源用图案23中单向流动的电流通电或切断。例如，各半导体芯片10根据由该控制部施加于栅极部G的电压(控制信号)使在电源用图案23中单向流动的电流通电或切断。
另外，图4所示的半导体模块1中，安装有各半导体芯片10的三个基板20容纳于壳体40，构成三个相同的单向电路P1。而且，各个该基板20为相同的结构，因此对于其他基板20省略详细的说明。
[第二变型]
接着，对第二变型所涉及的半导体模块1A进行说明。半导体模块1A在构成双向电路P2这一点上与第一变型所涉及的半导体模块1不同。图6是表示第一实施方式所涉及的半导体模块1A的结构例(第二变型)的俯视图。图7是表示第一实施方式所涉及的半导体模块1A的结构例(第二变型)的电路图。另外，在图7的电路图中，简化地图示了图6所示的半导体模块1A的结构例。
图6所示的半导体模块1A例如设置于车辆的电源系统，使在该车辆的电源与负载部之间双向流动的电流通电或切断。半导体模块1A具备半导体芯片10A、10B、基板20、基座部30以及壳体40。半导体模块1A中，电源用端子42的第一端子421与车辆的电源连接，电源用端子42的第二端子422与负载部连接。半导体模块1A的电源用端子42的第一端子421经由导线Wa而与第一外部连接图案241连接，电源用端子42的第二端子422经由导线Wa而与第二外部连接图案242连接。半导体模块1A中，第一外部连接图案241经由导线Wa而与第一电源用图案231连接，第二外部连接图案242经由导线Wa而与第三电源用图案233连接。
作为安装半导体芯片的半导体芯片10A、10B在电源用图案23上安装有6个，其中三个半导体芯片10A与电源用图案23并联连接，剩余的三个半导体芯片10B与其他的电源用图案23并联连接。三个半导体芯片10A例如分别安装在第一电源用图案231上，各个半导体芯片10A的漏极部D与第一电源用图案231直接连接，各个半导体芯片10A的源极部S经由导线Wa与第二电源用图案232连接。另外，剩余的三个半导体芯片10B分别安装在第三电源用图案233上，各个半导体芯片10B的漏极部D与第三电源用图案233直接连接，各个半导体芯片10B的源极部S经由导线Wa与第二电源用图案232连接。换言之，三个电源用图案23中两个第一、第三电源用图案231、233安装半导体芯片10A、10B且分别与该安装的半导体芯片10A、10B的漏极部D连接，剩余一个第二电源用图案232经由导线Wa与半导体芯片10A、10B的源极部S连接。而且，三个电源用图案23不包括不与半导体芯片10A、10B的漏极部D、源极部S以及栅极部G连接的电源用非连接图案，全部的电源用图案23是与半导体芯片10A、10B的漏极部D、源极部S以及栅极部G中的至少一个连接的电源用连接图案。
三个半导体芯片10A的各自的源极部S经由导线Wb与源极用的信号用图案221连接，各自的栅极部G经由导线Wb与栅极用的信号用图案222连接。另外，剩余的三个半导体芯片10B各自的源极部S经由导线Wb与源极用的信号用图案224连接，各自的栅极部G经由导线Wb与栅极用的信号用图案223连接。换言之，信号用图案22中，两个信号用图案222、223与半导体芯片10A、10B的栅极部G中的任一个连接，剩余两个信号用图案221、224与半导体芯片10A、10B的源极部S中的任一个连接。并且，四个信号用图案22不包括不与漏极部D、源极部S以及与栅极部G连接的信号用非连接图案，全部的信号用图案22是与漏极部D、源极部S以及栅极部G中的任一个连接的信号用连接图案。
源极用的信号用图案221经由导线Wb与壳体40的源极用的信号用端子S11(S21、S31)连接，栅极用的信号用图案222经由导线Wb与壳体40的栅极用的信号用端子G11(G21、G31)连接。另外，源极用的信号用图案224经由导线Wb与壳体40的源极用的信号用端子S12(S22、S32)连接，栅极用的信号用图案223经由导线Wb与壳体40的栅极用的信号用端子G12(G22、G32)连接。
第一电源用图案231经由导线Wb与壳体40的漏极用的信号用端子D11(D21、D31)连接。另外，第三电源用图案233经由导线Wb与壳体40的漏极用的信号用端子D12(D22、D32)连接。壳体40的各信号用端子S11、S12(S21、S22、S31、S32)、D11、D12(D21、D22、D31、D32)、G11、G12(G21、G22、G31、G32)与外部的控制部(省略图示)连接。各半导体芯片10A、10B构成双向电路P2(参照图7)，该双向电路P2根据从该控制部输出的控制信号而使在电源用图案23中双向流动的电流通电或切断。例如，各半导体芯片10A、10B根据由该控制部对栅极部G施加的电压(控制信号)，使在电源用图案23中双向流动的电流通电或切断。
另外，图6所示的半导体模块1A中，安装有各半导体芯片10A、10B的三个基板20容纳于壳体40，构成三个相同的双向电路P2。而且，各个该基板20为相同的结构，因此对于其他基板20省略详细的说明。
[第三变型]
接着，对第三变型所涉及的半导体模块1B进行说明。半导体模块1B在构成3相的逆变器电路P3这一点上与第一、第二变型所涉及的半导体模块1、1A不同。图8是表示第一实施方式所涉及的半导体模块1B的结构例(第三变型)的俯视图。图9是表示第一实施方式所涉及的半导体模块1B的结构例(第三变型)的电路图。
图8所示的半导体模块1B例如设置于车辆的电源系统，将从该车辆的电源供给的直流电力转换为交流电力。半导体模块1B具备多个半导体芯片10C、10D、三个基板20、基座部30以及壳体40。半导体模块1B中，安装有半导体芯片10C、10D的三个基板20沿着第二方向Y排列配置。半导体模块1B在壳体40的电源用端子42中，第一端子421与车辆的电源的正极(+B)连接，第二端子422、第三端子423、第四端子424与负载部的输入端子连接，第五端子425与接地GND连接。半导体模块1B中，第一端子421与第一电源用图案231连接，第二端子422与第三电源用图案233连接。半导体模块1B中，第一电源用图案231与第二外部连接图案242连接，第二电源用图案232与第一外部连接图案241连接。半导体模块1B中，相邻的基板20经由外部连接图案24而相互连接。即，半导体模块1B中，第一外部连接图案241经由中继用端子44与相邻的基板20的第一外部连接图案241连接，第二外部连接图案242经由中继用端子44与相邻的基板20的第二外部连接图案242连接。
半导体芯片10C、10D在第一个基板20(第二方向Y的一侧的基板20)中，在电源用图案23上安装有6个，其中三个半导体芯片10C与电源用图案23并联连接，剩余的三个半导体芯片10D与其他的电源用图案23并联连接。三个半导体芯片10C例如分别安装在第一电源用图案231上，各个半导体芯片10C的漏极部D与第一电源用图案231直接连接，各个半导体芯片10C的源极部S经由导线Wa与第三电源用图案233连接。另外，剩余的三个半导体芯片10D分别安装在第三电源用图案233上，各个半导体芯片10D的漏极部分D与第三电源用图案233直接连接，各个半导体芯片10D的源极部分S经由导线Wa与第二电源用图案232连接。换言之，三个电源用图案23中的两个第一、第三电源用图案231、233安装半导体芯片10C、10D且分别与该安装的半导体芯片10C、10D的漏极部D连接，剩余一个第二电源用图案232与安装于一个第三电源用图案233的半导体芯片10D的源极部S连接。而且，三个电源用图案23中与漏极部D连接的两个第一、第三电源用图案231、233中的一个第三电源用图案233与安装于另一个第一电源用图案231的半导体芯片10C的源极部S连接。
三个半导体芯片10C的各自的源极部S经由导线Wb与源极用的信号用图案221连接，各自的栅极部G经由导线Wb与栅极用的信号用图案222连接。另外，剩余的三个半导体芯片10D各自的源极部S经由导线Wb与源极用的信号用图案224连接，各自的栅极部G经由导线Wb与栅极用的信号用图案223连接。换言之，信号用图案22中，两个信号用图案222、223与半导体芯片10的栅极部G连接，剩余两个信号用图案221、224与半导体芯片10的源极部S连接。
源极用的信号用图案221经由导线Wb与壳体40的源极用的信号用端子S11连接，栅极用的信号用图案222经由导线Wb与壳体40的栅极用的信号用端子G11连接。另外，源极用的信号用图案224经由导线Wb与壳体40的源极用的信号用端子S12连接，栅极用的信号用图案223经由导线Wb与壳体40的栅极用的信号用端子G12连接。
第一电源用图案231经由导线Wb与壳体40的漏极用的信号用端子D11连接。另外，第三电源用图案233经由导线Wb与壳体40的漏极用的信号用端子D12连接。壳体40的各信号用端子S11、S12、D11、D12、G11、G12与外部的控制部(省略图示)连接。
对于与上述的第一个基板20不同的基板20，也与上述基板20同样地构成。即，在第二个基板20(第二方向Y的中央的基板20)中，半导体芯片10C、10D在电源用图案23上安装有6个，其中三个半导体芯片10C与电源用图案23并联连接，剩余的三个半导体芯片10D与其他的电源用图案23并联连接。半导体芯片10C、10D的连接关系与上述的第一个基板20的连接关系相同，因此省略详细的说明。
源极用的信号用图案221经由导线Wb与壳体40的源极用的信号用端子S21连接，栅极用的信号用图案222经由导线Wb与壳体40的栅极用的信号用端子G21连接。另外，源极用的信号用图案224经由导线Wb与壳体40的源极用的信号用端子S22连接，栅极用的信号用图案223经由导线Wb与壳体40的栅极用的信号用端子G22连接。
第一电源用图案231经由导线Wb与壳体40的漏极用的信号用端子D21连接。另外，第三电源用图案233经由导线Wb与壳体40的漏极用的信号用端子D22连接。壳体40的各信号用端子S21、S22、D21、D22、G21、G22与外部的控制部(省略图示)连接。
对于与上述的第一个、第二个基板20不同的第三个基板20，也与第一个、第二个基板20同样地构成。即，在第三个基板20(第二方向Y的另一侧的基板20)中，半导体芯片10C、10D在电源用图案23上安装有6个，其中三个半导体芯片10C与电源用图案23并联连接，剩余的三个半导体芯片10D与其他的电源用图案23并联连接。半导体芯片10C、10D的连接关系与上述的第一个基板20的连接关系相同，因此省略详细的说明。
源极用的信号用图案221经由导线Wb与壳体40的源极用的信号用端子S31连接，栅极用的信号用图案222经由导线Wb与壳体40的栅极用的信号用端子G31连接。另外，源极用的信号用图案224经由导线Wb与壳体40的源极用的信号用端子S32连接，栅极用的信号用图案223经由导线Wb与壳体40的栅极用的信号用端子G32连接。
第一电源用图案231经由导线Wb与壳体40的漏极用的信号用端子D31连接。另外，第三电源用图案233经由导线Wb与壳体40的漏极用的信号用端子D32连接。壳体40的各信号用端子S31、S32、D31、D32、G31、G32与外部的控制部(省略图示)连接。各半导体芯片10C、10D构成根据从该控制部输出的控制信号将直流电力转换为交流电力的逆变器电路P3(参照图9)。例如，各半导体芯片10C、10D根据由该控制部对栅极部G施加的电压(控制信号)将直流电力变换为交流电力。
如上所述，第一实施方式所涉及的半导体模块1具备半导体芯片10和基板20。半导体芯片10在对置的一对表面中的一个表面设置有漏极部D，在另一个表面上设置有源极部S和栅极部G。基板20能够安装半导体芯片10，且包括：基材21；三个电源用图案23，其设置于基材21且能够传输电源电力；以及至少两个信号用图案22，其设置于基材21且能够传输控制信号。三个电源用图案23和两个信号用图案22沿着第一方向X相互平行地延伸。三个电源用图案23中，两个电源用图案23能够安装半导体芯片10且能够与该安装的半导体芯片10的漏极部D连接，剩余的一个电源用图案23能够与半导体芯片10的源极部S连接。两个信号用图案22能够与半导体芯片10的栅极部G连接。
根据该结构，半导体模块1通过变更安装于电源用图案23的半导体芯片10的组合，能够使用相同的基板20实现多种电路。而且，半导体模块1由三个电源用图案23构成，因此能够在抑制根据电路的种类而不使用的电源用图案23的增加的基础上实现各种电路。即，半导体模块1在确保电路的通用性的基础上，能够节省电源用图案23的浪费。另外，半导体模块1中由于三个电源用图案23以及两个信号用图案22沿着第一方向X相互平行地延伸，所以能够提高与半导体芯片10的连接性。其结果，半导体模块1能够适当地使基板20(部件)通用化。而且，半导体模块1在制造该半导体模块1时，不需要根据要实现的电路的种类准备布线图案不同的多个基板，能够抑制制造效率的降低。另外，半导体模块1通过基板20的通用化，能够实现设计工时的削减、部件管理成本的削减。半导体模块1能够通过基板20的通用化而使壳体40也通用化，因此能够将壳体40的信号用端子43的配置设为相同的配置。由此，半导体模块1能够使经由信号用端子43控制半导体模块1的控制部的基板通用化。
在上述半导体模块1中，三个电源用图案23沿着与第一方向X正交的第二方向Y，在能够安装半导体芯片10的两个电源用图案23之间配置有能够与源极部S连接的一个电源用图案23。信号用图案22设置有四个，两个信号用图案22能够与栅极部G连接，剩余的两个信号用图案22能够与源极部S连接。并且，四个信号用图案22中，能够与栅极部G连接的两个信号用图案22沿着第二方向Y隔着三个电源用图案23而成对配置，且能够与源极部S连接的两个信号用图案22沿着第二方向Y隔着三个电源用图案23而成对配置。能够安装半导体芯片10的两个电源用图案23也能够兼用作针对漏极部D的信号用图案。
根据该结构，半导体模块1能够将第二电源用图案232兼用为第一、第三电源用图案231、233的源极用的电源用连接图案。进而，半导体模块1中，由于第二电源用图案232位于第一电源用图案231与第三电源用图案233之间，因此能够不跨越电源用图案23而将第一、第三电源用图案231、233与第二电源用图案232连接。由此，半导体模块1能够相对地缩短将第一、第三电源用图案231、233与第二电源用图案232连接的导线Wa。半导体模块1中，由于四个信号用图案22配置在三个电源用图案23的外侧，因此与四个信号用图案22配置在三个电源用图案23的内侧的情况相比，能够缩短与四个信号用图案22连接的电线Wb的长度。由此，半导体模块1能够减小导线Wb的电感成分，能够相对地提高驱动半导体芯片10的频率。另外，半导体模块1能够抑制与四个信号用图案22连接的导线Wb与三个电源用图案23短路。进而，半导体模块1通过与四个信号用图案22连接的导线Wb，能够抑制与三个电源用图案23连接的导线Wa的布线空间减少。
在上述半导体模块1中，还具备外部连接图案24，该外部连接图案能够与三个电源用图案23中的任一个连接且能够与位于基板20的外侧的外部连接对象(电源用端子42、相邻的外部连接图案24)连接，外部连接图案24沿着与第一方向X正交的第二方向Y延伸，沿着第一方向X隔着至少三个电源用图案23而成对设置。根据该结构，半导体模块1例如能够经由外部连接图案24连接相邻的基板20，因此能够提高扩展性。
在上述半导体模块1中，还具备：基座部30，其载置基板20；以及壳体40，其组装于载置有基板20的基座部30。壳体40构成为包括：壳体主体41；电源用端子42，其设置于壳体主体41，且能够与电源用图案23连接；以及信号用端子43，其设置于壳体主体41，能够与信号用图案22连接。根据该结构，半导体模块1能够经由壳体40的电源用端子42将基板20连接于电源以及负载部，并且能够经由壳体40的信号用端子43将基板20连接于控制部，因此能够提高连接性。
在上述半导体模块1中，三个电源用图案23中，一个电源用图案23是安装半导体芯片10且与该安装的半导体芯片10的漏极部D连接的电源用连接图案，另一个电源用图案23是与半导体芯片10的源极部S连接的电源用连接图案，剩余一个电源用图案23是不与漏极部D、源极部S及栅极部G连接的电源用非连接图案。信号用图案22设置有四个，一个信号用图案22是与半导体芯片10的栅极部G连接的信号用连接图案，另一个信号用图案22是与半导体芯片10的源极部S连接的信号用连接图案，剩余两个信号用图案22是不与漏极部D、源极部S以及栅极部G连接的信号用非连接图案。而且，半导体芯片10构成使在该电源用图案23中单向流动的电流通电或切断的单向电路P1。这样，半导体模块1能够根据安装于基板20的半导体芯片10的配置而构成作为变型之一的单向电路P1。
在上述半导体模块1A中，三个电源用图案23中，两个电源用图案23安装半导体芯片10且分别与该安装的半导体芯片10的漏极部D连接，剩余一个电源用图案23与半导体芯片10的源极部S连接。信号用图案22设置有四个，两个信号用图案22与半导体芯片10的任一个栅极部G连接，剩余两个信号用图案22与半导体芯片10的任一个源极部S连接。而且，半导体芯片10构成使在该电源用图案23中双向流动的电流通电或切断的双向电路P2。这样，半导体模块1A能够根据安装于基板20的半导体芯片10的配置而构成作为变型之一的双向电路P2。
在上述半导体模块1B中还具备外部连接图案24，该外部连接图案24能够与三个电源用图案23中的任一个连接且能够与位于基板20的外侧的外部连接图案24连接，外部连接图案24沿着与第一方向X正交的第二方向Y延伸，且沿着第一方向X隔着至少三个电源用图案23而成对设置。安装有半导体芯片10的基板20设置有三个，分别沿着与第一方向X正交的第二方向Y排列配置。相邻的基板20经由外部连接图案24而相互连接。在各个基板20中，三个电源用图案23中的两个电源用图案23安装半导体芯片10且分别与该安装的半导体芯片10的漏极部D连接，剩余的一个电源用图案23与安装于一个电源用图案23的半导体芯片10的源极部S连接，与漏极部D连接的两个电源用图案23中的一个电源用图案23与安装于另一个电源用图案23的半导体芯片10的源极部S连接。信号用图案22设置有四个，两个信号用图案22与半导体芯片10的任一个栅极部G连接，剩余两个信号用图案22与半导体芯片10的任一个源极部S连接。而且，半导体芯片10构成将直流电力转换为交流电力的逆变器电路P3。这样，半导体模块1B能够根据安装于基板20的半导体芯片10的配置而作为变型之一构成逆变器电路P3。
[第一实施方式的变形例]
接着，对实施方式的变形例进行说明。另外，在变形例中，对与实施方式相同的构成要素标注相同的附图标记，并省略其详细的说明。图10是表示第一实施方式的变形例所涉及的半导体模块1C的结构例的俯视图。图11是表示第一实施方式的变形例所涉及的半导体模块1C的结构例的电路图。半导体模块1C在不将外部连接图案24A设置于基板20A而是设置于壳体40A这一点上与第一实施方式的半导体模块1不同。
半导体模块1C包括半导体芯片10、基板20A、基座部30和壳体40A。
基板20A构成为包括基材21、信号用图案22(221～224)和电源用图案23(231～233)，不包括外部连接图案24A。
壳体40A构成为包括壳体主体41、电源用端子42(421、422)、信号用端子43(D11、S11、G11、D12、S12、G12等)和外部连接图案24A。外部连接图案24A在各个基板20A中在壳体主体41上设置有两个，且形成为线状。两个外部连接图案24A(241A、242A)形成为直线状，并沿着第二方向Y相互平行地延伸。两个外部连接图案241A、242A分别形成为相同的粗细，即第一方向X的宽度长度形成为相同的长度。两个外部连接图案241A、242A各自的第二方向Y的长度形成为相同的长度，沿着第一方向X隔着至少三个电源用图案23(231～233)而成对设置。典型地，两个外部连接图案241A、242A沿着第一方向X隔着三个电源用图案23(231～233)以及四个信号用图案22(221～224)而成对设置。两个外部连接图案241A、242A的第二方向Y上的一侧的各端部的位置对齐，第二方向Y上的另一侧的各个端部的位置也对齐。两个外部连接图案241A、242A能够与三个电源用图案23中的任一个连接且能够与位于基板20A的外侧的外部连接对象(电源用端子42(421、422)、其他外部连接图案24A)连接。这样，半导体模块1C也可以是在各个基板20A中将两个外部连接图案241A、242A设置于壳体40A的结构。此外，在图10以及图11中，图示了半导体模块1C构成上述的单向电路P1的例子。
[第二实施方式]
接着，对第二实施方式所涉及的半导体模块1D进行说明。图12是表示第二实施方式所涉及的半导体模块1D的基本结构例的分解立体图。半导体模块1D在具有一个基板20B这一点上与第一实施方式所涉及的半导体模块1不同。
如图12所示，半导体模块1D的基本结构包括半导体芯片10、基板20B、基座部30A和壳体40B。而且，半导体模块1D通过相对于该基本结构安装半导体芯片10，从而构成与半导体芯片10的结构相应的各种半导体电路。
基板20B包括基材21、信号用图案22和电源用图案23而构成，不包括外部连接图案24。
基座部30A用于载置一个基板20B。基座部30A由具有导热性的金属部件形成，且构成为平板状且矩形状。基座部30A在第三方向Z上具有一对面部，在一侧的面部设置有基板搭载面N，该基板搭载面N搭载有一个基板20B以及壳体40B。
壳体40B是将安装有半导体芯片10的基板20B容纳的箱体。壳体40B构成为包括壳体主体41A、电源用端子42和信号用端子43，但不包括中继用端子44。
壳体主体41A由树脂等绝缘性部件形成，具有一个容纳部411。一个容纳部411与基板20B的外形匹配地形成为矩形状。
电源用端子42设置于壳体主体41A，构成为包括第一端子421和第二端子422。第一端子421设置于一个容纳部411中的第一方向X的一侧。第二端子422设置于一个容纳部411中的第一方向X的另一侧。
信号用端子43设置于壳体主体41A，构成为包括源极用的信号用端子S11、S12、漏极用的信号用端子D11、D12以及栅极用的信号用端子G11、G12。源极用的信号用端子S11、漏极用的信号用端子D11以及栅极用的信号用端子G11被设置在一个容纳部411的第二方向Y上的一侧。另外，源极用的信号用端子S12、漏极用的信号用端子D12以及栅极用的信号用端子G12被设置在一个容纳部411的第二方向Y上的另一侧。
半导体模块1D在不包括外部连接图案24以及中继用端子44这一点上，与半导体模块1相比能够简化结构。
[第二实施方式的第一变型]
接着，对在上述基本结构中说明的基板20B上安装半导体芯片10并容纳于壳体40B而构成一个单向电路P1的例子进行说明。图13是表示第二实施方式所涉及的半导体模块1D的结构例(第一变型)的俯视图。图14是表示第二实施方式所涉及的半导体模块1D的结构例(第一变型)的电路图。另外，在图14的电路图中，简化地图示了图13所示的半导体模块1D的结构例。
图13所示的半导体模块1D例如设置于车辆的电源系统，使从该车辆的电源向负载部单向(一个方向)流动的电流通电或切断。半导体模块1D能够在车辆的电源系统中配置于各种部位。半导体模块1D例如在配置于电源正极侧与负载部之间的情况下，电源用端子42的第一端子421与车辆的电源正极侧连接，电源用端子42的第二端子422与负载部连接。另外，半导体模块1D在配置于电源负极侧与负载部之间的情况下，电源用端子42的第一端子421与负载部连接，电源用端子42的第二端子422与车辆的电源负极侧连接。另外，半导体模块1D的电源用端子42的第一端子421经由导线Wa而与第一电源用图案231连接，电源用端子42的第二端子422经由导线Wa而与第二电源用图案232连接。另外，三个半导体芯片10、信号用图案22的连接关系与图4所示的半导体模块1相同，因此省略其说明。这样，半导体模块1D也可以构成一个单向电路P1。
[第二实施方式的第二变型]
接着，对第二实施方式的第二变型所涉及的半导体模块1E进行说明。半导体模块1E在构成双向电路P2这一点上与第二实施方式的第一变型所涉及的半导体模块1D不同。图15是表示第二实施方式所涉及的半导体模块1E的结构例(第二变型)的俯视图。图16是表示第二实施方式所涉及的半导体模块1E的结构例(第二变型)的电路图。另外，在图16的电路图中，简化地图示了图15所示的半导体模块1E的结构例。
图15所示的半导体模块1E例如设置于车辆的电源系统，使从该车辆的电源向负载部双向流动的电流通电或切断。半导体模块1E中，例如电源用端子42的第一端子421与车辆的电源连接，电源用端子42的第二端子422与负载部连接。半导体模块1E由于是双向电路，因此也可以使电源用端子42的第一端子421与负载部连接，电源用端子42的第二端子422与车辆的电源连接。另外，半导体模块1E的电源用端子42的第一端子421经由导线Wa而与第一电源用图案231连接，电源用端子42的第二端子422经由导线Wa而与第三电源用图案233连接。另外，6个半导体芯片10、信号用图案22的连接关系与图6所示的半导体模块1A相同，因此省略其说明。这样，半导体模块1E也可以构成一个双向电路P2。
另外，在上述说明中，对三个电源用图案23能够安装半导体芯片10的两个电源用图案23沿着第二方向Y分别配置在两侧，能够与源极部S连接的一个电源用图案23沿着第二方向Y配置在中央的例子进行了说明，但并不限定于此。例如，三个电源用图案23中也可以是能够安装半导体芯片10的两个电源用图案23沿着第二方向Y配置在一侧，能够与源极部S连接的一个电源用图案23沿着第二方向Y配置在另一侧。
对设置有四个信号用图案22的例子进行了说明，但并不限定于此，只要设置至少两个即可。在信号用图案22为两个的情况下，各信号用图案22能够与栅极部G连接。
对四个信号用图案22以两个信号用图案22和剩余的两个信号用图案22沿着第二方向Y隔着三个电源用图案23而成对配置的例子进行了说明，但并不限定于此。例如，四个信号用图案22也可以沿着第二方向Y设置在三个电源用图案23之间。
对四个信号用图案22(221～224)以在第二方向Y上的内侧(三个电源用图案23侧)的两个信号用图案222、223能够与半导体芯片10的栅极部G连接，外侧(与三个电源用图案23相反的一侧)的两个信号用图案221、224能够与半导体芯片10的源极部S连接的例子进行了说明，但并不限定于此。例如，也可以是，四个信号用图案22(221～224)中的在第二方向Y上的内侧(三个电源用图案23侧)的两个信号用图案222、223能够与半导体芯片10的源极部S连接，外侧(与三个电源用图案23相反的一侧)的两个信号用图案221、224能够与半导体芯片10的栅极部G连接。
对半导体芯片10为N沟道型的MOSFET的例子进行了说明，但并不限定于此，例如也可以是P沟道型的MOSFET。
对四个信号用图案22各自的第一方向X的长度全部形成为相同的长度，且形成为相同的粗细的例子进行了说明，但并不限定于此，也可以分别为不同的长度、粗细。
对三个电源用图案23各自的第一方向X的长度全部形成为相同的长度，形成为相同的粗细的例子进行了说明，但并不限定于此，也可以分别为不同的长度、粗细。
对四个信号用图案22形成为与三个电源用图案23相同的长度的例子进行了说明，但并不限定于此，也可以是与三个电源用图案23不同的长度。四个信号用图案22例如可以比三个电源用图案23短，也可以比三个电源用图案23长。
对基座部30构成为平板状且矩形状的例子进行了说明，但并不限定于此，例如也可以构成为设置散热片来提高散热性。
[参考例]
对三个电源用图案23形成为直线状的例子进行了说明，但作为参考例，也可以是L字形状。

Claims (7)

1.一种半导体模块，其特征在于，具备：
半导体芯片，所述半导体芯片在对置的一对表面中的一个表面设置漏极部，在另一个表面设置源极部和栅极部；以及
基板，所述基板包括：基材；三个电源用图案，所述三个电源用图案设置在所述基材且能够传输电源电力；和两个信号用图案，所述两个信号用图案设置在所述基材且能够传输控制信号，所述基板能够安装所述半导体芯片，
所述三个电源用图案和所述两个信号用图案沿着第一方向彼此平行地延伸，
所述三个电源用图案中，两个所述电源用图案能够安装所述半导体芯片且能够与该被安装的安装半导体芯片的所述漏极部连接，剩余的一个所述电源用图案能够与所述安装半导体芯片的所述源极部连接，
所述两个信号用图案能够与所述安装半导体芯片的所述栅极部连接。
2.如权利要求1所述的半导体模块，其特征在于，
所述三个电源用图案中，能够与所述源极部连接的所述一个电源用图案沿着与所述第一方向正交的第二方向配置在能够安装所述半导体芯片的所述两个电源用图案之间，
所述信号用图案设置有四个，两个所述信号用图案能够与所述栅极部连接，剩余的两个所述信号用图案能够与所述源极部连接，能够与所述栅极部连接的所述两个信号用图案沿着所述第二方向隔着所述三个电源用图案成对配置，而且，能够与所述源极部连接的所述两个信号用图案沿着所述第二方向隔着所述三个电源用图案成对配置，
能够安装所述半导体芯片的所述两个电源用图案也能够兼用作针对所述漏极部的信号用图案。
3.如权利要求1或2所述的半导体模块，其特征在于，
所述半导体模块还具备外部连接图案，所述外部连接图案能够与所述三个电源用图案中的任一个连接，且能够与位于所述基板的外侧的外部连接对象连接，且所述外部连接图案沿着与所述第一方向正交的第二方向延伸，且沿着所述第一方向至少隔着所述三个电源用图案而成对设置。
4.如权利要求1～3中任一项所述的半导体模块，其特征在于，
所述半导体模块还具备：
基座部，所述基座部载置所述基板；以及
壳体，所述壳体组装于载置所述基板的所述基座部，
所述壳体被构成为包括：壳体主体；电源用端子，所述电源用端子设置于所述壳体主体且能够与所述电源用图案连接；以及信号用端子，所述信号用端子设置于所述壳体主体且能够与所述信号用图案连接。
5.如权利要求1～4中任一项所述的半导体模块，其特征在于，
所述三个电源用图案中，一个所述电源用图案是安装所述半导体芯片并与该被安装的安装半导体芯片的所述漏极部连接的电源用连接图案，另一个所述电源用图案是与所述安装半导体芯片的所述源极部连接的电源用连接图案，剩余的一个所述电源用图案是不与所述安装半导体芯片的所述漏极部、所述源极部以及所述栅极部连接的电源用非连接图案，
所述信号用图案设置有四个，一个所述信号用图案是与所述安装半导体芯片的所述栅极部连接的信号用连接图案，另一个所述信号用图案是与所述安装半导体芯片的所述源极部连接的信号用连接图案，剩下的两个所述信号用图案是不与所述安装半导体芯片的所述漏极部、所述源极部以及所述栅极部连接的信号用非连接图案，
所述安装半导体芯片构成使在该电源用图案中单向流动的电流通电或切断的单向电路。
6.如权利要求1～4中任一项所述的半导体模块，其特征在于，
所述三个电源用图案中，两个所述电源用图案安装所述半导体芯片且分别与该被安装的安装半导体芯片的所述漏极部连接，剩余的一个所述电源用图案与所述安装半导体芯片的所述源极部连接，
所述信号用图案设置有四个，两个所述信号用图案与所述安装半导体芯片的任一个的所述栅极部连接，剩余的两个所述信号用图案与所述安装半导体芯片的任一个的所述源极部连接，
所述安装半导体芯片构成使在该电源用图案中双向流动的电流通电或切断的双向电路。
7.如权利要求1～4中任一项所述的半导体模块，其特征在于，
所述半导体模块还具备外部连接图案，所述外部连接图案能够与所述三个电源用图案的任一个连接，且能够与位于所述基板的外侧的外部连接对象连接，所述外部连接图案沿着与所述第一方向正交的第二方向延伸，且沿着所述第一方向至少隔着所述三个电源用图案而成对设置，
安装有所述半导体芯片的所述基板设置有三个，分别沿着所述第二方向排列设置，
相邻的所述基板经由所述外部连接图案而彼此连接，
在各所述基板中，所述三个电源用图案中，两个所述电源用图案安装所述半导体芯片且分别与该被安装的安装半导体芯片的所述漏极部连接，剩余的一个所述电源用图案与安装于一个所述电源用图案的所述安装半导体芯片的所述源极部连接，与所述漏极部连接的所述两个电源用图案中的一个所述电源用图案与安装于另一个所述电源用图案的所述安装半导体芯片的所述源极部连接，
所述信号用图案设置有四个，两个所述信号用图案与所述安装半导体芯片中的任一个的所述栅极部连接，剩余的两个所述信号用图案与所述安装半导体芯片中的任一个的所述源极部连接，
所述安装半导体芯片构成使直流电转换为交流电的逆变器电路。
CN202110982873.7A 2020-08-26 2021-08-25 半导体模块 Pending CN114121874A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020142370A JP7264855B2 (ja) 2020-08-26 2020-08-26 基板、半導体モジュール、及び、基板モジュール
JP2020-142370 2020-08-26

Publications (1)

Publication Number Publication Date
CN114121874A true CN114121874A (zh) 2022-03-01

Family

ID=77518935

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110982873.7A Pending CN114121874A (zh) 2020-08-26 2021-08-25 半导体模块

Country Status (4)

Country Link
US (1) US11545470B2 (zh)
EP (1) EP3961704B1 (zh)
JP (1) JP7264855B2 (zh)
CN (1) CN114121874A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3137526A1 (fr) * 2022-06-30 2024-01-05 Valeo Equipements Electriques Moteur Module de puissance

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1116937A (ja) 1997-06-24 1999-01-22 Hitachi Ltd パワー半導体モジュールの端子構造
JP4164810B2 (ja) 2004-01-27 2008-10-15 富士電機デバイステクノロジー株式会社 電力用半導体モジュール
JP4582161B2 (ja) 2008-03-04 2010-11-17 株式会社豊田自動織機 電力変換装置
JP2011254387A (ja) 2010-06-03 2011-12-15 Rohm Co Ltd 交流スイッチ
EP2998992B1 (en) 2011-06-27 2019-05-01 Rohm Co., Ltd. Semiconductor module
EP3246945B1 (en) 2016-05-19 2018-10-03 ABB Schweiz AG Power module with low stray inductance
WO2018202620A1 (en) * 2017-05-02 2018-11-08 Abb Schweiz Ag Half-bridge module with coaxial arrangement of the dc terminals
JP2021177519A (ja) * 2020-05-08 2021-11-11 株式会社東芝 半導体装置

Also Published As

Publication number Publication date
US20220068891A1 (en) 2022-03-03
JP7264855B2 (ja) 2023-04-25
JP2022038079A (ja) 2022-03-10
US11545470B2 (en) 2023-01-03
EP3961704B1 (en) 2023-02-15
EP3961704A1 (en) 2022-03-02

Similar Documents

Publication Publication Date Title
CN111615869B (zh) 功率电子设备
JP2021097589A (ja) 電気自動車またはハイブリッド自動車の、パワーエレクトロニクスのトラクションインバータのハーフブリッジモジュール
US8884719B2 (en) Noise filter device
WO2011145219A1 (ja) パワー半導体モジュール
JP7152296B2 (ja) 電力変換装置、及び高電圧ノイズフィルタ
US6580147B2 (en) Semiconductor device having built-in capacitors
CN110622407B (zh) 半导体开关装置
CN109995246B (zh) 开关电源装置
WO2015068565A1 (ja) 半導体装置
CN114121874A (zh) 半导体模块
US10602614B2 (en) Power supply module and power supply device
JP5524986B2 (ja) 半導体装置
CN104518681A (zh) 电力变换装置
KR20180069944A (ko) 하이브리드 양면냉각형 파워모듈
JP2019088137A (ja) 電力変換装置
TWI677172B (zh) 緩衝器電路及功率半導體模組以及感應加熱用電源裝置
KR101701553B1 (ko) 전동 압축기용 인버터 모듈
CN113194666A (zh) 半导体装置
JP2021093484A (ja) 半導体モジュール
TW201915636A (zh) 電源變換器模組
JP6799050B2 (ja) Ｄｃ／ｄｃコンバータ
CN211959061U (zh) 驱动电路装置
US10573619B2 (en) Printed wiring board
CN117477899A (zh) 多相功率转换器
CN108233730B (zh) 双面冷却功率模块的输入端子

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination