CN114068488A - 半导体芯片模块 - Google Patents

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CN114068488A
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CN
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signal
memory chips
connection terminal
chip
pcb
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English (en)
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石宗铉
李圭埰
赵正显
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

一种半导体芯片模块，包括：PCB，包括第一面和第二面；缓冲器，在第一面上；第一芯片，在第一面上，并且包括第一连接端子和第二连接端子，向第一连接端子提供第一信号，并且向第二连接端子提供第二信号；第二芯片，在第二面上，并且包括被提供第一信号的第三连接端子以及被提供第二信号的第四连接端子。第一连接端子和第三连接端子可以同时从缓冲器接收第一信号。第一连接端子可以比第二连接端子更靠近缓冲器。第三连接端子可以比第四连接端子更靠近缓冲器。

Description

半导体芯片模块
相关申请的交叉引用
于2020年8月6日在韩国知识产权局提交的题为“半导体芯片模块”的韩国专利申请No.10-2020-0098372通过引用整体并入本文。
技术领域
实施例涉及一种半导体芯片模块。
背景技术
在存储器模块中，缓冲器可以接收由外部主机提供的信号，并且可以利用左/右通道再驱动(re-drive)。
发明内容
实施例涉及一种半导体芯片模块，包括：印刷电路板(PCB)，包括彼此面对的第一面和第二面；缓冲器，在PCB的第一面上；第一芯片，在PCB的第一面上，并且包括第一连接端子和第二连接端子，向第一连接端子提供第一信号，并且向第二连接端子提供与第一信号不同的第二信号；第二芯片，在PCB的第二面上，并且包括被提供第一信号的第三连接端子以及被提供第二信号的第四连接端子。第一芯片的第一连接端子和第二芯片的第三连接端子可以同时从缓冲器接收第一信号。第一连接端子可以比第二连接端子更靠近缓冲器设置。第三连接端子可以比第四连接端子更靠近缓冲器设置。
实施例还涉及一种半导体芯片模块，包括印刷电路板(PCB)，PCB包括彼此面对的第一面和第二面，所述半导体芯片模块包括：第一芯片，在PCB的第一面上，并且包括用于接收第一信号的第一连接端子；第二芯片，在PCB的第二面上，并且包括用于接收第一信号的第二连接端子；以及缓冲器，包括电连接到第一连接端子的第一管脚，并且包括电连接到第二连接端子的第二管脚。PCB可以包括：连接第一连接端子和第一管脚的第一布线结构以及连接第二连接端子和第二管脚的第二布线结构。基于在平面中观察PCB的视点，第一布线结构和第二布线结构可以基于缓冲器的在第一芯片和第二芯片之间延伸的中线对称地设置。不对第一芯片和第二芯片彼此执行镜像功能操作。
实施例还涉及一种半导体芯片模块，包括：印刷电路板(PCB)，包括彼此面对的第一面和第二面；缓冲器，在PCB的第一面上；多个第一存储器芯片，在PCB的第一面上，每个第一存储器芯片包括被提供第一信号的第一连接端子，并且响应于第一信号和第一芯片选择信号而执行第一操作；多个第二存储器芯片，在PCB的第二面上，每个第二存储器芯片包括被提供第一信号的第二连接端子，并且响应于第一信号和第一芯片选择信号而执行第一操作；多个第三存储器芯片，在PCB的第一面上，每个第三存储器芯片包括被提供第二信号的第三连接端子，并且响应于第二信号和第二芯片选择信号而执行第二操作；以及多个第四存储器芯片，在PCB的第二面上，每个第四存储器芯片包括被提供第二信号的第四连接端子，并且响应于第二信号和第二芯片选择信号而执行第二操作。多个第一存储器芯片的第一连接端子和多个第二存储器芯片的第二连接端子可以同时从缓冲器接收第一信号。多个第三存储器芯片的第三连接端子和多个第四存储器芯片的第四连接端子可以同时从缓冲器接收第二信号。
附图说明
通过参考附图详细描述示例实施例，特征对于本领域技术人员将变得清楚，在附图中：
图1是示出了根据一些示例实施例的电子系统的框图；
图2是用于示出根据一些示例实施例的存储器系统的框图；
图3是示出了根据一些示例实施例的存储器系统的一部分的透视图；
图4是用于说明图3中所示的存储器模块的一面(side)的图；
图5是用于说明根据一些示例实施例的半导体芯片的透视图；
图6是简要示出了根据一些示例实施例的半导体芯片的下表面的平面图；
图7是说明被指派给图6的半导体芯片的连接端子(焊球)的信号的示例的图；
图8是说明被指派给图6的半导体芯片的连接端子(焊球)的信号的示例的图；
图9是沿图3的线A-A’截取的截面图；
图10是用于说明在图3的区域R1中PCB中所包括的布线结构的图；
图11是用于说明一些其他示例实施例的存储器模块的图；
图12是用于说明一些其他示例实施例的存储器模块的图；
图13是沿图12的线B-B’截取的截面图；
图14是用于说明一些其他示例实施例的存储器模块的图；
图15是沿图14的线C-C’截取的截面图；以及
图16是用于说明根据一些其他示例实施例的电子系统的一部分的图。
具体实施方式
图1是示出了根据一些示例实施例的电子系统1的框图。图2是用于示出根据一些示例实施例的存储器系统20的框图。
参考图1和图2，包括图2所示存储器系统20的电子系统1可以被实现为例如个人计算机或网络服务器。
电子系统1可以包括主机10、存储器系统20、显示器12和输入设备13。存储器系统20可以包括存储器模块200和用于控制存储器模块200的数据处理操作的存储器控制器100。
主机10可以根据通过输入设备13输入的数据，通过显示器12显示存储器系统20中存储的数据。
输入设备13可以被实现为指示设备，例如触摸板或计算机鼠标、键区或键盘。主机10可以控制电子系统1的总体操作，并且可以控制存储器控制器100的操作。存储器控制器100可以是图4、图11、图12和图14中所示的存储器控制器100。
存储器控制器100可以被实现为主机10的一部分，或者可以被实现为与主机10分离的芯片。
存储器控制器100可以包括时钟(CK)生成器101、时钟(CK)缓冲器102、命令(CMD)/地址(ADD)生成器103、命令(CMD)/地址(ADD)发送器104、相位/定时控制器105和数据I/O单元106。
存储器控制器100可以将由时钟生成器101生成的时钟信号CK发送到时钟缓冲器102，对所接收的时钟信号CK进行缓冲，并且通过时钟信号线301将缓冲的时钟信号CK_b提供给存储器模块200。
命令/地址生成器103可以生成初始命令/地址信号CMD/ADD0，并且将其提供给命令/地址发送器104。命令/地址发送器104可以接收初始命令/地址信号CMD/ADD0，并且响应于相位/定时控制器105的控制信号CTRL而调整初始命令/地址信号CMD/ADD0的相位或定时以生成第一命令/地址信号CMD/ADD1，并且可以通过命令/地址总线302将第一命令/地址信号CMD/ADD1提供给存储器模块200。
在下文中，虽然未示出，但是第一命令/地址信号CMD/ADD1可以被提供给寄存器和比较器，其值可以被存储在寄存器中，并且所存储的值可以在执行校准时使用。
第一命令/地址信号CMD/ADD1可以与缓冲的时钟信号CK_b一起提供给存储器模块200。
在通常进行操作时，数据I/O单元106可以通过DQ总线303接收从存储器模块200发送的读数据R_Data_1，和/或可以通过DQ总线303将要被写入存储器模块200的写数据W_Data_1发送到存储器模块200。
虽然未示出，但是当对命令/地址信号CMD/ADD进行校准时，数据I/O单元106可以通过DQ总线303从存储器模块200接收第二命令/地址信号CMD/ADD2，第二命令/地址信号CMD/ADD2与由存储器模块200接收的第一命令/地址信号CMD/ADD1的值相对应。
存储器模块200可以包括命令(CMD)/地址(ADD)接收器201和数据I/O单元202。
命令/地址接收器201可以响应于缓冲的时钟信号CK_b，根据芯片选择信号/CS、时钟使能信号CKE、以及通过命令/地址总线302发送的第一命令/地址信号CMD/ADD1，生成第二命令/地址信号CMD/ADD2。命令/地址接收器201可以与命令/地址总线302分别配置(如图2所示)，并且可以通过被包括在命令/地址总线302中而被设置在存储器模块200中，如图4、图11、图12和图14中所示第一芯片选择信号/CS1和第二芯片选择信号/CS2被输入而没有经过单独的特征。
时钟使能信号CKE可以被用作伪命令，该伪命令充当通过命令/地址总线302发送的第一命令/地址信号CMD/ADD1的读命令。命令/地址接收器201可以根据在时钟使能信号CKE被使能时接收到的第一命令/地址信号CMD/ADD1来生成第二命令/地址信号CMD/ADD2。
虽然未示出，但是第二命令/地址信号CMD/ADD2可以被提供给数据I/O单元202以执行校准。
通常，数据I/O单元202可以在读操作中接收从存储器模块200的内部电路块发送的读数据R_Data_2，并且将其发送到DQ总线303，或者在执行校准时将第二命令/地址信号CMD/ADD2发送到DQ总线303。
数据I/O单元202可以在一般的写操作中通过DQ总线303来读取要被写入存储器模块200的写数据W_Data_2，并且将其发送到存储器模块200的内部电路块。
虽然未示出，但是从存储器模块200输出的第二命令/地址信号CMD/ADD2可以通过DQ总线303提供给存储器控制器100。存储器控制器100的数据I/O单元106和存储器模块200的数据I/O单元202可以通过DQS总线和DQ总线303彼此连接。
图3是示出了根据一些示例实施例的存储器系统的一部分的透视图。图4是用于说明图3中所示的存储器模块的一面(side)的图。
参考图3和图4，存储器系统20_1可以包括母板41、存储器模块200和连接器43。
根据一些示例实施例的应用于存储器系统20-1的存储器设备之一是DRAM(动态随机存取存储器)。DRAM的示例包括SDRAM(同步动态随机存取存储器)、DDR DRAM(双倍数据速率动态随机存取存储器)等。DRAM的规范可以包括DDR-3SDRAM、DDR-4SDRAM和DDR-5SDRAM。DRAM可以是同步DRAM，例如RDRAM(Rambus DRAM)等。
此外，根据一些示例实施例的应用于存储器系统20-1的存储器设备之一可以从诸如SRAM(静态随机存取存储器)和非易失性存储器之类的各种存储器中选择。
诸如DRAM之类的存储器可以存储器模块的形式安装在计算机系统中，其中大量的存储器芯片形成一个存储体(rank)，以实现高性能和大容量。根据一些示例实施例的存储器模块200具有DIMM(双列直插式存储器模块)结构。下面将描述与存储体相关的说明。
连接器43可以附接到母板41，并且连接器43可以电连接存储器模块200和母板41。存储器模块200可以插入到连接器43中并且电连接到母板41。各个连接器43可以被称为槽。
存储器模块200可以包括印刷电路板(PCB)210、再驱动(re-driving)缓冲器220、以及多个第一半导体存储器芯片230和多个第二半导体存储器芯片240。
PCB 210可以包括彼此面对的第一面210a和第二面210b。PCB210可以包括设置在第一面210a和第二面210b之间的第一布线结构211至第四布线结构214(参见图9)。将在下面提供布线结构的说明。
多个第一半导体存储器芯片230和多个第二半导体存储器芯片240可以是易失性存储器设备或非易失性存储器设备。易失性存储器设备可以是RAM(随机存取存储器)、DRAM(动态RAM)、SRAM(静态RAM)、T-RAM(晶闸管RAM)、Z-RAM(零电容器RAM)或TTRAM(双晶体管RAM)。非易失性存储器设备可以是EEPROM(电可擦除可编程只读存储器)、闪存、MRAM(磁RAM)、自旋转移力矩MRAM、FeRAM(铁电RAM)、PRAM(相变RAM)或电阻器存储器(电阻式RAM(RRAM))。在一些示例实施例中，多个第一半导体存储器芯片230和多个第二半导体存储器芯片240可以是DRAM。
多个第一半导体存储器芯片230和多个第二半导体存储器芯片240中的每一个可以是半导体存储器封装。半导体存储器封装可以是PoP(堆叠封装)、BGA(球栅阵列)、CSP(芯片级封装)、PLCC(带引线的塑料芯片载体)、PDIP(塑料双列直插式封装)、COB(板上芯片)、CERDIP(陶瓷双列直插式封装)、MQFP(塑料公制四方扁平封装)、TQFP(薄四方扁平封装)、SOIC(小外形集成电路)、SSOP(缩小小外形封装)、TSOP(薄小外形封装)、SIP(系统级封装)、MCP(多芯片封装)、WLP(晶片级封装)或WSP(晶片级处理的堆叠封装)。
多个第一半导体存储器芯片230可以设置在PCB 210的第一面210a上。多个第二半导体存储器芯片240可以设置在PCB 210的第二面210b上。基于在平面中观察PCB 210的视点，多个第一半导体存储器芯片230和多个第二半导体存储器芯片240可以沿在第一方向D1上延伸的第一直线L1设置。
多个第一半导体存储器芯片230和多个第二半导体存储器芯片240都可以由第一芯片选择信号/CS1使能，并且以一个存储体来执行相同的存储器操作。例如，参考图4，八个DRAM芯片可以形成一个存储体，并且可以沿第一直线L1设置在基板的两面。DRAM芯片可以输入和输出8比特数据信号DQ0、DQ1、…、DQ6、DQ7(参见图7和图8)。因此，一个存储体可以具有×64的数据I/O总线宽度(DQ总线宽度)。
多个第一半导体存储器芯片230和多个第二半导体存储器芯片240可以响应于由存储器控制器100施加的第一芯片选择信号/CS1而进入使能状态，并且可以同时接收命令信号、地址信号、电源信号等的输入。响应于此，多个第一半导体存储器芯片230和多个第二半导体存储器芯片240可以同时执行操作。因此，八个DRAM芯片可以共享第一芯片选择信号/CS1。因此，存储器模块200的芯片选择信号/CS1可以被提供给全部八个DRAM芯片。
根据一些示例实施例，多个第一半导体存储器芯片230和多个第二半导体存储器芯片240除了以同一存储体操作以外，并不相对于彼此执行镜像功能操作。这将在下面结合图5至图8进行描述。
再驱动缓冲器220可以设置在例如PCB 210的第一面210a上。
再驱动缓冲器220可以将从舌片(tab)TAP发送的信号发送到多个第一半导体存储器芯片230和多个第二半导体存储器芯片240中的每一个。所述信号可以包括以下中的至少一种：从存储器控制器100输出的数据信号DQ、地址信号ADD、命令信号CMD以及第一芯片选择信号/CS1。
虽然未示出，但是根据实施例，再驱动缓冲器220可以包括寄存器和PLL电路。PLL电路可以由DLL(延迟锁定环)电路替换。在一些示例实施例中，再驱动缓冲器220可以将地址信号ADD和/或命令信号CMD(从存储器控制器100输出)存储在寄存器中，并且可以将时钟信号CK(从PLL电路(未示出)输出)提供给多个第一半导体存储器芯片230和多个第二半导体存储器芯片240中的每一个。
连接到连接器43的舌片TAP可以形成在PCB 210的一条边缘处。
存储器模块200可以通过舌片TAP从存储器控制器100接收时钟信号CLK、地址信号ADD和命令信号CMD。存储器模块200可以通过舌片TAP向/从存储器控制器100发送/接收数据信号DQ和数据选通信号DQS。舌片TAP可以被实现为例如铜(Cu)、钨(W)、氮化钨(WN)、钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、金(Au)和/或其组合。在一些示例实施例中，舌片TAP可以包括在铜(Cu)的表面上涂覆的金(Au)。
舌片TAP可以串联或并联地电连接多个第一半导体存储器芯片230和多个第二半导体存储器芯片240以及再驱动缓冲器220。舌片TAP可以电连接到附接到存储器模块200的多个第一半导体存储器芯片230和多个第二半导体存储器芯片240。舌片TAP可以是管脚。
图5是用于说明根据一些示例实施例的半导体芯片的透视图。图6是简要示出了根据一些示例实施例的半导体芯片的下表面的平面图。
参考图5，多个第一半导体存储器芯片230可以包括下表面上的球栅阵列BGA中所包括的第一连接端子231、第二连接端子232、第三连接端子233、第四连接端子234、第五连接端子235、第六连接端子236和第七连接端子237。
第一连接端子231至第七连接端子237可以被实现为多个焊球。多个焊球可以连接多个第一半导体存储器芯片230和PCB 210。焊球可以由导电材料制成。
参考图6，球栅阵列BGA可以包括在行方向上以等间隔设置并且在列方向上以等间隔设置的多个焊球。作为示例，球栅阵列BGA可以包括在多个第一半导体存储器芯片230的下表面上以11行和7列布置的多个焊球。球栅阵列BGA的11行可以分别被定义为行A至行K。球栅阵列BGA的7列可以分别被定义为第一列至第七列。
多个第二半导体存储器芯片240可以包括与多个第一半导体存储器芯片230相对应的结构，并且因此可以包括与多个第一半导体存储器芯片230的第一连接端子231至第七连接端子237相对应的第一连接端子241、第二连接端子242、第三连接端子243、第四连接端子244、第五连接端子245、第六连接端子246和第七连接端子247，并且可以包括相同的球栅阵列(BGA)结构。
焊球的行和列的数量的布置可以相对于所示出的布置变化。
图7是说明被指派给图6的半导体芯片的连接端子(焊球)的信号的示例的图。信号指派的位置可以相对于所示出的位置变化。
参考图7，用于多个第一半导体存储器芯片230的操作的信号可以被指派给球栅阵列BGA的每个焊球。
行A的第一焊球至第四焊球可以被指派给I/O电源电压VDDQ、DQS_c信号、TDQS_c信号和高电压VPP。当多个第一半导体存储器芯片230用于x4 I/O时，TDQS_c信号可以不使用。行A中的第五列的焊球可以被指派给DM_n信号、DBI信号和TDQS_t信号。当多个第一半导体存储器芯片230用于x4 I/O时，TDQS_t信号可以不使用。行A中的第六列和第七列的焊球可以被指派给第一数据信号DQ1和I/O电源电压VDDQ。
行B中的第一列至第七列的焊球可以分别被指派给第0数据信号DQ0、DQS_t信号、地电压VSS、I/O地电压VSSQ、地电压VSS、电源电压VDD和地电压VSS。行B中的第一列至第七列的焊球可以对应于第一连接端子231至第七连接端子237。
行C中的第一列至第七列的焊球可以分别被指派给第四数据信号DQ4、第二数据信号DQ2、电源电压VDD、ZQ信号、I/O地电压VSSQ、第三数据信号DQ3和第五数据信号DQ5。当多个第一半导体存储器芯片230用于x4 I/O时，第四数据信号DQ4和第五数据信号DQ5可以不使用。
行D中的第一列至第七列的焊球可以分别被指派给I/O电源电压VDDQ、第六数据信号DQ6、I/O电源电压VDDQ、镜像功能(MF)、I/O电源电压VDDQ、第七数据信号DQ7和I/O电源电压VDDQ。当多个第一半导体存储器芯片230用于x4 I/O时，第六数据信号DQ6和第七数据信号DQ7可以不使用。在示例实施例中，应用于镜像功能(MF)的信号是0，并且指派给球栅阵列BGA的焊球的信号并不对称地反转。
行E中的第一列的焊球可以被指派给C2信号和ODT1信号。行E中的第二列至第七列的焊球可以分别被指派给ODT信号、I/O地电压VSSQ、地电压VSS、I/O地电压VSSQ、CK_t信号和CK_c信号。
行F中的第一列的焊球可以被指派给C0信号和CKE1信号。行F中的第二列至第六列的焊球可以分别被指派给CKE信号、地电压VSS、电源电压VDD、地电压VSS和第一选择信号/CS1信号。行F中的第七列的焊球可以被指派给C1信号。
行G中的第一列的焊球可以被指派给WE_n信号和第十四地址信号A14。行G中的第二列至第五列的焊球可以被指派给ACT_n信号、电源电压VDD、地电压VSS和电源电压VDD。行G中的第六列的焊球可以被指派给CAS_n信号和第十五地址信号A15。行G中的第七列的焊球可以被指派给CAS_n信号和第十六地址信号A16。
行H中的第一列至第七列的焊球可以被指派给第0块组地址信号BA0、第十地址信号A10、VREFCA信号、电源电压VDD、地电压VSS、第十二地址信号A12和第一块组地址信号BG1。
行I中的第一列至第四列的焊球可以分别被指派给第0块地址信号BA0、第四地址信号A4、RESET_n信号和地电压VSS。行I中的第五列的焊球可以被指派给ALERT_n信号并且可以被用于电压监测。行I中的第六列和第七列的焊球可以分别被指派给第三地址信号A3和第一块地址信号BA1。
行J中的第一列至第七列的焊球可以分别被指派给第六地址信号A6、第0地址信号A0、第十一地址信号A11、电源电压VDD、第十三地址信号A13、第一地址信号A1和第五地址信号A5。
行K中的第一列至第七列的焊球可以分别被指派给第八地址信号A8、第二地址信号A2、PARITY信号、高电压VPP、第十七地址信号A17、第九地址信号A9和第七地址信号A7。当多个第一半导体存储器芯片230用于x8 I/O时，第十七地址信号A17可以不使用。
用于多个第二半导体存储器芯片240的操作的信号可以被指派给多个第二半导体存储器芯片240的下表面上的球栅阵列BGA，并且指派位置可以与多个第一半导体存储器芯片230的指派位置相同。
在行D中的第四列中，应用于镜像功能MF的信号是0，并且指派位置并不对称地反转。因此，即使当多个第一半导体存储器芯片230的下表面面对多个第二半导体存储器芯片240的下表面时，设置在各个芯片的下表面上的球栅阵列也不堆叠并且不彼此完全重叠。
然而，当应用于多个第二半导体存储器芯片240的镜像功能(MF)的信号是1时，多个第二半导体存储器芯片240中包括的操作控制器(未示出)可以操作，以执行针对多个第一半导体存储器芯片230的镜像功能操作。
例如，当应用于镜像功能(MF)的信号是1时，指派给多个第二半导体存储器芯片240的行A中的第六列的信号不是第一数据信号DQ1，而是对称地指派给行A中的第二列的信号即DQS_c信号。因此，当多个第一半导体存储器芯片230的下表面面对多个第二半导体存储器芯片240的下表面时，设置在各个芯片的下表面上的球栅阵列堆叠并且可以彼此完全重叠。
应用于本公开的多个第一半导体存储器芯片230和多个第二半导体存储器芯片240的镜像功能(MF)信号可以是0，并且多个第一半导体存储器芯片230和多个第二半导体存储器芯片240可以不执行针对彼此的镜像功能操作。
图8是说明被指派给图6的半导体芯片的连接端子(焊球)的信号的示例的图。信号指派的位置可以相对于所示出的位置变化。
设置在图8的多个第一半导体存储器芯片230’和多个第二半导体存储器芯片240’的下表面上的球栅阵列的信号指派可以对应于图7的多个第一半导体存储器芯片230和多个第二半导体存储器芯片240的指派。在下文中，将参考图8说明根据一些其他示例实施例的设置在半导体存储器芯片的下表面上的球栅阵列的信号指派。将主要说明与图7所示的球栅阵列的信号指派的不同。
在本示例实施例中，镜像功能(MF)信号未被指派给图8的多个第一半导体存储器芯片230’和多个第二半导体存储器芯片240’的球栅阵列。因此，多个第一半导体存储器芯片230’和多个第二半导体存储器芯片240’不包括用于执行镜像功能操作的操作控制器。因此，与应用于多个第一半导体存储器芯片230’和多个第二半导体存储器芯片240’的信号无关，即使当多个第一半导体存储器芯片230’的下表面面对多个第二半导体存储器芯片240’的下表面时，设置在每个芯片的下表面上的球栅阵列BGA也不堆叠并且不彼此完全重叠。
图9是沿图3的线A-A’截取的截面图。图10是用于说明在图3的区域R1中PCB中所包括的布线结构的图。
参考图9和图10，PCB 210可以包括第一布线结构211、第二布线结构212、第三布线结构213和第四布线结构214。
第一布线结构211、第二布线结构212、第三布线结构213和第四布线结构214可以包括PCB 210中的第一层导电膜M1、第二层导电膜M2、第三层导电膜M3、第四层导电膜M4和第五层导电膜M5中的至少一些。然而，附图所示的导电膜层的数量仅是示例，并且导电膜层的数量可以变化。
第一布线结构211可以电连接多个第一半导体存储器芯片230的第一连接端子231和再驱动缓冲器220的第一管脚221，并且可以将由再驱动缓冲器220的第一管脚221提供并且与操作信号相对应的第一数据信号(DQ0，参见图7)提供给第一连接端子231。
第一布线结构211可以包括第一过孔211a、第一导电图案211b、第二导电图案211c、第三导电图案211d和第四导电图案211e。
第二布线结构212可以电连接多个第二半导体存储器芯片240的第一连接端子241和再驱动缓冲器220的第二管脚222，并且可以将由再驱动缓冲器220的第二管脚222提供并且与操作信号相对应的第一数据信号(DQ0，参见图7)提供给第一连接端子241。
第二布线结构212可以包括第一过孔212a、第一导电图案212b、第二导电图案212c、第三导电图案212d和第四导电图案212e。
多个第一半导体存储器芯片230的第一连接端子231和多个第二半导体存储器芯片240的第一连接端子241可以从再驱动缓冲器220接收相同的第一数据信号(DQ0，参见图7)。
在本示例实施例中，当从第一平面D1-D2观察时，第一布线结构211和第二布线结构212基于再驱动缓冲器220的中线CL对称。多个第一半导体存储器芯片230的第一连接端子231和多个第二半导体存储器芯片240的第一连接端子241也基于再驱动缓冲器220的中线CL对称地设置。因此，当从第一平面D1-D2观察时，多个第一半导体存储器芯片230的第一连接端子231和再驱动缓冲器220的中线CL之间的距离d1与多个第二半导体存储器芯片240的第一连接端子241和再驱动缓冲器220的中线CL之间的距离d1相同。
第三布线结构213可以电连接多个第一半导体存储器芯片230的第三连接端子233和再驱动缓冲器220的第三管脚223，并且可以将由再驱动缓冲器220的第三管脚223提供并且与电源信号相对应的地电压(VSS，参见图7)提供给第三连接端子233。
第四布线结构214可以电连接多个第二半导体存储器芯片240的第三连接端子243和再驱动缓冲器220的第四管脚224，并且可以将由再驱动缓冲器220的第四管脚224提供并且与电源信号相对应的地电压(VSS，参见图7)提供给第三连接端子243。
多个第一半导体存储器芯片230的第三连接端子233和多个第二半导体存储器芯片240的第三连接端子243可以从再驱动缓冲器220接收相同的地电压(VSS，参见图7)。
在本示例实施例中，当从第一平面D1-D2观察时，第三布线结构213和第四布线结构214基于再驱动缓冲器220的中线CL对称。多个第一半导体存储器芯片230的第三连接端子233和多个第二半导体存储器芯片240的第三连接端子243也基于再驱动缓冲器220的中线CL对称地设置。因此，当从第一平面D1-D2观察时，多个第一半导体存储器芯片230的第三连接端子233和再驱动缓冲器220的中线CL之间的距离d2与多个第二半导体存储器芯片240的第三连接端子243和再驱动缓冲器220的中线CL之间的距离d2相同。此外，多个第一半导体存储器芯片230的第一连接端子231和再驱动缓冲器220的中线CL之间的距离d1短于多个第一半导体存储器芯片230的第三连接端子233和再驱动缓冲器220的中线CL之间的距离d2。
在根据一些示例实施例的再驱动缓冲器220中，第一管脚221和第二管脚222可以基于中线CL对称地设置，并且第三管脚223和第四管脚224也可以基于中线CL对称地设置。此外，设置在再驱动缓冲器220的下表面上的管脚布置可以基于再驱动缓冲器220的中线CL对称地设置。
图9和图10所示的布线结构仅是示例，并且一些部分可以省略。
根据一些示例实施例的半导体芯片模块可以通过在不执行镜像功能的半导体芯片模块中进行对称布线来提高半导体芯片模块的效率。
图11是用于说明根据一些其他示例实施例的存储器模块200_2的图。将主要说明与图4的存储器模块200的不同。
与图4的存储器模块200相比，存储器模块200_2还包括多个第三半导体存储器芯片250和多个第四半导体存储器芯片260。多个第三半导体存储器芯片250和多个第四半导体存储器芯片260可以布置为在第一方向D1上延伸，并且可以沿在第二方向D2上与第一直线L1间隔开的第二直线L2设置。
在本示例实施例中，多个第三半导体存储器芯片250对应于多个第一半导体存储器芯片230，并且多个第四半导体存储器芯片260对应于多个第二半导体存储器芯片240。然而，多个第三半导体存储器芯片250和多个第四半导体存储器芯片260通过第二芯片选择信号/CS2而以一个存储体同时执行存储器操作。
根据本示例实施例，第二芯片选择信号/CS2由存储器控制器100提供，然后可以通过再驱动缓冲器220提供给多个第三半导体存储器芯片250和多个第四半导体存储器芯片260。
在上面的图11的实施例的情况下，在不执行镜像功能的一个存储器模块中以两个或更多个存储体进行操作时，布线可以对称地进行。
图12是用于说明根据一些其他示例实施例的存储器模块200_3的图。图13是沿图12的线B-B’截取的截面图。将主要说明与图11中的存储器模块200_2的不同。
在本示例实施例中，第一半导体存储器芯片250a、第二半导体存储器芯片260a、第三半导体存储器芯片270a和第四半导体存储器芯片280a可以沿第一直线L1设置。基于第一平面D1-D2的视点，第一半导体存储器芯片250a至第四半导体存储器芯片280a不彼此重叠。因此，基于在平面中观察PCB 210的视点，多个第一半导体存储器芯片250a的连接端子不与多个第四半导体存储器芯片280a重叠，并且基于在平面中观察PCB 210的视点，多个第二半导体存储器芯片260a的连接端子不与多个第三半导体存储器芯片270a重叠。
根据一些示例实施例的PCB 210可以包括穿透PCB 210的第一面210a和第二面210b的第一穿透过孔210V1_3和第二穿透过孔210V3_3以及盲过孔210V2_3。第一穿透过孔210V1_3和盲过孔210V2_3可以电连接到多个第四半导体存储器芯片280a。第二穿透过孔210V3_3可以电连接到多个第一半导体存储器芯片250a。
在不对第一半导体存储器芯片250a至第四半导体存储器芯片280a执行镜像功能操作的情况下，因为基于第一平面D1-D2的视点，第一半导体存储器芯片250a至第四半导体存储器芯片280a不彼此重叠，所以PCB 210可以包括穿透过孔。
图14是用于说明根据一些其他示例实施例的存储器模块200_4的图。图15是沿图14的线C-C’截取的截面图。将主要说明与图12和图13的存储器模块200_3的不同。
在本示例实施例中，基于第一平面D1-D2的视点，第一半导体存储器芯片250b、第二半导体存储器芯片260b、第三半导体存储器芯片270b和第四半导体存储器芯片280b彼此重叠。因此，基于在平面中观察PCB 210的视点，多个第一半导体存储器芯片250b的连接端子与多个第四半导体存储器芯片280b的至少一部分重叠，并且基于在平面中观察PCB 210的视点，多个第二半导体存储器芯片260b的连接端子与多个第三半导体存储器芯片270b的至少一部分重叠。
根据一些示例实施例的PCB 210可以包括第一盲过孔210V1_4和第二盲过孔210V2_4。第一盲过孔210V1_4可以电连接到多个第一半导体存储器芯片250b并且第二盲过孔210V2_4可以电连接到多个第四半导体存储器芯片280b。
在不对第一半导体存储器芯片250b至第四半导体存储器芯片280b执行镜像功能操作的情况下，因为基于第一平面D1-D2的视点，第一半导体存储器芯片250b至第四半导体存储器芯片280b彼此重叠，所以PCB 210不可以包括穿透过孔并且仅可以包括盲过孔。
通过盲过孔彼此重叠的多个第一半导体存储器芯片250b和多个第四半导体存储器芯片280b可以彼此电隔离。
图16是用于说明根据一些其他示例实施例的电子系统的一部分的图。将主要说明与图1至图3的电子系统1的不同。
当与图1至图3的电子系统1比较时，电子系统2还可以包括主缓冲器40、第一再驱动缓冲器芯片50、第二再驱动缓冲器芯片60、以及第一母板布线结构411至第四母板布线结构414。
母板410对应于图4的PCB 210，主缓冲器40对应于图4的再驱动缓冲器220，第一再驱动缓冲器芯片50对应于图4的多个第一半导体存储器芯片230，第二再驱动缓冲器芯片60对应于图4的多个第二半导体存储器芯片240，并且第一母板布线结构411至第四母板布线结构414对应于图4的第一布线结构211至第四布线结构214。
第一再驱动缓冲器芯片50可以设置在母板410的第一面410a上，第二再驱动缓冲器芯片60可以设置在母板410的第二面410b上。第一再驱动缓冲器芯片50和第二再驱动缓冲器芯片60彼此不执行镜像功能操作。
因此，基于第一平面D1-D2的视点，第一再驱动缓冲器芯片50和第二再驱动缓冲器芯片60可以基于主缓冲器40的中线CL对称地设置。因此，第一母板布线结构411和第二母板布线结构412可以基于主缓冲器40的中线CL彼此对称地设置，并且第三母板布线结构413和第四母板布线结构414可以基于主缓冲器40的中线CL对称地设置。
第一再驱动缓冲器芯片50和第二再驱动缓冲器芯片60对应于缓冲器芯片(即，半导体芯片)而不是半导体存储器设备。
作为总结和回顾，缓冲器的左/右管脚可以以基于缓冲器的对称结构来设置。在DRAM的情况下，管脚布置可以使用镜像管脚功能或镜像功能基于缓冲器对称地重构。然而，在不支持镜像功能的半导体芯片或在禁用镜像功能的情况下，缓冲器和半导体芯片之间的布线长度可能在左侧和右侧不同，并且左侧和右侧的信号传送以及下基板的层布置可以改变，这可以导致由于非对称信号传送和层/布线布置而引起的低效。
如上所述，实施例可以提供以下半导体芯片模块：将不执行镜像功能操作的半导体芯片设置在该模块的上表面和下表面上。实施例可以提供以下半导体芯片模块：在包括不执行镜像功能操作的半导体芯片的模块中，将半导体芯片和缓冲器之间的布线基于缓冲器对称地设置。
已经在本文公开了示例实施例，并且虽然使用了特定的术语，但是这些术语应仅以一般性和描述性的意义来使用和解释，而不是用于限制的目的。在一些情况下，本领域普通技术人员在本申请提交之时应清楚，除非另有明确说明，否则结合特定实施例描述的特征、特性和/或元件可以单独使用或与结合其他实施例描述的特征、特性和/或元件相结合使用。因此，本领域技术人员应该理解，在不脱离由随附权利要求所阐述的本发明的精神和范围的情况下，可以进行形式和细节上的各种改变。

Claims (20)

1.一种半导体芯片模块，包括：
印刷电路板PCB，包括彼此面对的第一面和第二面；
缓冲器，在所述PCB的所述第一面上；
第一芯片，在所述PCB的所述第一面上，并且包括第一连接端子和第二连接端子，向所述第一连接端子提供第一信号，并且向所述第二连接端子提供与所述第一信号不同的第二信号；
第二芯片，在所述PCB的所述第二面上，并且包括被提供所述第一信号的第三连接端子以及被提供所述第二信号的第四连接端子，
其中，
所述第一芯片的所述第一连接端子和所述第二芯片的所述第三连接端子同时从所述缓冲器接收所述第一信号，
所述第一连接端子比所述第二连接端子更靠近所述缓冲器设置，并且
所述第三连接端子比所述第四连接端子更靠近所述缓冲器设置。
2.根据权利要求1所述的半导体芯片模块，其中，所述第一芯片和所述第二芯片均是DRAM。
3.根据权利要求2所述的半导体芯片模块，其中，所述第一芯片和所述第二芯片接收相同的芯片选择信号。
4.根据权利要求2所述的半导体芯片模块，其中，所述第一信号是操作信号并且所述第二信号是电源信号。
5.根据权利要求1所述的半导体芯片模块，其中，
基于在平面中观察所述PCB的视点，所述第一连接端子和所述第三连接端子基于所述缓冲器的在所述第一芯片和所述第二芯片之间延伸的中线对称地设置，并且
基于在平面中观察所述PCB的视点，所述第二连接端子和所述第四连接端子基于所述中线对称地设置。
6.根据权利要求1所述的半导体芯片模块，其中，不对所述第一芯片和所述第二芯片彼此执行镜像功能操作。
7.根据权利要求6所述的半导体芯片模块，其中，所述第一芯片和所述第二芯片不包括执行所述镜像功能操作的操作控制器。
8.根据权利要求1所述的半导体芯片模块，其中，所述缓冲器具有分别向所述第一连接端子和所述第三连接端子提供所述第一信号的第一管脚和第三管脚以及分别向所述第二连接端子和所述第四连接端子提供所述第二信号的第二管脚和第四管脚。
9.根据权利要求8所述的半导体芯片模块，其中，
所述第一管脚和所述第三管脚基于所述缓冲器的在所述第一芯片和所述第二芯片之间延伸的中线对称地设置，并且
所述第二管脚和所述第四管脚基于所述缓冲器的所述中线对称地设置。
10.根据权利要求8所述的半导体芯片模块，其中，
所述PCB包括连接所述第一连接端子和所述第一管脚的第一布线结构以及连接所述第三连接端子和所述第三管脚的第二布线结构，并且
基于在平面中观察所述PCB的视点，所述第一布线结构和所述第二布线结构基于所述缓冲器的在所述第一芯片和所述第二芯片之间延伸的中线对称地设置。
11.一种半导体芯片模块，包括印刷电路板PCB，所述PCB包括彼此面对的第一面和第二面，所述半导体芯片模块包括：
第一芯片，在所述PCB的所述第一面上，并且包括用于接收第一信号的第一连接端子；
第二芯片，在所述PCB的所述第二面上，并且包括用于接收所述第一信号的第二连接端子；以及
缓冲器，包括电连接到所述第一连接端子的第一管脚，并且包括电连接到所述第二连接端子的第二管脚，
其中，
所述PCB包括连接所述第一连接端子和所述第一管脚的第一布线结构以及连接所述第二连接端子和所述第二管脚的第二布线结构，
基于在平面中观察所述PCB的视点，所述第一布线结构和所述第二布线结构基于所述缓冲器的在所述第一芯片和所述第二芯片之间延伸的中线对称地设置，并且
不对所述第一芯片和所述第二芯片彼此执行镜像功能操作。
12.根据权利要求11所述的半导体芯片模块，其中，所述第一管脚和所述第二管脚基于所述中线对称地设置。
13.根据权利要求11所述的半导体芯片模块，其中，所述第一芯片和所述第二芯片不包括执行所述镜像功能操作的操作控制器。
14.根据权利要求11所述的半导体芯片模块，其中，所述第一芯片和所述第二芯片均是DRAM。
15.根据权利要求14所述的半导体芯片模块，其中，向所述第一芯片和所述第二芯片提供相同的芯片选择信号。
16.根据权利要求11所述的半导体芯片模块，其中，所述缓冲器是再驱动缓冲器芯片。
17.一种半导体芯片模块，包括：
印刷电路板PCB，包括彼此面对的第一面和第二面；
缓冲器，在所述PCB的所述第一面上；
多个第一存储器芯片，在所述PCB的所述第一面上，每个所述第一存储器芯片包括被提供第一信号的第一连接端子，并且响应于所述第一信号和第一芯片选择信号而执行第一操作；
多个第二存储器芯片，在所述PCB的所述第二面上，每个所述第二存储器芯片包括被提供所述第一信号的第二连接端子，并且响应于所述第一信号和所述第一芯片选择信号而执行所述第一操作；
多个第三存储器芯片，在所述PCB的所述第一面上，每个所述第三存储器芯片包括被提供第二信号的第三连接端子，并且响应于所述第二信号和第二芯片选择信号而执行第二操作；以及
多个第四存储器芯片，在所述PCB的所述第二面上，每个所述第四存储器芯片包括被提供所述第二信号的第四连接端子，并且响应于所述第二信号和所述第二芯片选择信号而执行所述第二操作，
其中，
所述多个第一存储器芯片的所述第一连接端子和所述多个第二存储器芯片的所述第二连接端子同时从所述缓冲器接收所述第一信号，并且
所述多个第三存储器芯片的所述第三连接端子和所述多个第四存储器芯片的所述第四连接端子同时从所述缓冲器接收所述第二信号。
18.根据权利要求17所述的半导体芯片模块，其中，
所述多个第一存储器芯片沿在第一方向上延伸的第一直线设置，
所述多个第二存储器芯片沿所述第一直线设置，
所述多个第三存储器芯片沿在与所述第一方向不同的第二方向上与所述第一直线间隔开并且在所述第一方向上延伸的第二直线设置，
所述多个第四存储器芯片沿所述第二直线设置，
基于在平面中观察所述PCB的视点，所述第一连接端子和所述缓冲器的中线之间的距离与所述第二连接端子和所述缓冲器的所述中线之间的距离相同，并且
基于在平面中观察所述PCB的视点，所述第三连接端子和所述缓冲器的所述中线之间的距离与所述第四连接端子和所述缓冲器的所述中线之间的距离相同。
19.根据权利要求17所述的半导体芯片模块，其中，
所述多个第一存储器芯片至所述多个第四存储器芯片沿在第一方向上延伸的第一直线设置，
基于在平面中观察所述PCB的视点，所述多个第一存储器芯片的所述第一连接端子不与所述多个第四存储器芯片重叠，并且
基于在平面中观察所述PCB的视点，所述多个第二存储器芯片的所述第二连接端子不与所述多个第三存储器芯片重叠。
20.根据权利要求17所述的半导体芯片模块，其中，
所述多个第一存储器芯片至所述多个第四存储器芯片沿在第一方向上延伸的第一直线设置，
基于在平面中观察所述PCB的视点，所述多个第一存储器芯片的第一连接端子与所述多个第四存储器芯片的至少一部分重叠，
基于在平面中观察所述PCB的视点，所述多个第二存储器芯片的第二连接端子与所述多个第三存储器芯片的至少一部分重叠，
重叠的第一连接端子连接到盲过孔，并且
重叠的第二连接端子连接到盲过孔。
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