CN114036885A - 内建自测试的方法及互连接口 - Google Patents

Abstract

一种内建自测试的方法，包含以下操作：于发送部，选取标准序列，并使用标准序列及对应于标准序列的标头产生测试序列，将测试序列经过受测路径而传送给接收部；以及于接收部，从接收到的测试序列中解析出标头及接收序列，基于被解析出的标头取得标头对应的标准序列，比较标准序列及接收序列，以得到受测路径的测试结果。

Description

内建自测试的方法及互连接口

技术领域

本发明涉及电路测试技术，特别涉及内建自测试(built-in self-test；BIST)技术。

背景技术

集成电路(integration circuit；IC)制造商会采用内建自测试技术，以进行更快且更低成本的IC测试。

随着集成电路封装所需密度提高，IC之间的互连接口的设计也越来越精细。

因此，如何对这种精细的互连接口所提供的封包传输路径进行简单高效的测试，已成为一个重要课题。

发明内容

本公开提供一种内建自测试(BIST)的方法，包含以下操作：于发送部，选取标准序列(golden pattern)，并使用标准序列及对应于标准序列的标头(header)产生测试序列(test pattern)，将测试序列经过受测路径而传送给接收部；以及于接收部，从接收到的测试序列中解析出标头及接收序列，基于被解析出的标头取得标头对应的标准序列，比较标准序列及接收序列，以得到受测路径的测试结果。

在某些实施例中，比较该标准序列及该接收序列，以得到该受测路径的该测试结果，包含：藉由比较接收序列及标准序列，计算位错误率(BER)。

在某些实施例中，使用标准序列及对应于标准序列的标头产生测试序列，包含：将标头添加在标准序列的起始位置，以产生测试序列。

本公开亦提供一种具有内建自测试(BIST)的互连接口，包含第一连接接口，以及耦接至第一连接接口的第二连接接口。第一连接接口包含第一序列产生模块及第一序列比较模块，第一序列产生模块及第一序列比较模块分别位于第一连接接口的第一发送部及第一接收部。第二连接接口包含第二序列产生模块及第二序列比较模块，第二序列产生模块及第二序列比较模块分别位于第二连接接口的第二发送部及第二接收部。于第一发送部，第一序列产生模块设置以选取第一标准序列，并使用第一标准序列及对应于第一标准序列的第一标头产生第一测试序列，第一测试序列经过第一受测路径而被传送给第二连接接口的第二接收部。于第二接收部，第一标头及第一接收序列从接收到的第一测试序列中被解析出，第二序列比较模块设置以基于被解析出的第一标头取得第一标头对应的第一标准序列，并比较第一标准序列及第一接收序列，以得到第一受测路径的第一测试结果。

在某些实施例中，于第二发送部，第二序列产生模块设置以选取第二标准序列，并使用第二标准序列及对应于第二标准序列的第二标头产生第二测试序列，第二测试序列经过第二受测路径而被传送给第一连接接口的第一接收部。于第一接收部，第二标头及第二接收序列从接收到的第二测试序列中被解析出，第一序列比较模块还设置以基于被解析出的第二标头取得第二标头对应的第二标准序列，并比较第二标准序列及第二接收序列，以得到第二受测路径的第二测试结果。

在某些实施例中，于第一发送部，第一序列产生模块设置以选取第三标准序列，并使用第三标准序列及对应于第三标准序列的第三标头产生第三测试序列，第三测试序列经过第三受测路径而被传送给第一接收部。于第一接收部，第三标头及第三接收序列从接收到的第三测试序列中被解析出，第一序列比较模块设置以基于被解析出的第三标头取得第三标头对应的第三标准序列，并比较第三标准序列及第三接收序列，以得到第三受测路径的第三测试结果。

在某些实施例中，第一连接接口耦接第一装置，第二连接接口耦接第二装置。第一装置及第二装置设置以通过第一连接接口及第二连接接口进行通信。在某些实施例中，第一装置及第二装置是封装(socket)、晶粒(die)或芯粒(chiplet)。

本公开的内建自测试技术，为IC之间精细的连接接口的封包传输路径，提供了一种简单高效的测试方案。

附图说明

本公开将可从以下示范的实施例之叙述搭配附带的图式更佳地理解。此外，应被理解的是，在本公开之流程图中，各区块的执行顺序可被改变，且/或某些区块可被改变、删减或合并。

图1是根据本发明之实施例所绘示互连接口的通信架构。

图2是根据本发明之实施例所绘示两封装通过互连接口进行通信的结构示意图。

图3是根据本发明之实施例所绘示一封装中的两晶粒通过互连接口进行通信的结构示意图。

图4是根据本发明之实施例所绘示芯粒的结构示意图。

图5是根据本发明之实施例所绘示于互连接口内所进行的内建自测试的方法之流程图。

图6是根据本发明之实施例所绘示的范例互连接口及其测试序列的传输之示意图。

图7是根据本发明之实施例所绘示的范例连接接口及其测试序列的传输之示意图。

具体实施方式

以下叙述列举本发明的多种实施例，但并非意图限制本发明内容。实际的发明范围，是由申请专利范围所界定。

在以下所列举的各实施例中，将以相同的标号代表相同或相似的元件或组件。

本公开提供对于两装置之间的封包传输路径进行内建自测试的一种方法及互连接口。以下首先介绍于此所述的互连接口。

图1是根据本发明之实施例所绘示互连接口101的通信架构。如图1所示，互连接口101包含连接接口102及连接接口103，连接接口102及连接接口103分别耦接装置Device0及Device1以与Device0及Device1直接通信。虽然在图1中是将连接界面102绘制在Device0的外部，以及将连接界面103绘制在Device1的外部，但本发明并非限定于此。在某些实施例中，连接界面102可以位于Device0的内部，连接界面103可以位于Device1的内部。连接接口102及连接接口103之间可通过实体线路进行通信。如此一来，构成了互连接口101的全双工设计，允许互连接口101在装置Device0以及Device1之间提供双向传输通道。

具体而言，装置Device0可通过连接接口102的发送部TX0将封包信号104以及频率信号105发出，由连接接口103的接收部RX0所接收。反向地，装置Device1可通过连接接口103的发送部TX1将封包信号106以及频率信号107发出，由连接接口102的接收器RX1接收。

封包在传输过程中，可能会受到传输信道的噪声、干扰、失真、位同步问题、衰减等的影响，而导致传送端发送的封包与接收部接收到的封包之间可能有落差，而这种落差即为本公开的内建自测试技术所欲检测的对象。

在一种实施例中，装置Device0以及Device1是两个封装(socket)。在另一种实施例中，装置Device0以及Device1是两个晶粒(die)。在又另一种实施例中，装置Device0以及Device1是两个芯粒(chiplet)。以下将更详述于此所述两封装、两晶粒或两芯粒通过互连接口进行通信的实施例。

图2是根据本发明之实施例所绘示两封装通过互连接口200进行通信的结构示意图。如图2所示，封装socket0与socket1通过互连接口200互相连接。在图2之范例中，每个封装中含有两个集群(clusters)，分别标号为cluster0与cluster1。在其他案例中，每个封装中可以含有一或多个集群。每个集群含有若干中央处理器(CPU)核心(未在图2中示出)。每个封装中可含有末级高速缓存(last level cache；LLC)、互连总线(即互连接口200的实体线路)，以及其他各种组件(像是输入/输出控制器、时钟模块、功耗模块…等)。每个封装可更连接双线内存模块(DIMM)。

封装socket0与socket1可通过互连接口200彼此传输具有特定格式的封包以进行通信。藉此，封装socket0中的CPU核心可存取socket1的硬件资源(像是LLC、DIMM或其他储存媒体)。同样地，封装socket1中的CPU核心亦可存取socket0的硬件资源。如此一来，图2中所有集群的CPU核心以及输入/输出资源皆可被统一管理调度，且封装socket0与socket1所拥有的硬件资源可被统一使用。举例来说，图2中的任一CPU核心或输入/输出设备皆可存取封装socket0与socket1所拥有的内存资源。再举一例，通过互连接口200传输维护缓存一致性(cache coherency)的封包，封装socket0与socket1可维护彼此之间的缓存一致性。

图3是根据本发明之实施例所绘示一封装中的两晶粒通过互连接口300进行通信的结构示意图。如图3所示，封装301含有两个晶粒：Die0及Die1，以及两者之间的互连接口300。晶粒Die0与Die1通过互连接口300互相连接。在其他案例中，一个封装中可以有更多数量的晶粒。在图3之范例中，每个晶粒中含有两个集群(clusters)，分别标号为cluster0与cluster1。在其他案例中，每个晶粒中可以含有一或多个集群。每个集群含有若干中央处理器(CPU)核心(未在图3中示出)。此外，每个晶粒中可含有末级高速缓存(LLC)、互连总线(即互连接口300的实体线路)，以及其他各种组件(像是输入/输出控制器、时钟模块、功耗模块…等)。

在图3中，晶粒Die0与Die1可通过互连接口300彼此传输具有特定格式的封包以进行通信。藉此，晶粒Die0中的CPU核心可存取Die1的硬件资源。同样地，晶粒Die1中的CPU核心亦可存取Die0的硬件资源。

图4是根据本发明之实施例所绘示芯粒400的结构示意图。如图4所示，芯粒400可含有内存控制器、互连总线(即互连接口400的实体线路)，以及其他各种组件(像是路由模块、一致性模块、I/O控制、功耗控制…等)。芯粒400可更连接双线内存模块(DIMM)及I/O设备。芯粒400可通过互连接口401链接至其他芯粒，例如图中的计算节点、协处理器及加速器。

为了组成更庞大的互连接口，数量更多的上述封装、晶粒及芯粒可通过互连接口链接，形成平面或立体的互连架构。在一种实施例中，单一封装内可包含多个晶粒或芯粒。

图5是根据本发明之实施例所绘示于互连接口(例如图2中的互连接口200、图3中的互连接口300或图4中的互连接口400)内所进行的内建自测试的方法500之流程图。如图5所示，方法500包含于发送部进行的操作501-503，以及于接收部进行的操作504-506。

方法500起始于发送部的操作501。于操作501，从多个序列中，选取一个作为标准序列(golden pattern)。然后，进入操作502。

在一实施例中，所述序列是以n个位的二元序列表示，本发明并不限定n的大小。举例来说，可以用10个位的二元序列表示序列，像是「0101100010」或「0110100101」。

所述序列可以是对应于某种硬件配置或测试需求。也就是说，于操作501，标准序列是根据硬件配置或测试需求所选取的。在某些实施例中，微处理器或微控制器可以预先设置硬件配置或测试需求的数种模式，以及每种模式所对应的序列。可选择其中一种模式作为现行模式，再取得现行模式所对应的序列作为标准序列。

于步骤502，使用标准序列及对应于标准序列的标头产生测试序列。然后，进入操作503。

在一实施例中，所述标头是以m个位的二元序列表示，本发明并不限定m的大小，惟m通常会远小于标准序列的n个位。举例来说，10位的标准序列「0101100010」对应2位的标头「00」，10位的标准序列「0110100101」对应2位的标头「01」。在某些实施例中，标头与标准序列皆是对应微处理器或微控制器所预先设置硬件配置或测试需求的模式。

在一实施例中，标头是被添加在标准序列的起始位置，以产生测试序列。举例来说，假设标准序列是「0101100010」，其对应的标头是「00」，则测试序列是将「00」添加在「0101100010」的起始位置，所产生的测试序列为「000101100010」；假设标准序列是「0110100101」，其对应的标头是「01」，则测试序列是将「01」添加在「0110100101」的起始位置，所产生的测试序列为「010110100101」。

于步骤503，通过受测路径将测试序列传送给接收部。然后，进入操作504。

在一实施例中，所述受测路径可以是发送部与接收部之间的一段实体线路，例如前述互连接口的电器物理层，惟本发明并非限定于此。

于步骤504，于接收部，从接收到的测试序列中解析(parse)出标头及接收序列。然后，进入操作505。

在正常的情况下，接收部所接收到的测试序列会与传输端所发送的测试序列相同，因此于步骤504所解析出的接收序列也会与在发送部产生测试序列所使用的标准序列相同。然而在测试序列从发送部经由受测路径而到接收部的传输过程中，可能会受到传输信道的噪声、干扰、失真、位同步问题、衰减等的影响，而导致于接收部所接收到的测试序列与在发送部所产生的测试序列之间，可能存在落差。因此，在出错的情况下，于步骤504从接收到的测试序列中所解析出的接收序列，可能不同于在发送部产生测试序列时所使用的标准序列。

举例来说，在正常的情况下，于步骤503所发送的测试序列是「000101100010」，于步骤504所接收到的测试序列也会是「000101100010」，而解析出的标头与接收序列则分别为「00」与「0101100010」。但在某些出错的情况下，于步骤504所接收到的测试序列可能会是「000100101010」，与「000101100010」之间存在落差，而解析出的标头与接收序列则分别为「00」与「0100101010」，接收序列与标准序列之间也有所不同。

在某些实施例中，可通过将标头设置为特殊的数据格式，以降低传输过程中标头出错的机率。举例来说，可将标头设置为具有连续多个0与连续多个1的数据格式「000111」，其在传输过程中出错的机率会远小于0与1频繁交替的数据格式「010101」。在某些实施例中，可允许标头中有少量数据出错的情况下，仍可被识别为正确的标头。在其他较佳的实施例中，可搭配采用其他检验与校正传输数据的方法，以至少确保在接收部所解析出的标头是可以信赖的。

于操作505，根据标头与标准序列之间的对应关系，基于标头取得标准序列。然后，进入操作506。

以前述范例而言，标准序列「0101100010」对应标头「00」，标准序列「0110100101」对应标头「01」。因此，若于操作504所解析出的标头为「00」，则于操作505可取得标准序列「0101100010」；若于操作504所解析出的标头为「01」，则于操作505可取得标准序列「0110100101」。

于操作506，比较标准序列及接收序列，以得到受测路径的测试结果。结束方法500。

在一实施例中，测试结果是基于标准序列及接收序列之间的比较所得到的位错误率(bit error ratio；BER)。位错误率的算法是将标准序列及接收序列之间有落差的位个数，除以标准序列及接收序列的总位数。举例来说，假设标准序列为10位的序列「0101100010」，接收序列为「0100101010」，两者之间存在2位的落差(第4位及第7位)，于是位错误率为2/10＝20％。再举一例，假设标准序列为10位的序列「0101100010」，接收序列为「0011110010」，两者之间存在3位的落差(第2位、第3位及第6位)，于是位错误率为3/10＝30％。

图6是根据本发明之实施例所绘示的范例互连接口600及其测试序列的传输之示意图。如图6所示，互连接口600包含连接接口601及连接接口602。连接接口601包含序列产生模块603及序列比较模块605，分别位于连接接口601的发送部及接收部。同样地，连接接口602包含序列产生模块606及序列比较模块604，分别位于连接接口602的发送部及接收部。连接接口601与连接接口602通过受测路径607及受测路径608彼此耦接。受测路径607及受测路径608可以是在物理上不同的两条实体线路，也可以是物理上相同但信号传输方向不同的实体线路。此外，本发明并不限定连接接口601或连接接口602必须完整包含受测路径607或受测路径608。在一实施例中，连接接口601及连接接口602可各自包含受测路径607及受测路径608的一部份，即连接接口的电器物理层，而受测路径607及受测路径608的其他部分则可以是外接于连接接口而构成实体线路的其他组件。

互连接口600设置以执行前述内建自测试的方法500。在一实施例中，于发送部的序列产生模块603及序列产生模块606执行方法500中的操作501-503，于接收部的序列比较模块604及序列比较模块605执行方法500中的操作504-506。在某些实施例中，于操作501所选取的标准序列，是由互连接口600的其他组件，例如微处理器或微控制器(未在图6中示出)所预先设置。

整体而言，于连接接口601之发送部的序列产生模块603所产生的测试序列，经由受测路径607而传输至连接接口602之接收部，于连接接口602之接收部的序列比较模块604则基于所接收到的测试序列产生受测路径607的测试结果。反向地，于连接接口602之发送部的序列产生模块606所产生的测试序列，经由受测路径608而传输至连接接口601之接收部，于连接接口601之接收部的序列比较模块605则基于所接收到的测试序列产生受测路径608的测试结果。在某些实施例中，上述对于受测路径607及受测路径608进行测试的操作，可以同时进行。

类似于图1所绘示的通信架构，连接接口601及连接接口602可分别耦接第一装置及第二装置(未在图6中示出)以与第一装置及第二装置直接通信。第一装置及第二装置可操作以通过互连接口600进行通信。第一装置及第二装置可以是如前所述的封装、晶粒或芯粒。

图7是根据本发明之实施例所绘示的范例连接接口700及其测试序列的传输之示意图。如图7所示，连接接口700包含序列产生模块701及序列比较模块702，分别位于连接接口700的发送部及接收部。虽然图7是将受测路径703绘制于连接接口700中，然而本发明并不限定连接接口必须包含受测路径703的部分或全部。在一实施例中，受测路径703可以是连接接口700的电器物理层。在其他实施例中，部分或全部的受测路径703可以是外接于连接接口而构成实体线路的其他组件。

连接接口700可以相当于是图6中的连接接口601或连接接口602。若连接接口700相当于是连接接口601，则序列产生模块701相当于序列产生模块603，序列比较模块702相当于序列比较模块605。若连接接口相当于是连接接口602，则序列产生模块701相当于序列产生模块606，序列比较模块702相当于序列比较模块604。此外，连接接口700可耦接于如前所述的封装、晶粒或芯粒。

连接接口700设置以执行前述内建自测试的方法500。在一实施例中，于发送部的序列产生模块701执行方法500中的操作501-503，于接收部的序列比较模块702执行方法500中的操作504-506。在某些实施例中，于操作501所选取的标准序列，是由连接接口700的其他组件，例如微处理器或微控制器(未在图7中示出)所预先设置。

相较于图6中，内建自测试互连接口600中发送测试序列的发送部及接收测试序列的接收部分别是在不同的连接接口(即连接接口601及连接接口602)，于图7中测试序列的发送及接收皆是在同一连接接口(即连接接口700)内发生。在一实施例中，连接接口700可还包含开关(未在图7中示出)，以对同一连接接口内的测试及跨连接接口的测试进行切换。

本公开的内建自测试技术，为IC之间精细的连接接口的封包传输路径，提供了一种简单高效的测试方案。

在本说明书中以及申请专利范围中的序号，例如「第一」、「第二」等等，仅是为了方便说明，彼此之间并没有顺序上的先后关系。

以上段落采用多种态样作叙述。显然地，本文之教示可以多种方式实现，而在范例中所公开之任何特定架构或功能仅是一种代表性的情况。根据本文之教示，任何熟知此技艺之人士应理解，可独立实作本文所公开之各个态样，或者合并实作两种以上之态样。

虽然本公开已以实施例公开如上，然其并非用以限定本公开，任何熟习此技艺者，在不脱离本公开之精神和范围内，当可作些许之更动与润饰，因此发明之保护范围当视后附之申请专利范围所界定者为准。

Claims (10)

1.一种内建自测试的方法，包括：

于一发送部，选取一标准序列，并使用该标准序列及对应于该标准序列的一标头产生一测试序列，将该测试序列经过一受测路径传送给一接收部；以及

于该接收部，从接收到的该测试序列中解析出该标头及一接收序列，基于被解析出的该标头取得该标头对应的该标准序列，比较该标准序列及该接收序列，以得到该受测路径的一测试结果。

2.如权利要求1所述的方法，其中比较该标准序列及该接收序列，以得到该受测路径的该测试结果，包括：

藉由比较该接收序列及该标准序列，计算一位错误率。

3.如权利要求1所述的方法，其中使用该标准序列及对应于该标准序列的该标头产生该测试序列，包括：

将该标头添加在该标准序列的起始位置，以产生该测试序列。

4.一种内建自测试的互连接口，包括：

一第一连接接口，包括一第一序列产生模块及一第一序列比较模块，该第一序列产生模块及该第一序列比较模块分别位于该第一连接接口的一第一发送部及一第一接收部；

一第二连接接口，耦接至该第一连接接口，该第二连接接口包括一第二序列产生模块及一第二序列比较模块，该第二序列产生模块及该第二序列比较模块分别位于该第二连接接口的一第二发送部及一第二接收部；

其中于该第一发送部，该第一序列产生模块设置以选取一第一标准序列，使用该第一标准序列及对应于该第一标准序列的一第一标头产生一第一测试序列，该第一测试序列经过一第一受测路径被传送给该第二连接接口的该第二接收部；以及

其中于该第二接收部，该第一标头及一第一接收序列从接收到的该第一测试序列中被解析出，该第二序列比较模块设置以基于被解析出的该第一标头取得该第一标头对应的该第一标准序列，比较该第一标准序列及该第一接收序列，以得到该第一受测路径的一第一测试结果。

5.如权利要求4所述的互连接口，其中于该第二发送部，该第二序列产生模块设置以选取一第二标准序列，使用该第二标准序列及对应于该第二标准序列的一第二标头产生一第二测试序列，该第二测试序列经过一第二受测路径而被传送给该第一连接接口的该第一接收部；以及

于该第一接收部，该第二标头及一第二接收序列从接收到的该第二测试序列中被解析出，该第一序列比较模块还设置以基于被解析出的该第二标头取得该第二标头对应的该第二标准序列，比较该第二标准序列及该第二接收序列，以得到该第二受测路径的一第二测试结果。

6.如权利要求4所述的互连接口，其中于该第一发送部，该第一序列产生模块设置以选取一第三标准序列，并使用该第三标准序列及对应于该第三标准序列的一第三标头产生一第三测试序列，该第三测试序列经过一第三受测路径而被传送给该第一接收部；以及

其中于该第一接收部，该第三标头及一第三接收序列从接收到的该第三测试序列中被解析出，该第一序列比较模块设置以基于被解析出的该第三标头取得该第三标头对应的该第三标准序列，并比较该第三标准序列及该第三接收序列，以得到该第三受测路径的一第三测试结果。

7.如权利要求4所述的互连接口，其中该第一连接接口耦接一第一装置，该第二连接接口耦接一第二装置；以及

其中该第一装置及该第二装置可操作以通过该互连接口进行通信。

8.如权利要求7所述的互连接口，其中该第一装置及第二装置是封装、晶粒或芯粒。

9.如权利要求4所述的互连接口，其中该第一序列比较模块还设置以藉由比较该第一接收序列及该第一标准序列，计算一位错误率，以得到该第一受测路径的该第一测试结果。

10.如权利要求4所述的互连接口，其中该第一序列产生模块还设置以将该第一标头添加在该第一标准序列的起始位置，以产生该第一测试序列。

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