CN114018266B - 基于fpga和dsp的多串口通信导航计算装置 - Google Patents
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Abstract
本发明公开了一种基于FPGA和DSP的多串口通信导航计算装置，包括FPGA模块，具有多个外围接口，被配置为通过所述多个外围接口与至少一个外部设备通信，并通过所述至少一个外部设备采集导航信号；DSP芯片，被配置为基于所采集到的导航信号进行导航解算。本发明解决了导航准确度不高的技术问题。
Description
技术领域
本发明涉及导航技术领域，具体涉及一种基于数字信号处理器(Digital SignalProcessing，DSP)和现场可编程门阵列(Field-Programmable Gate Array，FPGA)的导航计算机。
背景技术
导航计算机是惯性导航系统的核心功能单元之一，随着导航领域相关技术的不断发展，导航系统对于导航计算机的性能要求也随之不断提高。其作为导航计算的平台，通常需要满足以下几点：一是具备强大的运算处理能力，可以实时处理大量的导航解算工作；二是需要有多个接口，以此来满足与卫星、惯导等测量单元间的通信，并且能够将结果输出至上位机；三是要求高度集成化，尽可能的缩小体积，降低功耗。
过去常采用基于DSP或ARM单一处理器的导航计算机，虽然其硬件结构较为简单，而且实现比较方便，但随着导航相关技术的不断发展，此类导航计算机在高精度、低功耗以及多数据通信接口等方面的不足使其逐渐无法满足导航系统的实际需求。
而DSP+ARM或DSP+单片机这种双CPU结构的导航计算机虽然能够满足体积、功耗以及实时性等方面的需求，但由于其两个CPU之间的通信大多是通过软件消息机制和双口RAM硬件设计来实现的，相对单处理器结构要更为复杂，且存在数据存取冲突的可能，可靠性难以保证。
针对上述的问题，目前尚未提出有效的解决方案。
发明内容
本发明实施例提供了一种基于FPGA和DSP的多串口通信导航计算装置，以至少解决导航准确度不高的技术问题。
根据本发明实施例的一个方面，提供了一种基于FPGA和DSP的多串口通信导航计算装置，包括：FPGA模块，具有多个外围接口，被配置为通过所述多个外围接口与至少一个外部设备通信，并通过所述至少一个外部设备采集导航信号；DSP芯片，被配置为基于所采集到的导航信号进行导航解算。
在本发明实施例中，采用FPGA+DSP的架构，仅有DSP单一CPU，相比于传统的双CPU架构的导航计算机结构更为简单，且避免了可能出现的数据存取冲突的问题，大大提高了可靠性，进而解决了导航准确度不高的技术问题。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1是根据本发明第一实施例的导航计算装置的结构示意图；
图2是根据本发明第二实施例的导航计算装置的结构示意图；
图3是根据本发明实施例的导航计算装置的外壳的结构示意图；
图4是根据本发明实施例的导航芯片的原理框图；
图5是根据本发明实施例的导航芯片的地址组织分配图；
图6是根据本发明实施例的导航芯片中传感器接入模块的原理框图；
图7是根据本发明实施例的导航芯片中控制输出模块的原理框图；
图8是根据本发明实施例的导航芯片中先入先出存储器的原理框图；
图9是根据本发明实施例的导航芯片中先进外围总线(APB)的分配原理框图；
图10是根据本发明实施例的导航芯片中高级可扩展接口总线(AXI)的分配原理框图；
图11是根据本发明实施例的自适应电压平衡电源系统的电路原理框图；
具体实施方式
为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。
需要说明的是，本发明的说明书和权利要求书及上述附图中的术语″第一″、″第二″等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语″包括″和″具有″以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
概述
本申请提供了一种基于FPGA+DSP架构的导航计算机，其DSP芯片主要完成复杂的导航解算部分，而FPGA芯片完成所有外围接口，包括陀螺、加速度计的高速采样和I/O接口等各传感器信号的采集，从而使DSP的运算能力都可全部用于导航解算，有效提高运算的速度和精度。并且，由于整个系统只有一个CPU，结构较为简单，可靠性得以保证。同时，利用FPGA还可简化冗余的片上外设，缩小导航计算机的体积并降低功耗。
实施例1
根据本发明实施例，提供了一种导航计算机，该计算机是基于FPGA与DSP的多串口通信的导航计算机。如图1所示，基于DSP和FPGA的导航计算机包括：DSP芯片20和FPGA模块22。
在一个示例性实施例中，所述多个外围接口包括：8通道RS-422接口，其波特率调节范围为2000-115200；8通道RS-232接口，其波特率调节范围为115200＊30；4通道通用I/O接口，被配置为输入或输出数据。
在一个示例性实施例中，所述DSP芯片设置有Uart0端口，用于程序的下载与监控。
本实施例提供的导航计算机运算精度高、体积小、功耗低且数据运算处理能力更强、可靠性更高。
实施例2
根据本发明实施例，提供了一种导航计算机，该计算机是基于FPGA与DSP的多串口通信的导航计算机。
如图2所示，基于DSP和FPGA的导航计算机包括：DSP芯片20、FPGA模块22、DDR内存24、闪存Flash26。
所述FPGA模块22，可以为Artix-7，作为DSP的协处理器，通过外部存储器接口(External Memory lnterface，EMIF)与DSP芯片相连接。主要负责外设管理与中控通讯，最大限度的保证了DSP的高效浮点运算特性和FPGA的并行控制能力。其上有8通道RS-422接口以及8通道RS-232接口，RS-232接口波特率调节范围为2000-115200，RS-422接口波特率调节范围为115200＊30。并有4通道通用I/O接口，可配置I/O为输入或输出信号。优选地，所述FPGA模块采用FPGA芯片XC7A100T-2CSG324I。
所述DSP芯片20，用于对所采集到的信号进行导航解算，其上Uart0端口可用于程序下载与监控。优选地，所述DSP芯片采用DSP芯片TMS320C6748。
所述DDR内存24，通过外部存储器接口与DSP芯片相连接，由于DSP片上RAM的容量有限，在处理大容量程序时需要放入外部存储器中运行。
所述Flash26，通过SPI串行接口与DSP芯片连接，系统上电后DSP的引导加载程序将Flash中的程序加载到DSP的内部RAM中运行，从而保证了DSP的高速运行。
上述各个模块之间的连接关系为：FPGA模块通过外部存储器接口(ExternalMemory Interface，EMIF)与DSP芯片相连接，通过EMIF接口，使得DSP可以和FPGA很方便地进行大数据量的数据传输。DSP通过SPI串行接口与Flash相连，通过EMIF与DDR内存相连接。
所述FPGA模块选用Xilinx公司生产的高速、低功耗、低成本的Artix-7系列FPGA，具体型号为XC7A100T-2CSG324I。FPGA负责外设管理与中控通讯，最大限度的保证了DSP的高效浮点运算特性和FPGA的并行控制能力。FPGA内置的代码将外设(RS-422，I/O接口)映射成寄存器接口，DSP可以通过EMIF接口访问这些寄存器，实现DSP与FPGA的无缝连接。所述FPGA模块具有JTAG和AS两种开发模式，其中JTAG模式下由上位机直接将代码下载到FPGA里的SRAM之中，掉电易失，主要用于程序的调试。在程序调试完成后，通过AS模式直接将程序固化到FPGA之中。
所述DSP芯片所选用的是核心频率为456MHz的C6748系列DSP处理器，具体型号为TMS320C6748。DSP芯片主要用于对所采集到的信号进行导航解算，其上Uart0端口可用于程序下载与监控。通过SPI串行通信接口与Flash相连接，用于存储程序和数据，系统上电后DSP的引导装载软件将Flash中的程序加载到DSP的内部RAM中运行，从而保证了DSP的高速运行。
本申请的一个实施例中设有8通道RS-422接口及8通道RS-232接口共16路串口用于外部通信，串口接收采用中断方式，向外发送则是通过向寄存器内写数据+触发寄存器发送的方式实现。RS-232接口波特率调节范围为2000-115200，RS-422接口波特率调节范围为115200＊30。并有4通道通用I/O接口，可配置I/O为输入或输出信号。
在一个示例性实施方式中，具体的接口如下：
J36接口上有RS-422_0至RS-422_5共6路RS-422串口。以外接的标准DB-25接口引脚编号为例：1至4号引脚分别对应RS-422_0的T+、T-、R-、R+；5至8号引脚分别对应RS-422_1的T+、T-、R-、R+；9至12号引脚分别对应RS-422_2的T+、T-、R-、R+；13号引脚接地；14至17号引脚分别对应RS-422_5的T+、T-、R-、R+；18至21号引脚对应RS-422_4的T+、T-、R-、R+；22至25号引脚分别对应RS-422_3的T+、T-、R-、R+。
J38接口上有RS-422_6至RS-422_7共2路RS-422串口，同时，还设置有DSP上Uart0端口，可用于程序下载与调试。以及FPGA及DSP的I/O接口。以外接的标准DB-25接口引脚编号为例：1至4号引脚分别对应RS-422_6的T+、T-、R-、R+；5至8号引脚分别对应RS-422_7的T+、T-、R-、R+；9至12号引脚分别对应DSP上Uart0端口的T-、T+、R-、R+；13号引脚接地；14至17号引脚分别对应DSP上Uart1端口的T-、T+、R-、R+；18至21号引脚分别对应FPGA的I/O32至I/O35；22至25号引脚分别对应DSP的I/O0至I/O3。
J37接口上有RS-232_0至RS-232_7共8路RS-232串口。以外接的标准DB-25接口引脚编号为例：1至3号引脚分别对应RS-232_0的T、R、GND；4至6号引脚分别对应RS232_1的T、R、GND；7至9号引脚分别对应RS-232_2的T、R、GND；10至12号引脚分别对应RS-232_3的T、R、GND；13号引脚接地；14至16号引脚分别对应RS-232_7的T、R、GND；17至19号引脚分别对应RS-232_6的T、R、GND；20至22号引脚分别对应RS-232_5的T、R、GND；23至25号分别对应RS-232_4的T、R、GND。
J39为FPGA及DSP程序下载端口，通过该端口与上位机相连接，可以将程序下载进入FPGA或DSP之中。以外接的标准DB-25接口引脚编号为例：1至4号引脚分别对应FPGA调试端口的TDO、TDI、TCK、TMS；5至12号引脚分别对应DSP调试端口的TMS、TDI、TDO、RTCK、TCK、EMU0、EMU1、TRST#；13号引脚接地；14至17号引脚分别对应预留ARM调试端口的SWDIO_ARM0、SWCLK_ARM0、SWDIO_ARM1、SWCLK_ARM1；18至21号引脚分别对应DSP上Uart2端口的T-、T+、R-、R+。
本申请实施例，采用FPGA+DSP的架构，仅有DSP单一CPU，相比于传统的双CPU架构的导航计算机结构更为简单，且避免了可能出现的数据存取冲突的问题，大大提高了可靠性。
利用FPGA能够简化冗余的片上外设，缩小导航计算机的体积并降低功耗。同时，通过FPGA还可以扩展更多的输入输出接口和更多的UART、RAM等功能模块，具有良好的可拓展性。
采用FPGA+DSP的并行结构，由FPGA负责完成外部信号的采集工作，使得DSP在接收数据时不会中断解算流程，提高了解算效率。
具有8通道RS-422接口以及8通道RS-232接口，基于FPGA强大的并行性，16路串口能够同时接收/发送数据，相比与现有设备数据处理能力与效率大幅提升，具有较强的实时性。
实施例3
本申请实施例还提供了一种导航计算机，其硬件结构主要包括：底板、核心板、外部接口和外壳。
所述核心版上搭载FPGA及DSP芯片，主要用于实现算法运算以及与外部设备的通信和信号采集。
所述底板搭载多路接口电路，主要包括所述J36、J37、J38、J39端口以及程序下载端口等。
所述外部接口为四个DB-25(阴)，接口端固定在所述外壳的DB-25开孔处，另一端通过排线与所述底板上的J36、J37、J38、J39端口相连接。
所述外壳由前盖板、后盖板以及主壳体构成。图3是导航计算机的外壳三维图，如图3所示，所述前盖板上有两个DB-25接口开孔以及一个电源开孔、两个指示灯开孔。从左至右分别用以引出所述J39、J37接口以及电源接口，电源接口需连接5V直流电压为设备供电。所述指示灯开孔位于电源开孔下方，用于引出电源指示灯，能够显示当前设备的供电状态是否正常。所述后盖板上有两个DB25开孔，从左至右分别用以引出所述J36、J38接口。所述主壳体底部四角突出部分留有四处螺丝开孔，方便进行设备的固定。
实施例4
本发明实施例的DSP芯片除了可以通过FPGA模块与外部设备通信之外，为了扩展更多的接口，DSP芯片本身也可以设置有多个接口。
如图4所示，本实施例的DSP芯片主要包括：传感器接入模块1-1、控制输出模块1-2、先进外围总线1-3(简称APB)、高级可扩展接口总线1-4(简称AXI总线)、可变存储控制器总线1-6(简称FMC总线)、先入先出存储器1-15(简称FIFO存储器)、数据预处理模块1-10、捷联解算模块1-12、组合导航模块1-13、控制解算模块1-14、双口RAM模块(1-8)(简称DPRAM)和RISC-V内核模块1-9。
其中APB(Advanced Peripheral Bus)，是指外围总线的意思。该总线协议是ARM公司提出的AMBA总线结构之一，APB主要用于低带宽的周边外设之间的连接，例如UART、1284等，在APB里面唯一的主模块就是APB桥，其特性包括：两个时钟周期传输；无需等待周期和回应信号；控制逻辑简单，只有四个控制信号。
AXI(Advanced eXtensible Interface)是一种总线协议，该协议是ARM公司提出的AMBA(Advanced Microcontroller Bus Architecture)3.0协议中最重要的部分，是一种面向高性能、高带宽、低延迟的片内总线。它的地址/控制和数据相位是分离的，支持不对齐的数据传输，同时在突发传输中，只需要首地址，同时分离的读写数据通道、并支持Outstanding传输访问和乱序访问，并更加容易进行时序收敛。AXI是AMBA中一个新的高性能协议。AXI技术丰富了现有的AMBA标准内容，满足超高性能和复杂的片上系统(SoC)设计的需求。
FIFO(First Input First Output)简单说就是指先进先出。由于微电子技术的飞速发展，新一代FIFO芯片容量越来越大，体积越来越小，价格越来越便宜。作为一种新型大规模集成电路，FIFO芯片以其灵活、方便、高效的特性，逐渐在高速数据采集、高速数据处理、高速数据传输以及多机处理系统中得到越来越广泛的应用。
FIFO存储器是系统的缓冲环节，如果没有FIFO存储器，整个系统就不可能正常工作，它主要有几方面的功能：1)对连续的数据流进行缓存，防止在进机和存储操作时丢失数据；2)数据集中起来进行进机和存储，可避免频繁的总线操作，减轻CPU的负担；3)允许系统进行DMA操作，提高数据的传输速度。这是至关重要的一点，如果不采用DMA操作，数据传输将达不到传输要求，而且大大增加CPU的负担，无法同时完成数据的存储工作。
进一步的，传感器接入模块1-1用于负责传感器控制与数据接入，控制输出模块1-2用于负责对外部所加执行机构及输出控制设备的控制，这两个模块通过先进外围总线1-3(简称APB)由RISC-V内核模块1-9进行控制。传感器输入模块1-1采集传感器数据，数据在先进外围总线1-3(简称APB)的集中调度分配下，放进先入先出存储器1-15中。数据预处理模块1-10、捷联解算模块1-12、组合导航模块1-13、控制解算模块1-14用于读取先入先出存储器1-15数据，进行对应并行计算，并将计算的中间过程以及结果存储于双口RAM模块1-8(简称DPRAM)内。RISC-V内核模块1-9经过自身总线接口1-11与高级可扩展接口总线1-4(简称AXI)连接，通过高级可扩展接口总线1-4(简称AXI)，完成对先进外围总线1-3(简称APB)、可变存储控制器总线1-6(简称FMC)、先入先出存储器1-15(简称FIFO)、数据预处理模块1-10、捷联解算模块1-12、组合导航模块1-13、控制解算模块1-14进行参数配置与逻辑调用。可变存储控制器总线1-6(简称FMC)主要用于实现对外输出，总线交互逻辑器1-5完成可变存储控制器总线1-6(简称FMC)、完成对先进外围总线1-3(简称APB)、高级可扩展接口总线1-4(简称AXI)的协议转换；外部设备，可通过设备自身接口1-7与可变存储控制器总线1-6(简称FMC)连接，完成外部设置与IP核的深度互联。
进一步的，本发明实施例所提供的DSP芯片的地址分配如图5所示。系统地址共分为4部分，分别为512-Mbyte块0启动区2-4、512-Mbyte块1启动区2-3、512-Mbyte块2启动区2-2、512-Mbyte块3启动区2-1。512-Mbyte块0启动区2-4的地址为0x00000000至0x1FFFFFFF，包括指令传输总线RAM2-21、保留资源一2-20、系统内存2-19、保留资源二2-18、Flash存储器2-17、可选字节2-16、程序引导区2-15、保留资源三2-14；512-Mbyte块1DPRAM 2-3的地址为0x20000000至0x3FFF FFFF，包括数据传输总线2-13、SRAM一2-12、SRAM二2-11以及保留资源四2-10；512-Mbyte块2AXI总线2-2的地址为0x40000000至0x5FFF FFFF，包括APB总线2-9、保留资源五2-8以及保留资源六2-7；512-Mbyte块3FMC总线2-1的地址为0x60000000至0x7FFF FFFF，包括寄存器配置2-6和数据传输2-5。
进一步的，如图6所示，所述传感器接入模块1-1包括传感器串口控制口4-1、传感器SPI控制口4-2、传感器CAN控制口4-3、传感器GPIO控制口4-4、传感器USB控制口4-5、传感器预IIC控制口4-6、传感器预留控制口4-7以及传感器输入控制器4-8。所述传感器接入模块通过传感器输入控制器4-8实现与APB总线1-3进行数据交互，通过APB总线1-3完成对传感器串口控制口4-1、传感器SPI控制口4-2、传感器CAN控制口4-3、传感器GPIO控制口4-4、传感器IIC控制口4-5以及传感器预留控制口4-6的配置。需要说明的是，所述传感器接入模块1-1还可以根据需要设置其他类型的控制口，在此不一一列举。图9中的4-7是预留的其他类型的控制口。
如图7所示，所述控制输出模块1-2包括控制器UART控制口(UART)3-1、控制器SPI控制口(SPI)3-2、控制器CAN控制口(CAN)3-3、控制器GPIO控制口(SPIO)3-4、控制器IIC控制口(IIC)3-5、控制器预留控制口3-6以及控制输出控制器3-7，所述控制输出模块通过控制输出控制器3-7与APB总线1-3进行数据交互，通过APB总线1-3完成对控制器UART控制口3-1、控制器SPI控制口3-2、控制器CAN控制口3-3、控制器GPIO控制口3-4、控制器IIC控制口3-5、控制器预留控制口3-6的配置。需要说明的是，所述控制输出模块1-2还可以根据需要设置其他类型的控制口，在此不一一列举。
SPI是串行外设接口(Serial Peripheral Interface)的简称，SPI是一种高速的，全双工，同步的通信总线，并且在芯片的管脚上只占用四根线，节约了芯片的管脚，同时为PCB的布局上节省空间，提供方便，正是出于这种简单易用的特性，如今越来越多的芯片集成了这种通信协议。
CAN是控制器局域网络(Controller Area Network，CAN)的简称，是由以研发和生产汽车电子产品著称的德国BOSCH公司开发的，并最终成为国际标准(ISO 11898)，是国际上应用最广泛的现场总线之一。CAN属于现场总线的范畴，它是一种有效支持分布式控制或实时控制的串行通信网络。较之许多RS-485基于R线构建的分布式控制系统而言，基于CAN总线的分布式控制系统在以下方面具有明显的优越性：网络各节点之间的数据通信实时性强、开发周期短。
GPIO(General-purpose input/output)，通用型输入输出的简称，功能类似8051的P0-P3，其接脚可以供使用者由程控自由使用，PIN脚依现实考量可作为通用输入(GPI)或通用输出(GPO)或通用输入与输出(GPIO)，如当clk generator，chip select等。GPIO的优点：低功耗：GPIO具有更低的功率损耗(大约1μA，μC的工作电流则为100μA)。集成IIC从机接口：GPIO内置IIC从机接口，即使在待机模式下也能够全速工作。小封装：GPIO器件提供最小的封装尺寸；低成本：不用为没有使用的功能买单。快速上市：不需要编写额外的代码、文档，不需要任何维护工作。灵活的灯光控制：内置多路高分辨率的PWM输出。可预先确定响应时间：缩短或确定外部事件与中断之间的响应时间。更好的灯光效果：匹配的电流输出确保均匀的显示亮度。布线简单：仅需使用2条就可以组成IIC总线或3条组成SPI总线。与ARM的几组GPIO引脚，功能相似，GPxCON控制引脚功能，GPxDAT用于读写引脚数据。另外，GPxUP用于确定是否使用上拉电阻。x为A，B，，H/J，GPAUP没有上拉电阻。
II C(Inter-Integrated Circuit)是I2C Bus简称，即集成电路总线，它是一种串行通信总线，使用多主从架构，II C串行总线一般有两根信号线，一根是双向的数据线SDA，另一根是时钟线SCL。所有接到IIC总线设备上的串行数据SDA都接到总线的SDA上，各设备的时钟线SCL接到总线的SCL上。
UART通用异步收发传输器(Universal Asynchronous Receiver/Transmitter)，它将要传输的资料在串行通信与并行通信之间加以转换。作为把并行输入信号转成串行输出信号的芯片，UART通常被集成于其他通讯接口的连结上。具体实物表现为独立的模块化芯片，或作为集成于微处理器中的周边设备。UART是一种通用串行数据总线，用于异步通信。该总线双向通信，可以实现全双工传输和接收。在嵌入式设计中，UART用于主机与辅助设备通信，如汽车音响与外接AP之间的通信，与PC机通信包括与监控调试器和其它器件，如EEPROM通信。
进一步的，如图8所示，所述先入先出存储器1-15主要包括两个部分：传感器数据缓冲区5-14和控制输出缓冲区5-15。其中传感器数据缓冲区5-14包括5路UART数据缓冲区5-1、3路SPI数据缓冲区5-2、2路CAN数据缓冲区5-3、8个GPIO口数据缓冲区5-4、1个USB数据缓冲区5-5、1路IIC数据缓冲区5-6和保留传感器数据存储区域5-7。控制输出缓冲区5-15包括4路UART数据缓冲区5-8、2个SPI数据缓冲区5-9、1个CAN数据缓冲区5-10、8个GPIO数据缓冲区5-11、1路IIC数据缓冲区和保留控制数据存储区域5-13。
在传感器数据缓冲区5-14中，5个UART数据缓冲区5-1总缓冲容量为4KB，3个SPI数据缓冲区5-2的总缓冲容量为3KB、2个CAN数据缓冲区5-3的总缓冲容量为1KB、8个GPIO口数据缓冲区5-4的总缓冲容量为512B、1个USB数据缓冲区5-5的总缓冲容量为16KB、1个IIC数据缓冲区5-6的总缓冲容量为512B和保留传感器数据存储区域5-7的总缓冲容量为32KB。
在控制输出缓冲5-15中，4个UART数据缓冲区5-8总缓冲容量为2KB、2个SPI数据缓冲区5-9的总缓冲容量为4KB、1个CAN数据缓冲区5-10的总缓冲容量为1KB、8个GPIO数据缓冲区5-11的总缓冲容量为512B、1个IIC数据缓冲区的总缓冲容量为1KB，保留控制数据存储区域5-13的总缓冲容量为16KB。需要说明的是，上述缓冲区的总容量还可以为其它数量，本领域技术人员可以根据需要进行详细的设置，在此不做赘述。
进一步的，如图9所示，所述先进外围总线1-3(APB)上所挂载资源包括串口控制模块6-1、SPI控制模块6-2、CAN控制模块6-3、GPIO控制模块6-4、IIC控制模块6-5、USB控制模块6-6以及预留控制模块6-7；其中串口控制模块6-1包括UART1控制模块6-8、UART2控制模块6-9、UART3控制模块6-10、UART4控制模块6-11、UART5控制模块6-12、UART6控制模块6-13、UART7控制模块6-14、UART8控制模块6-15、UART9控制模块6-16；SPI控制模块6-2包括SPI1控制模块6-17、SPI2控制模块6-18、SPI3控制模块6-19、SPI4控制模块6-20、SPI5控制模块6-21；CAN控制模块6-3包括CAN1控制模块6-22、CAN2控制模块6-23、CAN3控制模块6-24；GPIO控制模块6-4包括GPIO1控制模块6-25；IIC控制模块6-5包括IIC1控制模块6-26、IIC2控制模块6-27；USB控制模块6-6包括USB1控制模块6-28；通过APB总线1-3可统一调度总线上外部资源，进行集中控制。需要说明的是，所述先进外围总线中个类型的控制模块的具体数量本领域技术人员可以根据实际需要进行设置，在此不一一列举。
进一步的，如图10所示，所述AXI总线1-4挂载有RISC-V接口7-1、DPRAM接口7-2、导航解算接口7-3、FIFO控制接口7-4、APB接口7-5、FMC接口7-6；其中RISC-V接口7-1用于作为AXI总线输出7-7，完成内核到总线的配置；DPRAM接口7-2包括数据预处理数据存储区7-8、捷联解算数据存储区7-9、组合导航数据存储区7-10和控制解算数据存储区7-11；导航解算接口7-3包括数据预处理算法参数配置模块7-12、捷联解算参数配置模块7-13、组合导航参数配置模块7-14和控制解算参数配置模块7-15；FIFO控制接口7-4用于进行对FIFO存储器1-15的数据交互；APB接口7-5用于进行对APB总线1-3的数据交互；FMC接口7-6用于进行对FMC总线1-6的数据交互。需要说明的是，所述AXI总线中挂载的接口类型，本领域技术人员可以根据实际需要进行设置，在此不一一列举。
实施例5
本发明实施例还提供了另一种基于FPGA和DSP的多串口通信导航计算装置，该装置与上述任一实施例不同之处在于还包括自适应电压平衡电源系统，该自适应电压平衡电源系统能够有效降低芯片在正常工作状态下的功耗。
图11是根据本发明实施例的自适应电压平衡电源系统的电路原理框图，如图11所示，所述自适应电压平衡电源系统包括：FPGA核心电源8-1、输出拟合单元8-2、调整单元8-3、时钟输出单元8-4、脉冲发生模块8-5、延迟单元一8-6、延迟单元二8-7、编码单元8-8，其中，脉冲发生模块8-5可以包括第一脉冲发生模块、第二脉冲发生模块…第n脉冲发生模块。
如图11所示，所述FPGA核心电源8-1可以选用TLV62130RGTR电源管理芯片，所述电源管理芯片引脚1、引脚2、引脚3连接到内部MOSFET开关，与输出电容器之间连接例如大小为1.5μH的电感器L1。所述电源管理芯片引脚4与大小为10kΩ的上拉电阻R14相连，用于电压状态指示。所述电源管理芯片引脚5与电阻分压器相连，所述电阻分压器由例如大小为4.99kΩ的电阻R16与例如大小为20kΩ的电阻R17串联而成，所述引脚5用于进行电压反馈。所述电源管理芯片引脚6为模拟接地引脚，需要直接与GND相连。所述电源管理芯片引脚7用于进行开关频率选择，所述开关频率的典型高工作频率约为2.5Mhz，典型低工作频率约为1.25Mhz。所述电源管理芯片引脚8用于输出电压缩放。所述电源管理芯片引脚9与例如大小为3.3nF的外部电容器C12相连，用于设置内部电压基准上升时间。所述电源管理芯片引脚10需接入控制电路的电源电压，引脚11、引脚12需接入电源级的电源电压，所述引脚10、引脚11、引脚12需连接相同电压源。所述电源管理芯片引脚13用于进行输入使能，当输入高电平时启用，输入低电平时禁用。所述电源管理芯片引脚14用于控制回路电路的输出电压检测。所述电源管理芯片引脚15、16为电源接地引脚，需要直接与GND相连。
在另外的一个示例中，还可以是如下的结构：电容C7和C8并联连接，电阻R16和电阻R17串联连接之后形成输入电阻，该输出电阻和电容C7、C8并联连接。电源管理芯片的引脚1、2、3经电容L1与并联后的C7、C8以及输出电阻(串联的R16和R17)的一端连接。电源管理芯片的引脚4与R16的远离R17的一端连接。电源管理芯片的引脚5与电阻R16和电阻R17的连接点相连。电源管理芯片的引脚7、6、15、16、17与并联后的C7、C8以及输出电阻(串联的R16和R17)的另一端连接，并接地。电容C14一端接地，另一端与电源电压VCC5相连。引脚10、11、12连接在电容C14与电源电压VCC5的连接点上，用于接入电源电压。引脚13也连接在电容C14与电源电压VCC5的连接点上，用于进行输入使能，当输入高电平时启用，输入低电平时禁用。引脚9与电容12的一端相连，用于设置内部电压基准上升时间，电容12的另一端与地相连。引脚8与电容12的另一端相连，用于输出电压缩放。
如图11所示，所述脉冲发生模块8-5、延迟单元一8-6及延迟单元二8-7用于监测芯片关键路径随电压、温度发生的变化，所述时钟输出单元8-4向至少一个的脉冲发生单元8-5输出时钟信号，所述脉冲发生单元8-5根据输入信号向所述延迟单元一8-6及所述延迟单元二8-7发送脉冲信号。所述延迟单元一8-6，即对脉冲信号产生与芯片中随温度发生变化最快的第一类型电压相关的第一延时。所述延迟单元二8-7，即对脉冲信号产生与芯片中随温度发生变化最慢的第二类型电压相关的第二延时。将延时后得到的第一、第二类型实际输出值经所述编码单元8-8编码后输入至所述输出拟合单元8-2，所述输出拟合单元8-2依据第一类型实际输出值及第二类型实际输出值的权重进行拟合，得到能够反映芯片关键路径变化的拟合输出值。所示调整单元8-3，即将芯片在任意温度下以正常工作时的最小工作电压所得到的拟合输出值与当前拟合输出值进行比较，以此来调整芯片的工作电压，降低不必要的功耗浪费。
在本实施例中，脉冲发生模块8-5、延迟单元一8-6及延迟单元二8-7设置在芯片中的关键路径附近，使得脉冲发生模块8-5、延迟单元一8-6及延迟单元二8-7与该关键路径处于相同的温度环境，从而保证脉冲发生模块8-5、延迟单元一8-6及延迟单元二8-7能够体现关键路径的主要状态。脉冲发生模块8-5根据时钟信号产生相应的脉冲信号，并将所产生的脉冲信号输入至延迟单元一8-6及延迟单元二8-7，延迟单元一8-6及延迟单元二8-7对脉冲信号进行延时，从而产生能够反映芯片当前性能的信息。因此，基于此来调整芯片的工作电压会降低芯片的功耗。
在一个示例中，所述输出拟合单元8-2依据第一类型实际输出值及第二类型实际输出值的权重进行拟合时，所采用的权重可以基于以下方式来计算。
所述第一、第二类型实际输出值的权重分别采用α及β进行表示，所述权重可以通过最小二乘法求出。所述最小二乘法的公式如下：
上式中，(xi，yi)为样本变量，n为样本变量的个数，为n个样本变量的平均值，a、b为所求拟合方程y＝a+bx内的待定系数。
所述输出拟合单元8-2依据拟合公式及所得权重对第一类型实际输出值及第二类型实际输出值进行拟合，所述拟合公式如下：
V＝r1×α+r2×β
上式中，V为计算所得的拟合输出值，r1为当前时刻延迟单元一8-6输出的第一类型实际输出值，r2为当前时刻延迟单元二8-7输出的第二类型实际输出值。
所述调整单元8-3通过比较基准电压值Vmin与当前拟合输出值V的大小来调整芯片的工作电压，降低不必要的功耗浪费。所述基准电压Vmin为芯片在任意温度下以正常工作时的最小工作电压所得到的拟合输出值，其计算公式如下所示：
Vmin＝r1min×α+r2min×β
上式中，r1min、r2min分别为所述芯片在某一温度下处于最小工作电压时延迟单元一8-6输出的第一实际输出值和延迟单元二8-7输出的第二实际输出值。
在另外一个实施例中，第一、第二实际输出值的权重分别采用α及β还可以通过以下公式得到：
其中，η为校正因子，Hj为j阶逆向旋转矩阵，(xi，yi)为样本变量，ek为学习率。
上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。
上述实施例中的集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在上述计算机可读取的存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在存储介质中，包括若干指令用以使得一台或多台计算机设备(可为个人计算机、服务器或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。
在本发明的上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
在本申请所提供的几个实施例中，应该理解到，所揭露的客户端，可通过其它的方式实现。其中，以上所描述的装置实施例仅仅是示意性的，例如所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，单元或模块的间接耦合或通信连接，可以是电性或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (8)
1.一种基于FPGA和DSP的多串口通信导航计算装置，其特征在于，包括：
FPGA模块，具有多个外围接口，被配置为通过所述多个外围接口与至少一个外部设备通信，并通过所述至少一个外部设备采集导航信号；
DSP芯片，被配置为基于所采集到的导航信号进行导航解算；
自适应电压平衡电源系统，包括：
时钟输出单元，被配置为向脉冲发生单元输出时钟信号，
所述脉冲发生单元，被配置为根据输入的时钟信号向延迟单元一及延迟单元二发送脉冲信号；
所述延迟单元一，被配置为对所述脉冲信号产生与芯片中随温度发生变化最快的第一类型电压相关的第一延时；
所述延迟单元二，被配置为对所述脉冲信号产生与芯片中随温度发生变化最慢的第二类型电压相关的第二延时；
编码单元，被配置为对延时后得到的第一类型电压、第二类型电压的实际输出值进行编码，并将编码后的第一类型实际输出值和第二类型实际输出值输入至输出拟合单元；
所述输出拟合单元根据所述第一类型实际输出值及所述第二类型实际输出值的权重进行拟合，得到能够反映芯片关键路径变化的当前拟合输出值；
其中，所述第一类型实际输出值、第二类型实际输出值的权重通过以下得到：其中，η为校正因子，Hj为j阶逆向旋转矩阵，(xi，yi)为样本变量，ek为学习率，n为样本数；
其中，所述DSP芯片包括：传感器接入模块，用于实现传感器数据的输入以及输入数据的控制，受控于RISC-V内核模块，通过总线与先入先出存储器双向连接；控制输出模块，用于实现对外部所加执行机构及输出控制设备进行控制，受控于RISC-V内核模块，通过总线与先入先出存储器双向连接；数据预处理器模块、捷联解算模块、组合导航模块以及控制解算模块，用于读取先入先出存储器存储的数据，进行对应并行计算，并将计算的中间过程以及结果存储于DPRAM模块中；DPRAM模块，用于存储预处理器模块、捷联解算模块、组合导航模块以及控制解算模块处理后的数据，通过总线与所述RISC-V内核模块连接；RISC-V内核模块，用于通过自身总线接口与连接DPRAM模块的总线进行通信，通过与连接DPRAM模块的总线完成与总线交互逻辑器的连接，并通过总线交互逻辑器完成与先入先出存储器连接的总线的连接以及与可变存储控制器总线的连接；总线交互逻辑器，用于完成可变存储控制器总线、与DPRAM模块连接的总线以及与先入先出存储器连接的总线之间的协议的转换；所述可变存储控制器总线用于与外部设备进行连接，外部设备过设备自身接口与可变存储控制器总线连接。
2.根据权利要求1所述的导航计算装置，其特征在于，所述多个外围接口包括：
8通道RS-422接口，其波特率调节范围为2000-115200；
8通道RS-232接口，其波特率调节范围为115200＊30；
4通道通用I/O接口，被配置为输入或输出数据。
3.根据权利要求1所述的导航计算装置，其特征在于，所述DSP芯片设置有Uart0端口，用于程序的下载与监控。
4.根据权利要求3所述的导航计算装置，其特征在于，所述导航计算装置还包括：
DDR内存，被配置为通过外部存储器接口与所述DSP芯片相连接，在所述DSP芯片处理大容量程序时，将所述大容量程序放入所述DDR内存中运行；
闪存，被配置通过SPI串行接口与所述DSP芯片连接，在系统上电后，被配置为存储用于DSP运行的程序，其中，所述用于DSP运行的程序在系统上电后被所述DSP芯片的引导加载程序加载到所述DSP芯片的内部存储器中运行。
5.根据权利要求2所述的导航计算装置，其特征在于，所述导航计算装置还包括底板、核心板和外部接口，所述核心板上搭载有所述FPGA模块和所述DSP芯片，所述底板搭载多路接口电路，包括J36接口、J37接口、J38接口、J39接口以及程序下载接口，所述外部接口为四个DB-25。
6.根据权利要求5所述的导航计算装置，其特征在于，所述J36接口上有RS-422_0至RS-422_5共6路RS-422串口，所述J36接口的1至4号引脚分别对应RS-422_0的T+、T-、R-、R+；5至8号引脚分别对应RS-422_1的T+、T-、R-、R+；9至12号引脚分别对应RS-422_2的T+、T-、R-、R+；13号引脚接地；14至17号引脚分别对应RS-422_5的T+、T-、R-、R+；18至21号引脚对应RS-422_4的T+、T-、R-、R+；22至25号引脚分别对应RS-422_3的T+、T-、R-、R+。
7.根据权利要求5所述的导航计算装置，其特征在于，所述J38接口上有RS-422_6至RS-422_7共2路RS-422串口，同时，还设置有所述DSP芯片上的Uart0端口，以及所述FPGA模块及所述DSP芯片的I/O接口，其中，所述J38接口上的1至4号引脚分别对应RS-422_6的T+、T-、R-、R+；5至8号引脚分别对应RS-422_7的T+、T-、R-、R+；9至12号引脚分别对应所述DSP芯片上Uart0端口的T-、T+、R-、R+；13号引脚接地；14至17号引脚分别对应所述DSP芯片上Uart1端口的T-、T+、R-、R+；18至21号引脚分别对应所述FPGA模块的I/O32至I/O35；22至25号引脚分别对应所述DSP芯片的I/O0至I/O3。
8.根据权利要求1所述的导航计算装置，其特征在于，所述自适应电压平衡电源系统还包括：
调整单元被配置为将芯片在一定温度下以正常工作时的最小工作电压所得到的拟合输出值与所述当前拟合输出值进行比较，以此来调整芯片的工作电压。
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- 2021-10-28 CN CN202111266283.0A patent/CN114018266B/zh active Active
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