CN101894093A

CN101894093A - 混合模式多cpu并行计算系统及控制方法

Info

Publication number: CN101894093A
Application number: CN 201010191336
Authority: CN
Inventors: 刘胜; 王楠; 李冰; 张青春; 刘洋
Original assignee: Harbin Engineering University
Current assignee: Harbin Engineering University
Priority date: 2010-06-04
Filing date: 2010-06-04
Publication date: 2010-11-24
Anticipated expiration: 2030-06-04
Also published as: CN101894093B

Abstract

本发明提供的是一种混合模式多CPU并行计算系统及控制方法。包括四个以MC9S08DZ60单片机为计算核心的微处理器模块，系统母板；每个微处理器模块中都包括DZ60芯片、信号转换MAX232芯片、BDM调试接口、与PC机的通信接口、CAN总线收发器TJA1040、硬件中断按键、硬件复位按键；系统母板上有能够插接四个微处理器模块的插槽，将微处理器模块互联的并行接口，各微处理器模块的串口插座；各微处理器模块都可以借助BDM调试接口或PC机的通信接口与PC机通信，各微处理器模块中的总线收发器互连构成CAN总线网络。本发明中采用多微处理器结构，每个模块可以完成某一特定功能或多个特定功能，能够高质高效的完成运算。

Description

混合模式多CPU并行计算系统及控制方法

技术领域

本发明涉及的是一种嵌入式系统，具体的说是支持多种并行计算模式的嵌入式系统。本发明还涉及一种嵌入式系统的控制方法。

背景技术

随着控制理论的不断发展，各种复杂智能算法不断涌现，由此出现了对复杂算法高速处理的需求。这样就需要制作出具有高速计算能力的计算系统。当今世界，促使计算机迅速发展和系统性能极大提高的因素是多方面的，其中，器件技术尤其是微电子技术的迅速发展无疑是最为关键的因素，它是计算系统得以迅速发展的物质基础。然而，应当看到，如果不能最合理地利用这些新器件、新设备，最大限度的发挥出它们的内在潜力，设计和构成综合性能指标最佳的计算系统，只靠器件技术的变革是不行的，还需要硬件、软件、算法、语言、计算机结构、通讯技术等多方面的发展变革才行。并行算法就是一种十分有效的能够提高计算速度的方法。

目前为止，利用并行算法解决实际问题的例子有很多。例如将单片机与DSP相结合，DSP负责处理采集的外界数据并将结果发送给单片机而单片机负责系统的外围通信，这是一种流水线形式的并行思想。再比如主从结构多CPU收款机，系统分为主板模块、打印模块和键盘显示模块等。主CPU负责整个系统的调度、处理信息发送驱动信号，而从CPU负责打印等具体的工作；这是一种主从模式的并行计算思想。

发明内容

本发明的目的在于提供一种能够提高运算的速度的混合模式多CPU并行计算系统。本发明的目的还在于提供一种混合模式多CPU并行计算系统的控制方法。

本发明的目的是这样实现的：

本发明的混合模式多CPU并行计算系统的构成它包括四个以MC9S08DZ60单片机为计算核心的微处理器模块、即第一微处理器模块X0至第四微处理器模块X3，系统母板M；每个微处理器模块中都包括MC9S08DZ60芯片U1、信号转换MAX232芯片U2、BDM调试接口U3、与PC机的通信接口U4、CAN总线收发器TJA1040U5、PC机U6、硬件中断按键S1、硬件复位按键S2；在每个微处理器模块中信号转换芯片MAX232U2、硬件中断按键S1、硬件复位按键S2、CAN总线收发器U5都分别与U1相连，BDM调试接口U3一端连接U1另一端连接PC机U6，通信接口U4一端连接U2另一端连接PC机U6，模块中的总线收发器U5可以互连构成CAN总线网络。微处理器模块可以借助母板上的插槽直接连接到母板，而后借助CAN总线网络或者母板上的并口、串口实现各模块之间的通信。

系统母板上有能够插接四个微处理器模块的插槽，将微处理器模块互联的并行接口1PTA0、1PTC3、1PTB2、PTB3、PTC2、3PTA2，第一微处理器模块X0的串口插座P1、P2，第二微处理器模块X1的串口插座1P1、1P2，第三微处理器模块X2的串口插座2P1、2P2，第四微处理器模块X3的串口插座3P1、3P2；微处理器模块中的BDM调试接口U3和、PC机的通信接口U4分别和PC机U6相连，各微处理器模块中U1可以借助总线收发器U5互连构成CAN总线网络；并行接口1PTA0实现第一微处理器模块X0与第二微处理器模块X1通过并口A互连，并行接口1PTC3实现第二微处理器模块X1与第四微处理器模块X3通过并口C互连，并行接口1PTB2实现第二微处理器模块X1与第三微处理器模块X2通过并口B互连，并行接口PTB3实现第一微处理器模块X0与第四微处理器模块X3通过并口B互连，并行接口PTC2实现第一微处理器模块X0与第三微处理器模块X2通过并口C互连，并行接口3PTA2实现第四微处理器模块X3与第三微处理器模块X2通过并口A互连。

本发明的混合模式多CPU并行计算系统的控制方法为：为了验证系统有效，选定运算可控性秩判据。根据解耦之后的秩判据，验证程序中仅使用三个微处理器模块以流水线的模式计算。第一微处理器模块X0将产生的系统描述矩阵A、B传递给第二微处理器模块X1，第二微处理器模块X1计算矩阵A、B的乘积直至得到可控性判别阵，第二微处理器模块X1将得到的可控性判别阵传递给第三微处理器模块X2，第三微处理器X2计算可控性判别阵的秩并将结果返回给第一微处理器模块X0，第一微处理器模块X0将判别系统是够完全可控。以上的各微处理器模块之间的通信方式都是并行通信。

本发明的结构特点是：

1.利用母板可同时连接四个微处理器模块，可以根据解决问题的实际需要增加或减少模块数量。

2.四个微处理器模块通过并口或串口可以任意互连，可以构成多种并行计算的模式，例如主从模式、流水线模式、相并行模式等。

3.四个微处理器模块可以构成CAN总线网络。

4.系统可以扩展：在日后的应用中，难免遇到更加复杂的并行计算程序；如此目前的四个模块不能满足CPU的数量。那么可以制作出相同的微处理器模块，利用CAN总线网络或者串口将这些模块相连传递数据，并行计算依然可以实现多种模式。

本发明中实际解决的问题是利用其中三个CPU共同运算秩判据来计算大量线性定常系统的可控性判定。

微处理模块X0提供控制系统的空间描述，X0将空问描述通过并口传递给X1；微处理器模块X1在得到空间描述后计算可控性判别阵，主要进行的运算时矩阵相乘；X1将得到的可控性判别阵通过并口传递给X2；微处理器模块X2在得到可控性判别阵之后进行可控性判别，主要进行的运算时矩阵求秩；最后X2将的到得结果返回给微处理器X0，一次运算结束。在整体上会进行多次大量的运算。

本发明的优点和效果：

1.本发明中采用了多微处理器结构，多个微处理器之间可根据解决问题的需要任意设置并行模式；在主从运行模式下由主微处理器统一管理，从微处理器能够独立地完成分配的任务系统程序按实时多任务方式设计。在流水线的形式下，多个CPU独立完成各自的任务后向下一级CPU发送数据结果。

2.系统结构模块化。多个微处理器均为独立的模块。每个模块除拥有自己的微处理器外还拥有独立的I/O接口、时序控制电路、串行通信接口等必要的硬件电路单元，使每个微处理器模块在可靠性上都相同。每个摸块可以完成某一特定功能和多个特定功能。

3.系统的构造具有灵活性。系统采用插入式模板结构，通过插入微处理器模板来实现系统功能的扩充。

4.系统的通信方式具有多样性。多个微处理器模块之间的通信既可通过专用总线进行，也可通过并口或串口直接通信。

5.系统留有串行接口，能方便地向计算机传递数据，或从计算机接收命令和数据，以便计算机能够进行实时显示和用户在线操作。

6.以性价比高、功耗低的MC9S08DZ60芯片为核心处理器。它自身的功能强大，具有并行输入输出控制器、串行通信模块(SCI)、模拟比较器(ACMP)和数模转换器(ADC)及其他一些可扩展功能的模块，并且支持多种总线协议如I2C和CAN。64管脚封装为并行通行方式一次性传输多位数据提供可能。芯片支持后台调试功能为使用者调试系统提供方便。

附图说明

图1为本发明的系统原理结构图；

图2为本发明的系统程序流程图；

图3a-h为本发明的DZ60最小系统各部分电路原理图。其中图3a为硬件中断电路原理图、图3b为时钟电路原理图、图3c为硬件复位电路原理图、图3d为BDM调试接口原理图、图3e为电源电路原理图、图3f为CAN收发器原理图、图3g为与PC机通信电路、图3h为DZ60芯片原理图；

图4为本发明的多CPU互连母板上微处理器X0底座电路原理图；

图5为本发明的多CPU互连母板上微处理器之间并口相连的插座电路原理图。

具体实施方式

下面结合附图举例对本发明做更详细地描述：

结合图1，图1是本发明的系统原理结构图；本发明包括四个CPU最小系统和能够插接最小系统的母板。四个最小系统即微处理器模块能够通过母板的跳线连接成多种并行计算模式如构成流水线模式或主从模式。每个微处理器模块采用的芯片都是MC9S08DZ60U1。U2是信号转换芯片MAX232，它与通信接口U4连接构成微处理器与PC机U6的通信通道。U3是BDM通信接口用于系统程序调试，与U1DZ60芯片连接，另一端可以连接到PC机U6上。U5是CAN总线收发器TJA1040用于系统模块的总线组网，它一端连接U1另一端连接其他模块的总线端口。每个最小系统的内部结构都是相同的，具体的模块电路连接参考图3。母板M上有能够插接四个微处理器模块的插槽，另外还有能够使各微处理器模块互连的并行端口。1PTA0实现X0与X1通过并口A互连、1PTC3实现X1与X3通过并口C互连、1PTB2实现X1与X2通过并口B互连、PTB3实现X0与X3通过并口B互连、PTC2实现X0与X2通过并口C互连、3PTA2实现X3与X2通过并口A互连。

结合图2，图2是本发明的系统程序流程图；本发明中共使用了三个CPU以流水线的模式计算秩判据。根据解耦之后的计算步骤，微处理器X0将产生的系统描述矩阵A、B传递给微处理器X1，微处理器X1计算矩阵A、B的乘积直至得到可控性判别阵，微处理器U2将得到的可控性判别阵传递给微处理器X2，微处理器X2计算可控性判别阵的秩并将结果返回给微处理器X0，微处理器X0将判别系统是够完全可控。以上的微处理器之间的通信方式都是并行通信。

结合图3，图3是本发明的DZ60最小系统各部分电路原理图；根据系统硬件设计的灵活性和模块化的理念，每个最小系统都包括了电源电路(POWER)、时序电路(OSC)、硬件复位电路(RESET)、硬件中断电路(IRQ)、CAN总线接口电路和串行通信接口电路(UART)。具体电路包括MC9S08DZ60芯片U1、MAX232芯片U2、BDM调试接口U3、与PC机通信接口U4、CAN收发器TJA1040为U5、电源接口J3与电源使能J5和J6、时钟晶振Y1、复位按键S2、硬件中断按键S1、CAN总线组网时的接口J504。这些都保证了每个CPU系统功能上的独立并增强了整个系统的可靠性。U1的7、39、57、58管脚接+5电源；8、38、54、55管脚接地；11管脚是复位管脚，与复位电路的RESET管脚相连；3管脚是硬件中断管脚，与中断电路IRQ相连；9、10管脚是EXTAL XTAL管脚，与外部时钟电路的EXTAL XTAL分别相连；15、16管脚是芯片的串口1管脚，分别与U2(MAX232)的TXD1 RXD1相连；29、30管脚是CAN总线的收发引脚分别与TJA1040 U5的对应管脚相连；U5的CANHCANL管脚与其他模块中的对应管脚相连构成CAN总线网络。

具体而言，图3a是硬件中断电路原理图；电路中的IRQ管脚与U1中的3引脚IRQ相连。图3b是微处理模块的时钟电路原理图；电路中的EXTAL XTAL管脚分别与U1中的910引脚相连。图3c硬件复位电路原理图；电路中的RESET管脚与图3h中DZ60的11引脚相连。图3d是BDM调试接口电路原理图；电路中的BKGD RESET管脚分别与图3h中DZ60中的4211引脚相连。图3e是模块的电源引入电路原理图；J3是外部电源引入接口，图中的+5V和地分别与模块中的对应管脚相连以提供电源。图3f是CAN总线收发器电路原理图；图中的MISO PTE6 PTE7分别与图3h中DZ60的对应引脚相连，分别做CAN总线控制、发送、接收之用；HS CAN TX和HS CAN RX管脚是U5的输入输出管脚，借助J502分别与PTE6 PTE7相连；U5的CANH CANL通过J504连出与其它模块的CANH CANL相连做组网之用；D501是一个稳压管。图3g是模块与PC机连接的通信电路原理图；图中U2的Tlin Tlout分别与图3h中DZ60的TxD1RxD1相连；图中DB9是与PC机连接的串口。图3h是DZ60芯片的电路原理图，相应管脚连接如上说明。

结合图4，图4为本发明的多CPU互连母板上微处理器X0底座电路原理图；其他模块在母板上的插槽与X0的相同，只是标号略有差异。母板主要的作用是将制作好的多个DZ60处理器模块按照设计的并行计算运行模式连接，在母板上已经制作出了可以同时插接4个微处理器插槽。如图中，H1～H4是板子上插接微处理器X0的插口，例如H1在制作完成的系统中代表2*8的插座。其他的微处理器模块都是以相同的方式插接在母板上的。另外为保证日后本发明的扩展，母板电路上还为每个微处理器模块的留有串口。如微处理器1的串口P1、P2。

结合图5，图5为本发明的多CPU互连母板上微处理器之间并口相连的插座电路原理图。如图显示的是微处理器模块之间为实现并行通信通过并口相连的插槽。1PTA0是连接微处理器X1和X0并口A的插槽，PTB3是连接微处理器X0和X3并口B的插槽，PTC2连接微处理器X0和X2并口C的插槽，1PTC3是连接微处理器X1和X3并口C的插槽，1PTB2是连接微处理器X1和X2并口B的插槽，3PTA2是连接微处理器X2和X3并口A的插槽，这样在母板上可以实现各个微处理器模块并口互连。

Claims

1.一种混合模式多CPU并行计算系统，其特征是：包括四个以MC9S08DZ60单片机为计算核心的微处理器模块、即第一微处理器模块(X0)至第四微处理器模块(X3)，系统母板(M)；每个微处理器模块中都包括MC9S08DZ60芯片(U1)、信号转换MAX232芯片(U2)、BDM调试接口(U3)、与PC机的通信接口(U4)、CAN总线收发器TJA1040(U5)、PC机(U6)、硬件中断按键(S1)、硬件复位按键(S2)；系统母板上有能够插接四个微处理器模块的插槽，将微处理器模块互联的并行接口，各微处理器模块的串口插座；在每个微处理器模块中信号转换芯片MAX232(U2)、硬件中断按键(S1)、硬件复位按键(S2)、CAN总线收发器(U5)都分别与MC9S08DZ60芯片(U1)相连，BDM调试接口(U3)一端连接MC9S08DZ60芯片(U1)另一端连接PC机(U6)，通信接口(U4)一端连接信号转换MAX232芯片(U2)另一端连接PC机(U6)。

2.根据权利要求1所述的混合模式多CPU并行计算系统，其特征是：所述将微处理器模块互联的并行接口包括1PTA0、1PTC3、1PTB2、PTB3、PTC2、3PTA2，并行接口1PTA0实现第一微处理器模块X0与第二微处理器模块X1通过并口A互连，并行接口1PTC3实现第二微处理器模块X1与第四微处理器模块X3通过并口C互连，并行接口1PTB2实现第二微处理器模块X1与第三微处理器模块X2通过并口B互连，并行接口PTB3实现第一微处理器模块X0与第四微处理器模块X3通过并口B互连，并行接口PTC2实现第一微处理器模块X0与第三微处理器模块X2通过并口C互连，并行接口3PTA2实现第四微处理器模块X3与第三微处理器模块X2通过并口A互连。

3.根据权利要求2所述的混合模式多CPU并行计算系统，其特征是：所述各微处理器模块的串口插座包括第一微处理器模块(X0)的串口插座(P1、P2)，第二微处理器模块(X1)的串口插座(1P1、1P2)，第三微处理器模块(X2)的串口插座(2P1、2P2)，第四微处理器模块(X3)的串口插座(3P1、3P2)。

4.根据权利要求3所述的混合模式多CPU并行计算系统，其特征是每个微处理器模块的具体构成为：MC9S08DZ60芯片(U1)的7、39、57、58管脚接+5电源；8、38、54、55管脚接地；11管脚是复位管脚，与复位电路的RESET管脚相连；3管脚是硬件中断管脚，与中断电路IRQ相连；9、10管脚是EXTAL XTAL管脚，与外部时钟电路的EXTAL XTAL分别相连；15、16管脚是芯片的串口1管脚，分别与信号转换MAX232芯片(U2)的TXD1、RXD1相连；29、30管脚是CAN总线的收发引脚分别与CAN总线收发器TJA1040(U5)的对应管脚相连；CAN总线收发器TJA1040(U5)的CANH CANL管脚与其他模块中的对应管脚相连构成CAN总线网络。

5.一种混合模式多CPU并行计算系统的控制方法，其特征是：运算秩判据验证系统有效；根据解耦之后的秩判据仅使用三个微处理器模块以流水线的模式计算，第一微处理器模块X0将产生的系统描述矩阵A、B传递给第二微处理器模块X1，第二微处理器模块X1计算矩阵A、B的乘积直至得到可控性判别阵，第二微处理器模块X1将得到的可控性判别阵传递给第三微处理器模块X2，第三微处理器X2计算可控性判别阵的秩并将结果返回给第一微处理器模块X0，第一微处理器模块X0将判别系统是否能够完全可控。

6.根据权利要求5所述的混合模式多CPU并行计算系统的控制方法，其特征是：各总线收发器(U5)互连构成CAN总线网络，微处理器模块借助母板上的插槽直接连接到母板，而后借助CAN总线网络或者母板上的并口、串口实现各模块之间的通信。

7.根据权利要求6所述的混合模式多CPU并行计算系统的控制方法，其特征是：各微处理器模块之间的通信方式都是并行通信。