CN207096727U - 一种高精度的室内定位系统 - Google Patents

Abstract

本实用新型适用于定位技术改进领域，提供了一种高精度的室内定位系统，包括主控模块、通信模块、显示模块及供电稳压模块，所述主控模块的输出端分别连接所述通信模块的输入端及显示模块的输入端，所述供电稳压模块的输出端分别电性连接所述主控模块、通信模块及显示模块。室内精确定位，可以实现0.3m的稳定定位精度；可选频段，从3GHZ~8GHZ共七个频段可供选择；抗多径干扰，能在室内直达波缺失的环境下稳定工作；距离数据可液晶显示也可使用串口发送，方便集成化和模块化；定位标签长时间不动可以自动设置睡眠模式降低功耗。

Description

一种高精度的室内定位系统

技术领域

本实用新型属于定位技术改进领域，尤其涉及一种高精度的室内定位系统。

背景技术

随着物联网技术的逐渐成熟，工业、农业、商业、军事、消费电子等领域的研究者越来越关注无线传感器网络(Wireless SensingNetworks，WSN)和无线局域(Wireless LocalAreas Networks，WLAN)等面向小范围区域的定位技术[1]。WSN的目标就是将分散且独立的传感器节点通过无线连接起来，组成一个分布式的无线传感器网络，。而WLAN的思想则是通过现有的接入点和无线网络提供目标的位置估计，环境信息中很重要的一点就是位置信息。如果能准确获取，我们就可以实现很多方面的应用[2]，比如智能电商仓储；医院实时监管和电子围栏；展馆的智能化服务；危险工作环境下的人员定位、报警；智能家居等领域，都可以做很多实用的个性化功能。

室内定位与传统的卫星定位及蜂窝定位系统不同，室内定位的环境范围小、直达波路径严重缺失、信道非平稳。室内定位技术在定位精度、稳健性、安全性、方向判断、标示识别及复杂度等方面有着自己的特点。比如定位精度，定位精度是衡量一个定位系统的重要指标，特别是针对空间狭小的室内环境，几年前对室内定位的精度还没有明确的概念，像写字楼内的定位还只是要求精确到某个“房间”就可以了，但是近年来的电子技术飞速发展，特别是服务业的机器人和自动化机械装置都需要较高的定位精度。比如稳健性，在室内复杂多变的环境下，很难保证系统的稳定性，室内目标位置的变化幅度往往很大，这对系统适应环境的能力就有了更高的要求。

室内定位在国内外民用、军用方面的运用目前处于起步阶段，但是每年的的需求处于爆发性的增长阶段，故开发高精度的室内定位是非常有现实意义和广阔的市场。

由于室内定位有巨大的应用价值，近来，在国内外有了不少的研究成果。

1992年AT&T剑桥实验室开发出了Active Badge定位系统，此系统采用的定位介质是红外线。需要定位的标签上有红外发射器，作为移动端，他定时发射ID标识。使用区域内安装适当数量的红外接收器，作为基站，基站可以选择采用有线或无线的方式连接到控制中心，当移动端进入相应定位区域并且被该区域的接收器识别出时，控制中心就可以计算出目标当前的位置。Active Badge定位系统有很多缺点，比如说室内环境下会给红外线带来很多死角，造成无法定位；另外，这种方案只能得到一个大概的定位范围，精度太低。

1999年AT&T剑桥实验室又开发出了Bat室内定位系统，该系统的定位介质采用的是超声波，中心服务器会定时发送射频测距启动信号，移动标签会回复含有固定识别信息的超声波来回应基站，中心服务器根据发送射频测距启动信号和移动标签回复的超声波到达的时间差即可计算出距离值，中心服务器只要收到三个以上的距离值根据三角和三边算法，计算出移动标签的位置。但是超声波对环境变化比较敏感，精度很不稳定，而且该方案提出的是有线的中心服务器跟基站的信息传输方式，在实际的应用环境下不一定允许采取有线的连接方式。

之后2000年，微软研究院提出了RADAR定位系统，RADAR定位系统需要先在目标区域大量的采集样本，既位置信息与信号强度的关系表，然后跟实时的信号强度进行匹配，但是室内环境存在多变性，对环境改变较大，一旦环境变化较大则关系表就会失效。同年MIT开发出Cricket室内定位系统，此系统是基于射频+超声波的TDOA 定位系统，因为采用了TDOA技术，该定位能达到厘米级的精度，但是依然依赖环境和人工的精确测量，故仍然不适用。

国内对室内定位的研究起步晚，但是最近几年发展迅猛。很多高校和研究所都投入了大量的精力和资源到该领域的研究中去。

目前常用的室内定位方法主要有以下几种：

(1)红外线室内定位方法，红外线的波长在770nm～1mm之间，通常选用中心波长在830～950mm之间的红外线做室内定位的传输介质。红外线室内定位一般分为两部分，红外线发射节点和红外线接收节点，一般把发射节点作为固定的节点，接收节点作为移动的定位标签，红外线定位的优点是定位精度比较高、价格低、响应速度快。但是缺点也是很明显，第一，红外线容易受外界光源的影响，在光源复杂的室内环境下很难保证稳定性。第二，红外线是沿直线传播的，若有遮挡的话就会失去参考价值，室内环境复杂，很难得到有效的应用。第三，红外线在空气中传播的衰减太快，难以得到长距离的应用。

(2)超声波定位方法，超声波是指频率在20khz以上的声波，是超出人耳能听见的极限值的声波。超声波速度跟温度有关，温度越高传播速度越快，并且超声波可以在固液气三态中传播。一般不会把超声波当做主要的测量手段，一般跟其他的测量方式相结合，比如跟射频信号的结合。超声波定位的优点是精度比较高，组成简单，但是超声波的反射、折射、多径干扰等问题严重影响系统的整体性能，再加上超声波的衰减也比较快，所以超声波定位系统的应用场景也很有限。

(3)蓝牙室内定位方法，蓝牙是一种短距离的通信技术规范，其中蓝牙标准1.0中规定的最高传输速度能达到1Mbps，最大传输距离达到10m、占用ISM频段2.4GHz，以 Ad hoc方式工作。蓝牙2.0标准中要求传输速度是1.0的三倍以上。蓝牙技术发射功率小、无电磁污染性辐射、抗干扰能力强、频段开放无需申请就可以使用、可方便实现自组织网络、宽链路配置等特点使得蓝牙适合用于室内定位，并且蓝牙硬件体积小，在移动终端中方便集成，容易得到推广。蓝牙测距主要采用两种方式，既基于测量传播到达时间的方法和测量信号衰减强度的方法。对于测量到达时间的方法，由于室内环境多变，多径效应严重，为了减少误差和提高精度必须采用纳秒级的同步时钟，实际应用中很难达到。对于测量信号强度的方法，信号强度受多种因素的影响，计算结果跟实际值往往差别很大，可靠性太低，再者就是建立室内环境不同区域的信号衰减值，建立一个区域和信号强度对应的表，用采集到的信号强度对比表中的参考点，从而得到距离值，结果相对准确，但是准确度依赖于对环境有准确可靠的数据表，但是数据表的建立往往代价很大耗时极长，并且环境变化会导致关系表的失效，所以推广不太容易。

(4)RFID室内定位方法，RFID是通过射频电路发送电磁波信号并进行采集和存储的技术，主要有RFID标签和RFID阅读器两部分组成，识别方式是非接触的。根据相关的协议和特定的频段进行通讯。RFID的标签又分主动和被动的，主动的RFID标签是一个小型的信号发射器，需要电源，当接收到RFID基站发射的轮训信号时主动发射预先设定的ID等身份识别信息，天线较短，覆盖范围广；被动的RFID标签是无源的，相当于条形码的功能，利用RFID基站发送的电磁波进行驱动，由于是无源的所以信号覆盖范围较短，一般在2m以内。RFID现在应用特别广泛，比如校园卡，公交系统，高速路收费系统，门禁卡，停车场管理系统等等，利用RFID作为室内定位主要是测量信号强度既RSSI的值，跟蓝牙定位相类似，一种是直接比较RSSI的值，另外一种是建立区域和RSSI的对应关系数据库，效果在蓝牙定位方法中已经分析过，这里不再赘述。

(5)WiFi室内定位方法，WiFi是一种无线局域网协议，符合IEEE802.11标准。具有较高的传输速率，覆盖度高和高带宽的优点。并且穿透效果好。在中短距离的应用环境小优势突出，适合室内环境的定位，但是室内多径干扰的影响依旧无法去除，所以基于RSSI的方案依旧不理想，目前可以采用机器学习的方法，建立RSSI和定位区域的关系数据库，利用机器学习的算法来适应室内环境。另外，基于WiFi的室内定位硬件平台比较成熟，但是能耗较大，并且相同的频段之间会存在干扰，效果不尽如人意。

(6)ZigBee室内定位方法，ZigBee无线传感器网络是一种模仿蜜蜂传递信息的技术。利用不同节点之间信息的互传，实现信息远距离的传输。ZigBee技术支持自组网络，并且可以分成控制节点，最大节点容量可达到6500多个，容量比较大，组网方便，并且ZigBee具有超低功耗和低成本的优点，响应时延低，适合用于室内定位，ZigBee 应用于室内定位系统一般有三部分组成，分别为，参考节点，网关节点和移动节点，网关节点运行监控软件，根据移动节点和参考节点测得的RSSI值对比得出实际的距离。

(7)麦克风阵列室内定位方法，麦克风阵列基于阵列信号处理，是排列成一定形状的若干个麦克风，能从特定的方向采集声波，只需测出声波的到达角度(DOA)即可完成相关的定位。利用麦克风阵列的技术分为三类，一是基于到达时间查的测量方法，在一个三维空间里面测出三个独立的时延即可结合空间几何算出几何位置，但是在实际应用中三个时延都有误差，需要使用最小二乘法拟合出一个最优解，但是耗时较长实时性不好，并且难以适应多目标。二是基于最大输出功率的，既使用可控波束对全局进行扫描，运用最大似然估计来确定目标位置，扫描全局需要的时间相当长，计算量大，实时性太差。三是基于波谱估计，但是在算法中都把声波当初远场窄带信号计算，但是室内的声源不能当做远场窄带信号。

(8)UWB室内定位方法，Ultra Wide-band超带宽传输技术是一种新兴的无线通信技术。工作在3.1到10.6Ghz的频带，带宽至少在500Mhz，与传统的窄带系统相比，超带宽传输无需载波，直接以超短时间脉冲激励天线，功率谱密度很低，从而降低了功耗，穿透能力强，抗干扰能力强，不会对同一环境下的其他设备产生干扰，对信道的衰落不敏感。传统的无线传输方式多为窄带系统，便于将大部分能量集中于相对窄的信道内，最好的窄带系统是无线细分信道，可是在实际上目前不可能实现，但是通过频率和波段并不是划分频谱的唯一办法，还可以从时间上来分割信号，由傅立叶变换可知，时域持续时间越短频域上带宽越宽，我们就可以把时间划分成非常细小的时间段来获得较大的带宽，之所以一直没有得到应用，主要是相关的电子技术不能划分只够小的时间段，现在带的技术足以划分足够小的时间段来获得相应的带宽。在定位系统中，接收机使用高速的隧道二极管检波器检测UWB的脉冲波边缘，找到第一个脉冲即可防止多径干扰，运用相关的优化算法即可算出UWB节点的位置，并且可以运用 TDOA技术来提高信道容量，同时容纳多个节点。UWB技术打破了以往的窄带系统，是一种新兴的技术，应用前景十分广阔，本系统既是基于UWB的定位方案。

实用新型内容

本实用新型的目的在于提供一种高精度的室内定位系统，旨在解决上述的技术问题。

本实用新型是这样实现的，一种高精度的室内定位系统，所述室内定位系统包括主控模块、通信模块、显示模块及供电稳压模块，所述主控模块的输出端分别连接所述通信模块的输入端及显示模块的输入端，所述供电稳压模块的输出端分别电性连接所述主控模块、通信模块及显示模块。

本实用新型的进一步技术方案是：所述主控模块包括微处理器、SWD接口单元、复位单元、显示接口单元、串口接口单元、时钟晶振单元、晶振单元、滤波单元、BOOT 状态单元及通信接口单元，所述微处理器的输入端分别连接所述SWD接口单元的输出端、复位单元的输出端、时钟晶振单元的输出端及晶振单元的输出端，所述微处理器的输出端分别连接所述通信接口单元的输入端、串口接口单元的输入端，所述微处理器分别连接所述滤波单元及BOOT状态单元，所述微处理器包括主控芯片U3及电阻 R10，所述主控芯片U3的VBAT脚连接电阻R10一端。

本实用新型的进一步技术方案是：所述SWD接口单元包括接线端子J4、电阻R18 及电阻R19，所述接线端子J4的第1脚连接电源的VDD3V3，所述接线端子J4的第2 脚分别连接所述电阻R19的一端及主控芯片U3的PA13/JTMS-SWDAT脚，所述接线端子J4的第3脚分别连接所述电阻R18的一端及主控芯片U3的PA13/JTCK-SWCLK 脚，所述电阻R18的另一端及电阻R19的另一端分别连接所述电源VDD3V3；所述复位单元包括电阻R11、电容C38及按钮开关S1，所述按钮开关S1的一端分别连接所述电阻R11的一端及电容C38的一端，所述电阻R11的另一端连接电源VDD3V3，所述按钮开关S1的另一端及电容C38的另一端均接地；所述显示接口单元包括接线端子J6，所述接线端子J6的第1脚连接所述主控芯片U3的PB10/I2C2_SCL/USART3_TX脚，所述接线端子J6的第2脚连接所述主控芯片U3的PB11/I2C2_SDA/USART3_RX脚，所述接线端子J6的第3脚连接所述主控芯片U3的 PB12/SPI2_NSS/I2C2_SMBAI/USART3_CK/TIMI_BKIN脚，所述接线端子J6的第4 脚连接所述主控芯片U3的PB13/SPI2_SCK/USART3_CTS/TIMI_CH1N脚，所述接线端子J6的第5脚连接电源的VDD3V3，所述接线端子J6的第6脚接地；所述串口接口单元包括接线端子J7，所述接线端子J7的第1脚接地，所述接线端子J7的第2脚连接主控芯片U3的PA10/US ART1_RX/TIMI_CH3脚，所述接线端子J7的第3脚连接所述主控芯片U3的PA09/US ART1_TX/TIMI_CH2脚，所述接线端子J7的第4脚连接电源VDD3V3；所述通信接口单元包括接线端子J3，所述接线端子J3的第1脚连接所述主控芯片U3的PA0-WKUP/USART_CTS/ADC0/TIM2_CH1_ETR脚，所述接线端子 J3的第2脚连接所述主控芯片U3的PA2/USART2_TX/ADC2/TIM2_CH3脚，所述接线端子J3的第3脚连接所述主控芯片U3的PB0/ADC8/TIM_CH3脚，所述接线端子 J3的第4脚连接所述主控芯片U3的PC5/ADC15脚，所述接线端子J3的第5脚连接所述主控芯片U3的PA5/SPI1_SCK/ADC5脚，所述接线端子J3的第6脚连接所述主控芯片U3的PA4/SPI1_NSS/USART2_CK/ADC4脚，所述接线端子J3的第7脚连接所述主控芯片U3的PA6/SPI1_MISO/ADC6/TIM3_CH1脚，所述接线端子J3的第8脚连接所述主控芯片U3的PA7/SPI1_MOSI/ADC7/TIM3_CH2脚，所述接线端子J3的第9脚连接电源VDD3V3，所述接线端子J3的第10脚接地。

本实用新型的进一步技术方案是：所述时钟晶振单元包括电容C42、电容C41及晶振X2，所述电容C41的一端分别连接所述晶振X2的一端及主控芯片U3的PC14/OSC32_IN脚，所述电容C42的一端分别连接所述晶振X2的另一端及主控芯片 U3的PC15/OSC32_OUT脚，所述电容C41的另端及电容C42的另一端分别接地；所述晶振单元包括电阻R16、晶振X3、电容C43及电容C44，所述电容C43的一端分别连接所述晶振X3的一端、电阻R16的一端及主控芯片U3的PD0/OSC_IN脚，所述电容C44的一端分别连接所述晶振X3的另一端、电阻R16的另一端及主控芯片U3的 PD1/OSC_OUT脚，所述电容C43的另一端及电容C44的另一端分别接地；所述BOOT 状态单元包括电阻R32及电阻R41，所述电阻R32的一端连接所述主控芯片U3的PB2/BOOT1脚，所述电阻R41的一端连接所述主控芯片U3的BOOT0脚，所述电阻 R32的另一端连接电源VDD3V3，所述电阻R41的另一端接地；所述滤波单元包括电容C32、电容C33、电容C34、电容C35、电容C36及电容C37，所述电容C32的一端、电容C33的一端、电容C34的一端、电容C35的一端、电容C36的一端及电容C37的一端分别连接电源VDD3V3，所述电容C32的另一端、电容C33的另一端、电容C34 的另一端、电容C35的另一端、电容C36的另一端及电容C37的另一端均分别接地。

本实用新型的进一步技术方案是：所述通信模块包括处理器、晶振电路、退耦电路、收发状态指示灯电路、滤波和天线电路及第一稳压电路，所述处理器电性连接所述第一稳压电路，所述晶振电路连接所述处理器，所述处理器输出端连接所述收发状态指示灯电路的输入端，所述处理器的输出端连接所述退耦电路的输入端，所述处理器连接所述滤波和天线电路。

本实用新型的进一步技术方案是：所述处理器包括芯片U1、电阻R3、电阻R4、电容C5、电容C6、电阻R5、电容C7、电容C8及电阻R7，所述芯片U1的VREF1脚通过所述电阻R3接地，所述芯片U1的CLKTUNE脚分别连接所述电阻R4的一端及电容C6的一端，所述电阻R4的另一端连接所述电容C5的一端，所述芯片U1的 VDDCLK脚分别连接所述电容C5的另一端及电容C6的另一端，所述芯片U1的 VDDCO脚分别连接所述电容C7的一端及电容C8的一端，所述电容C7的另一端连接所述电阻R5的一端，所述芯片U1的VCOTUNE脚分别连接所述电阻R5的另一端及电容C8的另一端，所述芯片U1的SPICSn脚连接所述电阻R7的一端；所述退耦电路包括电容C11、电容C12、电容C13、电容C14、电容C15、电容C16、电容C17、电容 C18及电容C19，所述芯片U1的VDDREG脚经所述电容C11接地，所述芯片U1的 VDDDIG脚经所述电容C12接地，所述芯片U1的VDDCLK脚还经所述电容C13接地，所述芯片U1的VDDMS脚经所述电容C14接地，所述芯片U1的VDDIF脚经所述电容C15接地，所述芯片U1的VDDIO脚经所述电容C16接地，所述芯片U1的 VDDSYN脚经电容C17接地，所述芯片U1的VDDLDO脚经所述电容C18接地，所述芯片U1的VDDVCO脚还经电容C19接地；所述晶振电路包括晶振X1电容C4及电容C3，所述晶振X1的第一脚连接所述芯片U1的XTAL脚及电容C3的一端，所述晶振X1的第3脚连接所述芯片U1的XTAL2脚及电容C4的一端，所述晶振X1的第2 脚及第4脚分别接地，所述电容C3的另一端及电容C4的另一端分别接地。

本实用新型的进一步技术方案是：所述收发状态指示灯电路包括电阻R35、电阻R36、发光二极管LED1及发光二极管LED2，所述电阻R35的一端连接所述芯片U1 的GPIO_2脚，所述电阻36的一端连接所述芯片U1的GPIO_3脚，所述电阻R35的另一端经所述发光二极管LED1接地，所述电阻R36的另一端经所述发光二极管LED2 接地；所述滤波和天线电路包括电容C10、电容C9、通信芯片T1及接线端子J1，所述电容C9的一端连接所述芯片U1的RF_N脚，所述电容C10的一端连接所述芯片U1 的RF_P脚，所述电容C9的另一端连接所述通信芯片T1的第4脚，所述电容C10的另一端连接所述通信芯片T1的第3脚，所述通信芯片T1的第1脚连接所述接线端子 J1的第1脚，所述通信芯片T1的第2、5脚均接地，所述接线端子J1的第2、3、4、5 脚均接地；所述第一稳压电路包括电容C1、电阻R1、稳压芯片U2及电容C2，所述稳压芯片U2的VIN脚经电容C1接地，所述稳压芯片U2的EN脚经所述电阻R1连接所述芯片U1的ExtOn脚，所述稳压芯片U2的VOUT脚经所述电容C2接地。

本实用新型的进一步技术方案是：所述供电稳压模块包括USB供电单元及第二稳压单元，所述USB供电单元电性连接第二稳压单元；所述USB供电单元包括接线端子 J2、变阻器F1电感L1、电容C39及电容C40，所述接线端子J2的VCC脚连接所述变阻器F1的一端，所述变阻器F1的另一端连接所述电感L1的一端，所述电感L1的另一端分别经所述电容C39及电容C40接地，所述接线端子J1的GND脚接地。

本实用新型的进一步技术方案是：所述第二稳压单元包括电容C47、电容C48、稳压芯片U4、电容C49、电容C50、电阻R34及发光二极管LED0，所述稳压芯片U4的 IN脚分别经所述电容C47及电容C48接地，所述稳压芯片U4的IN脚还连接所述电感 L1的另一端，所述稳压芯片U4的OUT脚分别经所述电容C49及电容C50接地，所述电阻R34的一端经所述发光二极管LED0接地，所述电阻R34的另一端连接所述主控芯片U3的VDDA脚。

本实用新型的进一步技术方案是：所述显示模块采用的是OLED液晶屏。

本实用新型的有益效果是：室内精确定位，可以实现0.3m的稳定定位精度；可选频段，从3GHZ～8GHZ共七个频段可供选择；抗多径干扰，能在室内直达波缺失的环境下稳定工作；距离数据可液晶显示也可使用串口发送，方便集成化和模块化；定位标签长时间不动可以自动设置睡眠模式降低功耗。

附图说明

图1是本实用新型实施例提供的高精度的室内定位系统的结构框图。

图2是本实用新型实施例提供的处理器的原理图。

图3是本实用新型实施例提供的退耦电路的原理图。

图4是本实用新型实施例提供的手打状态指示灯电路的原理图。

图5是本实用新型实施例提供的晶振电路的原理图。

图6是本实用新型实施例提供的滤波和天线电路的原理图。

图7是本实用新型实施例提供的第一稳压电路的原理图。

图8是本实用新型实施例提供的微处理器的原理图。

图9是本实用新型实施例提供的USB供电单元的原理图。

图10是本实用新型实施例提供的第二稳压单元的原理图。

图11是本实用新型实施例提供的WD接口单元的原理图。

图12是本实用新型实施例提供的BOOT状态单元的原理图。

图13是本实用新型实施例提供的滤波单元的原理图。

图14是本实用新型实施例提供的时钟晶振单元的原理图。

图15是本实用新型实施例提供的晶振单元的原理图。

图16是本实用新型实施例提供的显示接口单元的原理图。

图17是本实用新型实施例提供的串口接口单元的原理图。

图18是本实用新型实施例提供的复位单元的原理图。

图19是本实用新型实施例提供的SWD接口单元的原理图。

图20是本实用新型实施例提供的DW1000的结构图。

具体实施方式

图1-20示出了本实用新型提供的高精度的室内定位系统，所述室内定位系统包括主控模块、通信模块、显示模块及供电稳压模块，所述主控模块的输出端分别连接所述通信模块的输入端及显示模块的输入端，所述供电稳压模块的输出端分别电性连接所述主控模块、通信模块及显示模块。

所述主控模块包括微处理器、SWD接口单元、复位单元、显示接口单元、串口接口单元、时钟晶振单元、晶振单元、滤波单元、BOOT状态单元及通信接口单元，所述微处理器的输入端分别连接所述SWD接口单元的输出端、复位单元的输出端、时钟晶振单元的输出端及晶振单元的输出端，所述微处理器的输出端分别连接所述通信接口单元的输入端、串口接口单元的输入端，所述微处理器分别连接所述滤波单元及 BOOT状态单元，所述微处理器包括主控芯片U3及电阻R10，所述主控芯片U3的VBAT 脚连接电阻R10一端。

所述SWD接口单元包括接线端子J4、电阻R18及电阻R19，所述接线端子J4的第1脚连接电源的VDD3V3，所述接线端子J4的第2脚分别连接所述电阻R19的一端及主控芯片U3的PA13/JTMS-SWDAT脚，所述接线端子J4的第3脚分别连接所述电阻R18的一端及主控芯片U3的PA13/JTCK-SWCLK脚，所述电阻R18的另一端及电阻R19的另一端分别连接所述电源VDD3V3；所述复位单元包括电阻R11、电容C38 及按钮开关S1，所述按钮开关S1的一端分别连接所述电阻R11的一端及电容C38的一端，所述电阻R11的另一端连接电源VDD3V3，所述按钮开关S1的另一端及电容C38 的另一端均接地；所述显示接口单元包括接线端子J6，所述接线端子J6的第1脚连接所述主控芯片U3的PB10/I2C2_SCL/USART3_TX脚，所述接线端子J6的第2脚连接所述主控芯片U3的PB11/I2C2_SDA/USART3_RX脚，所述接线端子J6的第3脚连接所述主控芯片U3的PB12/SPI2_NSS/I2C2_SMBAI/USART3_CK/TIMI_BKIN脚，所述接线端子J6的第4脚连接所述主控芯片U3的 PB13/SPI2_SCK/USART3_CTS/TIMI_CH1N脚，所述接线端子J6的第5脚连接电源的 VDD3V3，所述接线端子J6的第6脚接地；所述串口接口单元包括接线端子J7，所述接线端子J7的第1脚接地，所述接线端子J7的第2脚连接主控芯片U3的PA10/US ART1_RX/TIMI_CH3脚，所述接线端子J7的第3脚连接所述主控芯片U3的PA09/US ART1_TX/TIMI_CH2脚，所述接线端子J7的第4脚连接电源VDD3V3；所述通信接口单元包括接线端子J3，所述接线端子J3的第1脚连接所述主控芯片U3的 PA0-WKUP/USART_CTS/ADC0/TIM2_CH1_ETR脚，所述接线端子J3的第2脚连接所述主控芯片U3的PA2/USART2_TX/ADC2/TIM2_CH3脚，所述接线端子J3的第3 脚连接所述主控芯片U3的PB0/ADC8/TIM_CH3脚，所述接线端子J3的第4脚连接所述主控芯片U3的PC5/ADC15脚，所述接线端子J3的第5脚连接所述主控芯片U3的 PA5/SPI1_SCK/ADC5脚，所述接线端子J3的第6脚连接所述主控芯片U3的 PA4/SPI1_NSS/USART2_CK/ADC4脚，所述接线端子J3的第7脚连接所述主控芯片U3的PA6/SPI1_MISO/ADC6/TIM3_CH1脚，所述接线端子J3的第8脚连接所述主控芯片U3的PA7/SPI1_MOSI/ADC7/TIM3_CH2脚，所述接线端子J3的第9脚连接电源 VDD3V3，所述接线端子J3的第10脚接地。

所述时钟晶振单元包括电容C42、电容C41及晶振X2，所述电容C41的一端分别连接所述晶振X2的一端及主控芯片U3的PCI4/OSC32_IN脚，所述电容C42的一端分别连接所述晶振X2的另一端及主控芯片U3的PC15/OSC32_OUT脚，所述电容C41 的另端及电容C42的另一端分别接地；所述晶振单元包括电阻R16、晶振X3、电容C43 及电容C44，所述电容C43的一端分别连接所述晶振X3的一端、电阻R16的一端及主控芯片U3的PD0/OSC_IN脚，所述电容C44的一端分别连接所述晶振X3的另一端、电阻R16的另一端及主控芯片U3的PD1/OSC_OUT脚，所述电容C43的另一端及电容C44的另一端分别接地；所述BOOT状态单元包括电阻R32及电阻R41，所述电阻R32的一端连接所述主控芯片U3的PB2/BOOT1脚，所述电阻R41的一端连接所述主控芯片U3的BOOT0脚，所述电阻R32的另一端连接电源VDD3V3，所述电阻R41的另一端接地；所述滤波单元包括电容C32、电容C33、电容C34、电容C35、电容C36 及电容C37，所述电容C32的一端、电容C33的一端、电容C34的一端、电容C35的一端、电容C36的一端及电容C37的一端分别连接电源VDD3V3，所述电容C32的另一端、电容C33的另一端、电容C34的另一端、电容C35的另一端、电容C36的另一端及电容C37的另一端均分别接地。

所述通信模块包括处理器、晶振电路、退耦电路、收发状态指示灯电路、滤波和天线电路及第一稳压电路，所述处理器电性连接所述第一稳压电路，所述晶振电路连接所述处理器，所述处理器输出端连接所述收发状态指示灯电路的输入端，所述处理器的输出端连接所述退耦电路的输入端，所述处理器连接所述滤波和天线电路。

所述处理器包括芯片U1、电阻R3、电阻R4、电容C5、电容C6、电阻R5、电容 C7、电容C8及电阻R7，所述芯片U1的VREF1脚通过所述电阻R3接地，所述芯片 U1的CLKTUNE脚分别连接所述电阻R4的一端及电容C6的一端，所述电阻R4的另一端连接所述电容C5的一端，所述芯片U1的VDDCLK脚分别连接所述电容C5的另一端及电容C6的另一端，所述芯片U1的VDDCO脚分别连接所述电容C7的一端及电容C8的一端，所述电容C7的另一端连接所述电阻R5的一端，所述芯片U1的 VCOTUNE脚分别连接所述电阻R5的另一端及电容C8的另一端，所述芯片U1的 SPICSn脚连接所述电阻R7的一端；所述退耦电路包括电容C11、电容C12、电容C13、电容C14、电容C15、电容C16、电容C17、电容C18及电容C19，所述芯片U1的VDDREG 脚经所述电容C11接地，所述芯片U1的VDDDIG脚经所述电容C12接地，所述芯片U1的VDDCLK脚还经所述电容C13接地，所述芯片U1的VDDMS脚经所述电容C14 接地，所述芯片U1的VDDIF脚经所述电容C15接地，所述芯片U1的VDDIO脚经所述电容C16接地，所述芯片U1的VDDSYN脚经电容C17接地，所述芯片U1的 VDDLDO脚经所述电容C18接地，所述芯片U1的VDDVCO脚还经电容C19接地；所述晶振电路包括晶振X1电容C4及电容C3，所述晶振X1的第一脚连接所述芯片U1 的XTAL脚及电容C3的一端，所述晶振X1的第3脚连接所述芯片U1的XTAL2脚及电容C4的一端，所述晶振X1的第2脚及第4脚分别接地，所述电容C3的另一端及电容C4的另一端分别接地。

所述收发状态指示灯电路包括电阻R35、电阻R36、发光二极管LED1及发光二极管LED2，所述电阻R35的一端连接所述芯片U1的GPIO_2脚，所述电阻36的一端连接所述芯片U1的GPIO_3脚，所述电阻R35的另一端经所述发光二极管LED1接地，所述电阻R36的另一端经所述发光二极管LED2接地；所述滤波和天线电路包括电容 C10、电容C9、通信芯片T1及接线端子J1，所述电容C9的一端连接所述芯片U1的 RF_N脚，所述电容C10的一端连接所述芯片U1的RF_P脚，所述电容C9的另一端连接所述通信芯片T1的第4脚，所述电容C10的另一端连接所述通信芯片T1的第3脚，所述通信芯片T1的第1脚连接所述接线端子J1的第1脚，所述通信芯片T1的第2、5 脚均接地，所述接线端子J1的第2、3、4、5脚均接地；所述第一稳压电路包括电容 C1、电阻R1、稳压芯片U2及电容C2，所述稳压芯片U2的VIN脚经电容C1接地，所述稳压芯片U2的EN脚经所述电阻R1连接所述芯片U1的ExtOn脚，所述稳压芯片U2的VOUT脚经所述电容C2接地。

所述供电稳压模块包括USB供电单元及第二稳压单元，所述USB供电单元电性连接第二稳压单元；所述USB供电单元包括接线端子J2、变阻器F1电感L1、电容C39 及电容C40，所述接线端子J2的VCC脚连接所述变阻器F1的一端，所述变阻器F1的另一端连接所述电感L1的一端，所述电感L1的另一端分别经所述电容C39及电容C40 接地，所述接线端子J1的GND脚接地。

所述第二稳压单元电容C47、电容C48、稳压芯片U4、电容C49、电容C50、电阻 R34及发光二极管LED0，所述稳压芯片U4的IN脚分别经所述电容C47及电容C48 接地，所述稳压芯片U4的IN脚还连接所述电感L1的另一端，所述稳压芯片U4的 OUT脚分别经所述电容C49及电容C50接地，所述电阻R34的一端经所述发光二极管 LED0接地，所述电阻R34的另一端连接所述主控芯片U3的VDDA脚。

所述显示模块采用的是OLED液晶屏。

DW1000内部有许多不同的供电需求，芯片内许多电路直接连接到外部3.3V供电，还有一些其他的电路则是由低压差稳压器(On-Chip low-dropout Regulators)供电，该芯内部集成了很多片内低压差稳压器，分别为内部的数字电路和模拟电路供电。

DW1000还支持使用外部开关稳压器以减少从外部提高的能源消耗功能，使用外部开关稳压器能降低系统功耗，EXTON引脚能在芯片睡眠或深度睡眠的时候禁用外部开关稳压器以进一步的降低功耗。

系统的供电采用1117-3.3V来提供外部电源。1117的是一款很常用的开关稳压器，广泛应用于现代的电子设计，对于一般的数字低频处理器都能使用，能提供很好的电压稳定度。价格便宜、使用简单使得1117得到了广泛的应用。如图10所示。

其中DW1000内部的低压差片内数字电路和片内低压差模拟电路需要1.8V的外部供电，在DW1000内部集成了低压差稳压器，但是为了降低功耗，本系统采用片外开关稳压器LX_18A；如图7所示。

STM32F105系列使用高性能的ARM CortexM3 32位的RISC内核，工作频率为72MHz，内置高速存储器(高达256K字节的闪存和64K字节的SRAM)，丰富的增强1/0端口和联接到两条APB总线的外设。所有型号的器件都包含标准的通信接口(2个12C接口、3个SPI接口、2个12S接口、1个USB OTG全速接口、5个USART接口和2个 CAN接口)，2个12位的ADC和4个通用16位定时器。STM32F105系列产品工作于-40度至+105度温度范围，供电电压为2.0V至3.6V。一系列的省电模式保证低功耗应用的要求。

STM32F105系列产品提供三种不同引脚封装：从64脚到100脚.不同封装的产品内置了不同数量的外设。丰富的外设配置，使得STM32F105系列微控制器适合于多种应用场合。比如电机的应用和控制、医疗和手持设备、PC游戏外设和GPS平台、工业应用：可编程控制器(PLC)、变频器、打印机和扫描仪、警报系统、视频对讲、和暖气通风空调系统等。

STM32F105系列芯片具体的功能和介绍如表3-1所示：

表3-1 STM32F105功能和介绍

STM32F105具有丰富的外设和寄存器，以下仅就常用功能进行详述。

基于ARM嵌入式处理器的片上系统解决方案可应用于企业应用、汽车系统，家庭网络和无线技术等市场领域。ARM CortexTM系列提供了一个标准的体系结构来满足以上各种技术的不同性能要求，其包含的处理器基于ARMv7架构的三个分工明确的部分。 A部分面向复杂的尖端应用程序，用于运行开放式的复杂操作系统；R部分针对实时系统；M部分为成本控制和微控制器应用提供优化。Cortex-M3是首款基于ARMv7-M架构的处理器，是专门为了在微控制器，汽车车身系统，工业控制系统和无线网络等对功耗和成本敏感的嵌入式应用领域实现高系统性能而设计的，它大大简化了可编程的复杂性，使ARM架构成为各种应用方案(即使是最简单的方案)的上佳选择。

处理器可通过两种途径来提高它的性能，一是“work hard”，也就是直接通过提高时钟频率来提高性能，这种情况以高功耗作为代价，并增加了设计的复杂性。另一种是“work smart”，在低时钟频率的情况下提高运算效率，使处理器可以凭借简单的低功耗设计来完成与情况1中同样的功能。Cortex-M3处理器的核心是基于哈佛架构的 3级流水线内核，该内核集成了分支预测，单周期乘法，硬件除法等众多功能强大的特性，使其在Dhrystone benchmark上具有出色的表现(1.25DMIPS/MHz)。根据Dhrystone benchmark的测评结果，采用新的-2指令集架构的Cortex-M3处理器，与执行 Thumb指令的ARM7TDMI-处理器相比，每兆赫的效率提高了70％，与执行ARM指令的ARM7TDMI-S处理器相比，效率提高了35％。

缩短上市时间与降低开发成本是选择微控制器的关键标准，而快速和简易的软件开发能力是实现这些要求的关键。Cortex-M3处理器专门针对快速和简单的编程而设计，用户无需深厚的架构知识或编写任何汇编代码就可以建立简单的应用程序。Cortex-M3 处理器带有一个简化的基于栈的编程模型，该模型与传统的ARM架构兼容，同时与传统的8位、16位架构所使用的系统相似，它简化了8位、16位到32位的转换过程。此外，使用基于硬件的中断机制意味着编写中断服务程序(handlers)不再重要。在不需要汇编代码寄存器操作的情况下，启动代码得到了大大的简化。

在位字段处理、硬件除法和If/Then指令的协助下，Thumb-2指令集架构(Instruction SetArchitecture-ISA)底层的关键特性使C代码的执行变得更加自然。在开发方面， Thumb-2指令自动优化了性能和代码密度，在无需交互使用ARM代码和Thumb代码的情况下加快了开发的进程，简化了编译目标的长期维护和支持工作。如此一来，用户不但可以继续使用C代码，而且还免去了建立预编译目标代码库的麻烦，代码在更大程度上获得了重复利用。

成本是采用高性能微控制器永恒的屏障。由于先进的制造工艺相当昂贵，只有降低芯片的尺寸才有可能从本质上降低成本。为了减小系统区域，Cortex-M3处理器采用了至今为止最小的ARM内核，该内核的核心部分(0.18um G)的门数仅为33000个，它把紧密相连的系统部件有效地结合在一起。通过采用非对齐数据存储技术、原子位操作和Thumb-2指令集，存储容量的需求得到最小化，其中Thumb-2指令集对指令存储容量的要求比ARM指令减少超过25％。

为了迎合对节能要求日益增长的大型家电和无线网络市场，Cortex-M3处理器支持扩展时钟门控和内置睡眠模式。当采用ARM MetroTM标准单元库和TSMC 0.13G制造工艺时，处理器运行在50MHz的目标频率下的功耗仅为4.5mW，芯片封装面积只有 0.33mm2。

在过去十年中，ARM7系列处理器被广泛应用于众多领域。之后，Cortex-M3在 ARM7的基础上开发成功，为基于ARM7处理器系统的升级开辟了通道。它的中心内核效率更高，编程模型更简单，它具有出色的确定中断行为，其集成外设以低成本提供了更强大的性能。

表3-2 ARM7TDMI-S和Cortex-M3的比较(采用100MHz频率和TSMC 0.18G制程)

基于ARMv7架构的Cortex-M3处理器带有一个分级结构。它集成了名为CM3Core的中心处理器内核和先进的系统外设，实现了内置的中断控制、存储器保护以及系统的调试和跟踪功能。这些外设可进行高度配置，允许Cortex-M3处理器处理大范围的应用并更贴近系统的需求。目前Cortex-M3内核和集成部件已进行了专门的设计，用于实现最小存储容量、减少管脚数目和降低功耗。

Cortex-M3中央内核基于哈佛架构，指令和数据各使用一条总线。与Cortex-M3不同， ARM7系列处理器使用冯·诺依曼(Von Neumann)架构，指令和数据共用信号总线以及存储器。由于指令和数据可以从存储器中同时读取，所以Cortex-M3处理器对多个操作并行执行，加快了应用程序的执行速度。

内核流水线分3个阶段：取指、译码和执行。当遇到分支指令时，译码阶段也包含预测的指令取指，这提高了执行的速度。处理器在译码阶段期间自行对分支目的地指令进行取指。在稍后的执行过程中，处理完分支指令后便知道下一条要执行的指令。如果分支不跳转，那么紧跟着的下一条指令随时可供使用。如果分支跳转，那么在跳转的同时分支指令可供使用，空闲时间限制为一个周期。

Cortex-M3内核包含一个适用于传统Thumb和新型Thumb-2指令的译码器、一个支持硬件乘法和硬件除法的先进ALU、控制逻辑和用于连接处理器其他部件的接口。 Cortex-M3处理器是一个32位处理器，带有32位宽的数据路径，寄存器库和存储器接口。其中有13个通用寄存器，两个堆栈指针，一个链接寄存器，一个编程计数器和一系列包含编程状态寄存器的特殊寄存器。

Cortex-M3处理器支持两种工作模式(线程(Thread)和处理器(Handler))和两个等级的访问形式(有特权或无特权)，在不牺牲应用程序安全的前提下实现了对复杂的开放式系统的执行。无特权代码的执行限制或拒绝对某些资源的访问，如某个指令或指定的存储器位置。Thread是常用的工作模式，它同时支持享有特权的代码以及没有特权的代码。当异常发生时，进入Handler模式，在该模式中所有代码都享有特权。此外，所有操作均根据以下两种工作状态进行分类，Thumb代表常规执行操作，Debug代表调试操作。

综上所述，Cortex-M3是首款基于ARMv7-M架构的ARM处理器。中心Cortex-M3内核使用3级流水线哈佛架构，运用分支预测、单周期乘法和硬件除法功能实现了出色的效率(1.25DMIPS/MHz)。Thumb-2指令集结合非对齐数据存储和原子位处理等特性，轻易以8位、16位器件所需的存储空间就实现了32位性能。

凭借灵活的集成硬件配置，快速的系统调试和简易的软件编程，基于Cortex-M3处理器的设计得以更快地投入市场。为了在中断强化的汽车应用中实现可靠的操作，内置的嵌套向量中断控制器(Nested Vectored Interrupt Controller-NVIC)通过末尾连锁(tail-chaining)技术提供了确定的和低延迟的中断处理并可以通过设置带有多达240个中断。对于工业控制应用，可选存储器保护单元(MPU)通过使用特权访问模式和分离应用中的处理进程来实现安全操作。Flash修补和断点(Fllash Patch and Breakpoint-unit)单元、数据观察点和跟踪(Data Watchpoint and Trace-DWT)单元、测量跟踪宏单元(Instrumentation Trace Macrocell-ITM)和可选嵌入式跟踪宏单元(Embedded TraceMacrocell-ETM^TM)为深度嵌入式器件提供了廉价的调试和跟踪技术。扩展时钟门控技术和内置睡眠模式为低功耗的无线设计铺路。

Cortex-M3处理器是专门为那些对成本和功耗非常敏感但同时对性能要求又相当高的应用而设计的。凭借代码大小和中断延迟的优化、集成的系统部件、灵活的配置、简单的高级语言编程和强大的软件系统，Cortex-M3处理器将成为广大系统(从复杂片上系统到低端的微控制器)的理想解决方案。

STM32F105具有多达3个SPI接口，在从或主模式下，全双工和半双工的通信速率可达18兆位/秒。3位的预分频器可产生8种主模式频率，可配置成每帧8位或16 位。硬件的CRC产生/校验支持基本的SD卡、MMC模式SDHC(安全数字高容量)模式。

所有的SPI接口都可以使用DMA操作。

系统时钟的选择是在启动时进行，复位时内部8MHz的RC振荡器被选为默认的 CPU时钟，随后可以选择外部的、具失效监控的3-25MHz时钟；当检测到外部时钟失效时，它将被隔离，系统将自动地切换到内部的RC振荡器，如果使能了中断，软件可以接收到相应的中断。同样，在需要时可以采取对PLL时钟完全的中断管理(如当一个间接使用的外部振荡器失效时)。仅靠一个25MHz的晶振就可以驱动整个系统，包括以太网模块和USBOTG全速模块。一些分频器和PLL可以用来配置AHB总线，高速APB(APB2)总线和低速APB(APB1)总线的频率。AHB和高速APB总线所支持的最高频率为72MHz，低速APB总线支持的最高频率为36MHz。

先进的时钟控制系统仅需要一个晶体或一个晶振就可以为内核和所有外设提供时钟。为了达到音频级的效果，可以使用音频级的晶振。使用音频级的晶振，12S主时钟可以提供8KHz到96KHz之间所有标准频率，并保证0.5％的精确度。

STM32F105提供2个12位的模拟/数字转换器(ADC)，每个ADC共用多达16个外部通道，可以实现单次或扫描转换。在扫描模式下，自动进行在选定的一组模拟输入上的转换。双ADC模式时，模块提供额外的逻辑功能，如：同时来样和保持、交替采样和保持、独立操作等。

ADC可以使用DMA操作。

模拟看门狗功能允许非常精准地监视一路、多路或所有选中的通道，当被监视的信号超出预置的阈值时，将产生中断。由标准定时器(TIMx)和高级控制定时器(TIM1) 产生的事件可以在内部分别连接到ADC的启动触发和注入触发，以便应用程序可以同步定时器和A/D转换。

STM32F105提供2个12位的DAC模块，可用于将输入的2路数字信号转换成2 个模拟电压输出。所使用的设计结构由电阻串和反向放大器综合组成。

这个双DAC模块支持以下功能：

表3-3 DAC模块功能

典型的MCU系统是中断强化的系统，但他们并没有为了对这些中断进行独立的服务而奢侈地采用昂贵的和智能的外设。在这种情况下，处理器本身得牺牲一定的性能来换取有效的中断响应和中断处理机制。Cortex-M3内置的NVIC可实现硬件中断处理以及非常低的延迟，这有利于把对处理器性能的影响降至最小。NVIC和处理内核的深度集成加快了中断服务程序(Interrupt Service Routines-ISR)的执行速度，同时也减少了进入中断所需的周期数，减幅达70％。这一过程通过寄存器硬件压栈以及退出和重新开始多个load-store指令的执行来完成。

NVIC是Cortex-M3处理器中一个完整的部分，它可以进行高度配置，为处理器提供出色的中断处理能力。在NVIC的标准执行中，它提供了一个非屏蔽中断(NMI)和32 个通用物理中断，这些中断带有8级的抢占优先权。NVIC可以通过综合选择配置为1 到240个物理中断中的任何一个，并带有多达256个优先级。

Cortex-M3处理器使用一个可以重复定位的向量表，表中包含了将要执行的函数的地址，可供具体的中断处理器使用。中断被接受之后，处理器通过指令总线接口从向量表中获取地址。向量表复位时指向零，编程控制寄存器可以使向量表重新定位。

为了减少门计数并提高系统的灵活性，Cortex-M3已从ARM7处理器的分组映像寄存器异常模型升级到了基于堆栈的异常模型。当异常发生时，编程计数器、编程状态寄存器、链接寄存器和R0-R3、R12等通用寄存器将被压进堆栈。在数据总线对寄存器压栈的同时，指令总线从向量表中识别出异常向量，并获取异常代码的第一条指令。一旦压栈和取指完成，中断服务程序或故障处理程序就开始执行，随后寄存器自动恢复，中断了的程序也因此恢复正常的执行。由于可以在硬件中处理堆栈操作，Cortex-M3 处理器免去了在传统的C语言中断服务程序中为了完成堆栈处理所要编写的汇编程序包，这使应用程序的开发变得更加简单。

NVIC支持中断嵌套(压栈)，允许通过提高中断的优先级对中断进行提前处理。它还支持中断的动态优先权重置。优先权级别可以在运行期间通过软件进行修改。正在处理的中断会防止被进一步激活，直到中断服务程序完成，所以在改变它们的优先级的同时，也避免了意外重新进入中断的风险。

在背对背中断情况中，传统的系统将重复状态保存和状态恢复的过程两次，导致了延迟的增加。Cortex-M3处理器使用末尾连锁(tail-chaining)技术简化了激活的和未决的中断之间的移动。末尾连锁技术把需要用时30个时钟周期才能完成的连续的堆栈弹出和压入操作替换为6个周期就能完成的指令取指，实现了延迟的降低。处理器状态在进入中断时自动保存，在中断退出时自动恢复，比软件执行用时更少，大大提高了频率为100MHz的子系统的性能。

NVIC还采用了支持内置睡眠模式的Cortex-M3处理器的电源管理方案。立即睡眠模式(Sleep Now mode)被等待中断(WFI)或等待事件(WFE)其中一个指令调用，这些指令可以使内核立即进入低功耗模式，异常被挂起。退出时睡眠(Sleep On Exit)模式在系统退出最低优先级的中断服务程序时使其进入低功耗模式。内核保持睡眠状态直到遇上另一个异常。由于只有一个中断可以退出该模式，所以系统状态不会被恢复。系统控制寄存器中的SLEEPDEEP位如果被置位，那么该位可以用来控制内核以及其他系统部件，以获得最理想的节电方案。

NVIC还集成了一个递减计数的24位系统嘀哒(SysTick)定时器，它定时产生中断，提供理想的时钟来驱动实时操作系统或其他预定的任务。

STM32F105内置一个高级控制定时器，4个通用定时器，2个基本定时器，2个看门狗和1个系统时基定时器。

表3-4比较了通用定时器和基本定时器的功能

表3-4 定时器功能比较

其中，高级控制定时器(TIM1)可以看作是一个复用6个通道的3相PWM，支持互补的PWM输出，能插入可编程的死区时间。也可以看做是一个完整的通用定时器。4个独立的通道可以被分别用于：输入捕获、输出比较、PWM生成(边沿或中心对齐模式)、单脉冲输出等。

作为一个标准的16位定时器，高级定时器具有TIMx定时器的所有特性。如果配置为16位PWM生成器，就具有全调制能力(0到100％)。在调试模式下，计数器可以被冻结。

由于和标准TIM定时器具有相同的结构，因此也具有相同的特性。高级控制定时器也可以通过定时器链接功能与其他TIM定时器共同工作，提供同步或事件链接功能。

通用定时器(TIMx)：

STM32F105内置了多达4个可同步运行的标准定时器(TIM2、TIM3、TIM4和TIM5)。每个定时器都有一个16位的自动加载递加/递减计数器、一个16位的预分频器和4个独立的通道，每个通道都可用于输入捕获、输出比较、PWM和单脉冲模式输出，因此最大封装的芯片可以提供多达16个输入捕获、输出比较或PWM通道。它们还能通过定时器链接功能与高级控制定时器共同工作，提供同步或事件链接功能。

在调试模式下，计数器可以被冻结。

任一标准定时器都能用于产生PWM输出。每个定时器都有独立的DMA请求机制。基本定时器TIM6和TIM7这两个定时器主要用于触发DAC，同时可以用来满足普通的16位定时的需求。

独立的看门狗是基于一个12位的递减计数器和一个8位的预分频器，它由一个内部独立的40kHz的RC振荡器提供时钟；因为这个RC振荡器独立于主时钟，所以它可运行于停机和待机模式。它可以被当成看门狗用于在发生问题时复位整个系统，或作为一个自由定时器为应用程序提供超时管理。通过选项字节可以配置成是软件或硬件启动看门狗。在调试模式下，计数器可以被冻结。

窗口看门狗内有一个7位的递减计数器，并可以设置成自由运行。它可以被当成看门狗用于在发生问题时复位整个系统。它由主时钟驱动，具有早期预警中断功能；在调试模式下，计数器可以被冻结。

系统时基定时器：这个定时器是专用于实时操作系统，也可当成一个标准的递减计数器。它具有下述特性：24位的递减计数器、自动重加载功能、当计数器为0时能产生一个可屏蔽系统中断、可编程时钟源。

本设计采用了STM32F105芯片做主控芯片，为了方便调试和编程，设计了STM32F105的系统电路，其中包括：供电电路、复位电路、晶振电路、SWD接口电路、 RTC实时时钟电路、BOOT状态电路、OLED接口电路以及DW1000的SPI接口电路。

最小系统中的复位电路采用基本的RC复位电路[12]，RC复位电路可以解决复位的电路的基本功能，系统上电时提供复位信号，直到系统电源稳定后，撤销复位信号，为了系统更加稳定，电源稳定后还要经过一段时间的延时才撤销复位信号，以防止电源开关按键按下时产生的电平抖动和毛刺对系统的影响；复位电路如图3-8所示：

最小系统中的下载电路采用SWD下载仿真接口，相对于20线的JTAG接口。SWD 具有更强的高速模式稳定性，在大数据的情况下，SWD模式比JTAG更加稳定，并且 SWD比JTAG使用更少的引脚资源，在设计PCB的时候SWD只需用四根插针，但是 JTAG需要20根，在PCB的使用效率上远远强于JTAG接口。SWD接口如图3-9所示：

最小系统中的OLED采用0.96英寸6pin的显示屏，相对于传统的7pinOLED 屏，能少使用一个I/O口，并且在PCB布局的时候能节省PCB面积，提高利用率，便与集成。

最小系统中的时钟电路采用了12MHz的系统主时钟和32.768KHz的RTC时钟。系统晶振电路和RTC时钟晶振电路如图15和图14所示。

在每个STM32上都有两个管脚BOOT1和BOOT0，这两个管脚在芯片复位时的电平状态决定了芯片复位后从哪个存储区域开始执行程序[13]。对应关系如下表所示：

表BOOT状态位

BOOT0＝0	BOOT1＝X	User Flash
			BOOT0＝1	BOOT1＝0	System Memory
BOOT0＝1	BOOT1＝1	embedded SRAM

STM32跟DW1000测距消息帧收发芯片通过SPI接口连接，此外还有用于系统时钟同步的SYNC引脚和中断响应引脚IRQn，以及DW1000收发芯片睡眠状态唤醒引脚 WAKEUP引脚[15]。SPI的时序以及各种模式的配置在2.1.3 DW1000的SPI接口和内存器映射一节中已经做了详细的介绍，这里不再赘述。SPI接口电路如图11所示。

DW1000是一个低功耗低成本的超宽带(UWB)收发器集成芯片，兼容IEEE 802.15.4-2011协议。支持6个射频频段，具有很高的集成度，外形尺寸仅6mm*6mm。QFN 48-pin的封装非常方便与集成在其他的电路中，支持低功耗模式，睡眠模式下仅1uA 的电流，在深度睡眠模式下可低至50nA，提高了系统对环境的适应能力，在对能源苛刻的环境下也能正常使用[16]。可选数据传输速率，支持硬件的MAC帧检测，在110kbps 的传输速率下传输距离可到达300米，减少了芯片的使用数量降低了成本。

DW1000包含一个模拟前端包括一个接收机和一个发射机，和一个数字后端包括SPI接口连接片外主控制器，一个发送/接收开关是用于连接天线端口到接收机或发射机，接收机包含一个射频通路连接低噪声放大器再接入基带电路。DW1000的结构如图 20所示：

DW1000的时钟频率比较高，是通过外部38.4MHz晶振先倍频至500MHz，之后再倍频128倍至64GHz。

DW1000需要外部广泛的退耦电路来保证系统的稳定性[17]，并且需要外部提供精准的时钟电路来为芯片提供时钟。另外需要通过滤波器和天线把要数据发送出去，还需要1.8V的电源来对一些片内低压差数字和模拟电路供电。DW1000的系统电路如附录1.

DW1000系统对时间准确度的要求很高，所以添加了广泛的退耦电容来保证系统不会受电路耦合的影响；另外外部的晶振也要求+/-10ppm的时钟稳定度来保证在内部进行多次高倍率的倍频时时钟波形能够保持稳定，这样内部计时器的计时才有更精确。更加有利于系统稳定性。

DW1000包含一个模拟前端包括一个接收机和一个发射机，和一个数字后端包括SPI接口连接片外主控制器，一个发送/接收开关是用于连接天线端口到接收机或发射机，接收机包含一个射频通路连接低噪声放大器再接入基带电路。接收器可以优化带宽，线性度和噪声系数。支持在每个IEEE802.15.4-2011协议允许的信道上以最低的附加噪声和最小的失真度进行数据转换，基带信号解调器通过SPI接口把接收到的数据传给主机。DW1000对模拟脉冲发生器进行数字编码生成发送脉冲序列，这个发送脉冲序列通过一个双平衡混合器装换之后和载波混合并且集中在一个IEEE802.15.4-2011协议允许的信道上，对其进行调制，放大之后通过天线发射出去。DW1000有一个偏上可编程One-Time内存区，该内存可用于存储校准数据，如发射功率，晶振频率误差调整，和测距精度调整，这些校准数据可以在需要时自动寻址。DW1000还有一个Always-On 内存区，可以被用来保留DW1000的配置数据，并且片上电压稳压器被禁用时，该内存区会被调整为最低的功率。DW1000的时钟是基于三个主要的时钟电路，晶振电路，时钟锁相环和射频锁相环，片上振荡器使用外部晶振被设置为38.4MHz，也可以用其他系统提供一个稳定的38.4MHz的外部时钟提供来替代晶振，这个38.4MHz的时钟是片上两个锁相环的参考输入时钟，时钟锁相环提供数字后端和信号处理单元所需的时钟，射频锁相环提供接收链的下变频本地时钟和发送链的上变频本地时钟，外部的 13KHz时钟是为睡眠状态下提供时钟的。主机接口包含一个从机模式的SPI接口用来进行设备间的通信和配置信息的传输，实现了包括CRC生成，CRC检测和接收帧过滤等媒体访问控制功能。

内部振荡器Oscillator利用外部晶振产生时钟，通过时钟锁相环CLK PLL/Synth电路产生规定频率的稳定时钟，在通过PMSC为所有的数字电路提供时钟。内部振荡器Oscillator产生的时钟通过射频锁相环RF PLL/Synth为接收器和发射器提供射频的同步时钟，数字接收器和数字发射器把模拟接收发射器的模拟信号进行量化处理，再通过 SPI接口传输给主机，SPI的配置信息可以访问OTP中相应控制内存中读取调用，内部还包含数字控制器，电源管理器，温度监视器等等，数字控制器控制接收器和发射器的工作状态，AON内存区存储系统的配置信息，产生相关的中断，唤醒等信号，控制相应的低功耗状态和工作模式。

以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。

Claims (10)

1.一种高精度的室内定位系统，其特征在于：所述室内定位系统包括主控模块、通信模块、显示模块及供电稳压模块，所述主控模块的输出端分别连接所述通信模块的输入端及显示模块的输入端，所述供电稳压模块的输出端分别电性连接所述主控模块、通信模块及显示模块。

2.根据权利要求1所述的室内定位系统，其特征在于，所述主控模块包括微处理器、SWD接口单元、复位单元、显示接口单元、串口接口单元、时钟晶振单元、晶振单元、滤波单元、BOOT状态单元及通信接口单元，所述微处理器的输入端分别连接所述SWD接口单元的输出端、复位单元的输出端、时钟晶振单元的输出端及晶振单元的输出端，所述微处理器的输出端分别连接所述通信接口单元的输入端、串口接口单元的输入端，所述微处理器分别连接所述滤波单元及BOOT状态单元，所述微处理器包括主控芯片U3及电阻R10，所述主控芯片U3的VBAT脚连接电阻R10一端。

3.根据权利要求2所述的室内定位系统，其特征在于，所述SWD接口单元包括接线端子J4、电阻R18及电阻R19，所述接线端子J4的第1脚连接电源的VDD3V3，所述接线端子J4的第2脚分别连接所述电阻R19的一端及主控芯片U3的PA13/JTMS-SWDAT脚，所述接线端子J4的第3脚分别连接所述电阻R18的一端及主控芯片U3的PA13/JTCK-SWCLK脚，所述电阻R18的另一端及电阻R19的另一端分别连接所述电源VDD3V3；所述复位单元包括电阻R11、电容C38及按钮开关S1，所述按钮开关S1的一端分别连接所述电阻R11的一端及电容C38的一端，所述电阻R11的另一端连接电源VDD3V3，所述按钮开关S1的另一端及电容C38的另一端均接地；所述显示接口单元包括接线端子J6，所述接线端子J6的第1脚连接所述主控芯片U3的PB10/I2C2_SCL/USART3_TX脚，所述接线端子J6的第2脚连接所述主控芯片U3的PB11/I2C2_SDA/USART3_RX脚，所述接线端子J6的第3脚连接所述主控芯片U3的PB12/SPI2_NSS/I2C2_SMBAI/USART3_CK/TIMI_BKIN脚，所述接线端子J6的第4脚连接所述主控芯片U3的PB13/SPI2_SCK/USART3_CTS/TIMI_CH1N脚，所述接线端子J6的第5脚连接电源的VDD3V3，所述接线端子J6的第6脚接地；所述串口接口单元包括接线端子J7，所述接线端子J7的第1脚接地，所述接线端子J7的第2脚连接主控芯片U3的PA10/US ART1_RX/TIMI_CH3脚，所述接线端子J7的第3脚连接所述主控芯片U3的PA09/US ART1_TX/TIMI_CH2脚，所述接线端子J7的第4脚连接电源VDD3V3；所述通信接口单元包括接线端子J3，所述接线端子J3的第1脚连接所述主控芯片U3的PA0-WKUP/USART_CTS/ADC0/TIM2_CH1_ETR脚，所述接线端子J3的第2脚连接所述主控芯片U3的PA2/USART2_TX/ADC2/TIM2_CH3脚，所述接线端子J3的第3脚连接所述主控芯片U3的PB0/ADC8/TIM_CH3脚，所述接线端子J3的第4脚连接所述主控芯片U3的PC5/ADC15脚，所述接线端子J3的第5脚连接所述主控芯片U3的PA5/SPI1_SCK/ADC5脚，所述接线端子J3的第6脚连接所述主控芯片U3的PA4/SPI1_NSS/USART2_CK/ADC4脚，所述接线端子J3的第7脚连接所述主控芯片U3的PA6/SPI1_MISO/ADC6/TIM3_CH1脚，所述接线端子J3 的第8脚连接所述主控芯片U3的PA7/SPI1_MOSI/ADC7/TIM3_CH2脚，所述接线端子J3的第9脚连接电源VDD3V3，所述接线端子J3的第10脚接地。

4.根据权利要求3所述的室内定位系统，其特征在于，所述时钟晶振单元包括电容C42、电容C41及晶振X2，所述电容C41的一端分别连接所述晶振X2的一端及主控芯片U3的PC14/OSC32_IN脚，所述电容C42的一端分别连接所述晶振X2的另一端及主控芯片U3的PC15/OSC32_OUT脚，所述电容C41的另端及电容C42的另一端分别接地；所述晶振单元包括电阻R16、晶振X3、电容C43及电容C44，所述电容C43的一端分别连接所述晶振X3的一端、电阻R16的一端及主控芯片U3的PD0/OSC_IN脚，所述电容C44的一端分别连接所述晶振X3的另一端、电阻R16的另一端及主控芯片U3的PD1/OSC_OUT脚，所述电容C43的另一端及电容C44的另一端分别接地；所述BOOT状态单元包括电阻R32及电阻R41，所述电阻R32的一端连接所述主控芯片U3的PB2/BOOT1脚，所述电阻R41的一端连接所述主控芯片U3的BOOT0脚，所述电阻R32的另一端连接电源VDD3V3，所述电阻R41的另一端接地；所述滤波单元包括电容C32、电容C33、电容C34、电容C35、电容C36及电容C37，所述电容C32的一端、电容C33的一端、电容C34的一端、电容C35的一端、电容C36的一端及电容C37的一端分别连接电源VDD3V3，所述电容C32的另一端、电容C33的另一端、电容C34的另一端、电容C35的另一端、电容C36的另一端及电容C37的另一端均分别接地。

5.根据权利要求4所述的室内定位系统，其特征在于，所述通信模块包括处理器、晶振电路、退耦耦电路、收发状态指示灯电路、滤波和天线电路及第一稳压电路，所述处理器电性连接所述第一稳压电路，所述晶振电路连接所述处理器，所述处理器输出端连接所述收发状态指示灯电路的输入端，所述处理器的输出端连接所述退耦电路的输入端，所述处理器连接所述滤波和天线电路。

6.根据权利要求5所述的室内定位系统，其特征在于，所述处理器包括芯片U1、电阻R3、电阻R4、电容C5、电容C6、电阻R5、电容C7、电容C8及电阻R7，所述芯片U1的VREF1脚通过所述电阻R3接地，所述芯片U1的CLKTUNE脚分别连接所述电阻R4的一端及电容C6的一端，所述电阻R4的另一端连接所述电容C5的一端，所述芯片U1的VDDCLK脚分别连接所述电容C5的另一端及电容C6的另一端，所述芯片U1的VDDCO脚分别连接所述电容C7的一端及电容C8的一端，所述电容C7的另一端连接所述电阻R5的一端，所述芯片U1的VCOTUNE脚分别连接所述电阻R5的另一端及电容C8的另一端，所述芯片U1的SPICSn脚连接所述电阻R7的一端；所述退耦电路包括电容C11、电容C12、电容C13、电容C14、电容C15、电容C16、电容C17、电容C18及电容C19，所述芯片U1的VDDREG脚经所述电容C11接地，所述芯片U1的VDDDIG脚经所述电容C12接地，所述芯片U1的VDDCLK脚还经所述电容C13接地，所述芯片U1的VDDMS脚经所述电容C14接地，所述芯片U1的VDDIF脚经所述电容C15接地，所述芯片U1的VDDIO脚经所述电容C16接地，所述芯片U1的VDDSYN脚经电容C17接地，所述芯片U1的VDDLDO脚经所述电容C18接地，所述芯片U1的VDDVCO脚还经电容C19接地；所述晶振电路包括晶振X1电容C4及电容C3，所述晶振X1的第一脚连接所述芯片U1的XTAL脚及电容C3的一端，所述晶振X1的第3脚连接所述芯片U1的XTAL2脚及电容C4的一端，所述晶振X1的第2脚及第4脚分别接地，所述电容C3的另一端及电容C4的另一端分别接地。

7.根据权利要求6所述的室内定位系统，其特征在于，所述收发状态指示灯电路包括电阻R35、电阻R36、发光二极管LED1及发光二极管LED2，所述电阻R35的一端连接所述芯片U1的GPIO_2脚，所述电阻36的一端连接所述芯片U1的GPIO_3脚，所述电阻R35的另一端经所述发光二极管LED1接地，所述电阻R36的另一端经所述发光二极管LED2接地；所述滤波和天线电路包括电容C10、电容C9、通信芯片T1及接线端子J1，所述电容C9的一端连接所述芯片U1的RF_N脚，所述电容C10的一端连接所述芯片U1的RF_P脚，所述电容C9的另一端连接所述通信芯片T1的第4脚，所述电容C10的另一端连接所述通信芯片T1的第3脚，所述通信芯片T1的第1脚连接所述接线端子J1的第1脚，所述通信芯片T1的第2、5脚均接地，所述接线端子J1的第2、3、4、5脚均接地；所述第一稳压电路包括电容C1、电阻R1、稳压芯片U2及电容C2，所述稳压芯片U2的VIN脚经电容C1接地，所述稳压芯片U2的EN脚经所述电阻R1连接所述芯片U1的ExtOn脚，所述稳压芯片U2的VOUT脚经所述电容C2接地。

8.根据权利要求7所述的室内定位系统，其特征在于，所述供电稳压模块包括USB供电单元及第二稳压单元，所述USB供电单元电性连接第二稳压单元；所述USB供电单元包括接线端子J2、变阻器F1电感L1、电容C39及电容C40，所述接线端子J2的VCC脚连接所述变阻器F1的一端，所述变阻器F1的另一端连接所述电感L1的一端，所述电感L1的另一端分别经所述电容C39及电容C40接地，所述接线端子J1的GND脚接地。

9.根据权利要求8所述的室内定位系统，其特征在于，所述第二稳压单元包括电容C47、电容C48、稳压芯片U4、电容C49、电容C50、电阻R34及发光二极管LED0，所述稳压芯片U4的IN脚分别经所述电容C47及电容C48接地，所述稳压芯片U4的IN脚还连接所述电感L1的另一端，所述稳压芯片U4的OUT脚分别经所述电容C49及电容C50接地，所述电阻R34的一端经所述发光二极管LED0接地，所述电阻R34的另一端连接所述主控芯片U3的VDDA脚。

10.根据权利要求1-9任一项所述的室内定位系统，其特征在于，所述显示模块采用的是OLED液晶屏。