CN114006994B - 一种基于可配置无线视频处理器的传输系统 - Google Patents

一种基于可配置无线视频处理器的传输系统 Download PDF

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Abstract

本发明涉及一种基于可配置无线视频处理器的传输系统，该系统包括：数字信号处理器：包括数字信号处理器，用以进行可编程的运算和数据调度；专用硬件加速器单元：包括多个专用硬件加速器模块，通过总线拓展方式或数据存储拓展方式与数字信号处理器连接；DMA单元：用以实现数字信号处理器和专用硬件加速器模块的数据调度和数据传输；可配置及控制单元：用以将无线视频处理器实时配置成无线视频发送端或无线视频接收端；硬件加速器衔接单元：用以实现专用硬件加速器单元和数字信号处理器之间的通信，与现有技术相比，本发明具有满足多用户广播场景下的无线视频传输用户对低功耗、高性能和低延时的性能需求等优点。

Description

一种基于可配置无线视频处理器的传输系统
技术领域
本发明涉及集成电路设计与无线视频传输领域，尤其是涉及一种基于可配置无线视频处理器的传输系统。
背景技术
传统的数字视频传输方案在已知信道条件下可以达到点对点传输最优，但是在多用户广播场景下牺牲了编码效率，无法达到整体最优。当信道条件低于阈值时，用户会遭遇视频质量陡然下降的“悬崖效应”，SoftCast视频传输方案为了解决广播场景下传统视频传输方案的缺点，通过信源与信道联合编码，确保视频接收端接收到与自身信道质量相匹配的视频，提高了网络信息容量。
可配置计算架构系统(RCS)在硅处理器实现后依旧可以按照计算功能进行改变，能够在很大程度上实现算法到专用硬件加速器模块之间的空间映射，RCS从兼具了专用集成电路(ASIC)、专用指令集处理器(ASIP)以及通用计算处理器(GCP)的优点，一定程度上克服其他类型处理器架构的缺点，在性能、功耗、灵活性之间做出折中处理，RCS在一定范围内的应用集合中可以灵活切换以减少设计次数，降低成本与风险，又具备专用集成电路展开的数据流执行方式，从而实现计算资源的高效率利用，获得高性能和高能效比。
发明内容
本发明的目的就是为了克服上述现有技术存在的缺陷而提供一种基于可配置无线视频处理器的传输系统。
本发明的目的可以通过以下技术方案来实现：
一种基于可配置无线视频处理器的传输系统，该系统包括：
数字信号处理器：用以进行可编程的运算和数据调度；
专用硬件加速器单元：包括多个专用硬件加速器模块，通过总线拓展方式或数据存储拓展方式与数字信号处理器连接；
DMA单元：用以实现数字信号处理器和专用硬件加速器模块的数据调度和数据传输；
可配置及控制单元：用以将无线视频处理器实时配置成无线视频发送端或无线视频接收端；
硬件加速器衔接单元：用以实现专用硬件加速器单元和数字信号处理器之间的通信。
该系统还包括外设拓展单元，所述的外设拓展单元包括HDMI模块和双路射频模块，所述的HDMI模块用以对无线视频数据进行采集和显示，所述的双路射频模块用以接收和传输无线视频数据。
所述的可配置及控制单元根据从可配置无线视频处理器外部输入的配置接口信号控制不同的专用硬件加速器模块为运行状态或关闭状态，进而将可配置无线视频处理器设定为无线视频发送端或无线视频接收端，即可配置及控制单元输出Valid信号，用以决定处理器内核和专用硬件加速器单元的运行时钟是否有效，输出的Valid信号和可配置无线视频处理器的快时钟信号f_clk通过与门后，生成各个专用硬件加速器模块对应的运行时钟信号，以实现可配置及控制单元对各个专用硬件加速器模块是否运行进行控制，具体为：
若Valid信号有效，则选定的专用硬件加速器模块的运行时钟信号有效，专用硬件加速器模块正常运行；
若Valid信号无效，则选定的专用硬件加速器模块的运行时钟信号无效，专用硬件加速器模块中所有的时序逻辑不能运行，即该专用硬件加速器模块关闭；
若关闭系统时钟，则可配置无线视频处理器装置进入休眠模式。
所述的数字信号处理器的处理器内核与并行访存的片内存储器、DMA单元、仲裁器模块和多个专用硬件加速器模块通过总线实现互联；
所述的处理器内核包括第一处理器内核和第二处理器内核，分别通过Master0端口和Master1端口与总线连接，用以实现读写功能；
所述的片内存储器包括数据存储器和指令存储器，所述的片内存储器通过Slave0端口与总线连接，数字信号处理器直接对片内存储器进行读写或者通过调用DMA单元进行读写；
所述的仲裁器模块用以实现总线上的逻辑仲裁，进而实现各个模块正常通信；
所述的DMA单元通过Master2端口与总线连接，用以实现存储器、处理器内核以及各个专用硬件加速器模块之间的数据通信；
所述的专用硬件加速器模块通过挂载在空闲的Slave3端口～Slave15端口上的硬件加速器衔接单元与总线连接，用以实现快速计算，进而提升可配置无线视频处理器的运行性能。
所述的硬件加速器衔接单元与总线通过Slave端口连接，所述的硬件加速器衔接单元包括多个硬件加速器衔接模块，分别为复用硬件加速器衔接模块、Digital衔接模块和DC_Compress_Glue衔接模块，所述的Digital衔接模块包括Digital_In_Glue衔接模块和Digital_Out_Glue衔接模块，所述的复用硬件加速器衔接模块包括DCT/IDCT_Glue衔接模块和双路FFT/IFFT_Glue衔接模块，所述的双路FFT/IFFT_Glue衔接模块包括FFT/IFFT_Glue1衔接模块和FFT/IFFT_Glue2衔接模块，所述的硬件加速器衔接模块上设有DMA控制接口和加速器控制接口，所述的DMA控制接口和加速器控制接口分别与DMA单元和专用硬件加速器模块连接，所述的硬件加速器衔接单元设有存储器，用以缓存数字信号处理器和作为协处理器的专用硬件加速器模块进行交互的数据，实现专用硬件加速器模块与DMA单元进行数据调度时的数据格式转换，不同的硬件加速器衔接模块中的存储器大小不同，所述的硬件加速器衔接模块将对应的专用硬件加速器模块和数字信号处理器进行隔离，以实现专用硬件加速器单元与数字信号处理器并行执行。
所述的专用硬件加速器单元包括复用硬件加速器模块、复数矩阵乘法硬件加速器模块、数字译码加速器模块、DC系数压缩模块和同步模块；
所述的复用硬件加速器模块具体为：
将可配置无线视频处理器中逻辑相近的硬件加速器通过接口与逻辑复用实现在同一个硬件加速器中，进而得到复用硬件加速器模块，包括DCT/IDCT硬件加速器和双路FFT/IFFT硬件加速器，所述的双路FFT/IFFT硬件加速器包括FFT/IFFT1硬件加速器和FFT/IFFT2硬件加速器所述的DCT/IDCT硬件加速器通过DCT/IDCT_Glue衔接模块挂载在总线的Slave3端口，所述的FFT/IFFT1硬件加速器通过FFT/IFFT_Glue1衔接模块挂载在总线的Slave7端口，所述的FFT/IFFT2硬件加速器通过FFT/IFFT_Glue2衔接模块挂载在总线的Slave8端口；
所述的数字译码加速器模块通过Digital_In_Glue衔接模块和Digital_Out_Glue衔接模块分别与总线的Slave5端口和Slave6端口连接；
所述的DC系数压缩模块通过DC_Compress_Glue衔接模块与总线的Slave4端口连接；
所述的同步模块分别与双路射频模块的第一射频模块和第二射频模块连接，且同步模块分别与第一跨时钟域模块和第二跨时钟域模块连接，所述的第一射频模块与第一跨时钟域模块连接，所述的第二射频模块与第二跨时钟域模块连接；
所述的复数矩阵乘法硬件加速器模块与数据存储器连接，所述的数据存储器中设有用以开方查表的PA_ROM，所述的复数矩阵乘法硬件加速器模块用以对计算过程进行加速，并在数据存储器中设置分别用以放置复数矩阵和接收计算结果的源数据存储器和结果数据存储器。
所述的总线拓展方式具体为：
拓展数字信号处理器原有的总线，在空闲的Slave端口设置硬件加速器衔接模块，硬件加速器衔接模块与对应的专用硬件加速器模块连接，通过DMA单元实现专用硬件加速器模块与数字信号处理器之间的通信，通过硬件加速器衔接单元缓存专用硬件加速器模块传输的数据和数字信号处理器传输的数据，基于专用硬件加速器模块和数字信号处理器之间的数据格式的不同以及DMA单元相关的控制逻辑，衔接并隔离数字信号处理器与专用硬件加速器模块，硬件加速器衔接单元隐藏了专用硬件加速器模块的执行，即数字信号处理器采用数字信号处理器的指令集中的指令对硬件加速器衔接单元进行读写和访问，进而间接对专用硬件加速器模块进行访问，拓展数字信号处理器原有的总线对专用硬件加速器模块进行挂载，不会破坏数字信号处理器原有的指令集，且不需要修改数字信号处理器原有的工具链。
所述的数据存储拓展方式具体为：
数字信号处理器采用数据与指令分开存储的哈佛结构，直接读写数据存储器和指令存储器或通过DMA单元读写数据存储器和指令存储器，数据与指令访存操作的分离提高了数据和指令访存效率，通过增加数据存储器访问的有效地址空间，设定针对专用硬件加速器模块操作的特殊地址空间，数字处理器直接读写和控制对应的专用硬件加速器模块，即复数矩阵乘法硬件加速器模块，通过复数矩阵乘法硬件加速器模块对无线视频接收端中大量不连续的复数矩阵进行乘法计算，在数据存储器中增设复数矩阵乘法硬件加速器模块的源数据存储器、结果数据存储器和读写控制逻辑，以实现复数矩阵乘法硬件加速器模块的挂载和隔离，避免完全采用数字信号处理器指令执行消耗大量运行周期。
所述的HDMI模块用以采集和显示YUV格式的视频数据，所述的HDMI模块的时钟域与处理器的时钟域不同；通过双时钟端口存储器对YUV格式的视频数据进行跨时钟域处理，同时将HDMI模块的时钟信号HDMI_clk以及可配置无线视频处理器的快时钟信号f_clk接入双时钟端口存储器，缓存并隔离处于两种时钟域下的数据。
所述的双路射频模块包括两个射频模块，分别为第一射频模块和第二射频模块，在无线视频发送端，经过处理的无线帧数据通过Radio_BUF模块缓存成连续的无线帧数据，并将连续的无线帧数据传输至射频模块，射频模块将连续的无线帧数据进行传输；在无线视频接收端，射频模块接收的无线帧数据通过同步模块筛选接收到的无线帧数据的有效帧帧头，将无线帧数据的无效数据丢弃，并将有效数据传输至数据处理器，通过SoftCast无线视频传输算法进行恢复处理得到视频信号，并通过HDMI模块连接的显示屏幕对视频信号进行显示。
与现有技术相比，本发明具有以下优点：
本发明满足多用户广播场景下的无线视频传输用户对低功耗、高性能、低延时的性能需求，软硬件协同的设计方法避免完全采用ASIC方案的耗时长、设计成本高、设计风险大等问题，并支持通过配置接口实时配置成无线视频传输的发送端或者无线视频传输的接收端，最终用户只需要一款芯片，就可以完成无线视频传输收发两端的计算要求，大大降低了实现成本及风险。
本发明中作为运算与调度核心的数字信号处理器具备完整的工具链，通过现有工具链开发的软件模块，其开发难度比通过硬件设计语言(HDL)实现的专用硬件加速器难度低、效率高；通过数字信号处理器指令集实现的任务模块还可以根据SoftCast算法后续的优化进行迭代，并非像专用硬件逻辑实现之后不具备修改性。
附图说明
图1为本发明的系统结构图；
图2为本发明的总线结构简图；
图3为本发明实现专用硬件加速器模块拓展的总线结构图；
图4为硬件加速器衔接模块的结构示意图；
图5为通过数据存储拓展方式挂载硬件加速器模块的结构示意图；
图6为外设拓展单元的结构示意图；
图7为HDMI模块的结构示意图；
图8为通过时钟门控逻辑实现可配置模式的结构示意图；
图9为双路FFT/IFFT加速器模块的结构示意图；
图10为DCT/IDCT加速器模块的结构示意图；
图11为本发明的总线结构图；
图12为可配置无线视频处理器配置成无线视频发送端的总线结构图；
图13为可配置无线视频处理器配置成无线视频接收端的总线结构图。
具体实施方式
下面结合附图和具体实施例对本发明进行详细说明。
实施例
本发明基于SoftCast提供了一种可配置无线视频处理器，用以在多用户广播场景下进行无线视频传输，满足无线视频传输用户对低功耗、高性能和低延时的性能需求，本发明通过将数字信号处理器和基于SoftCast算法的专用硬件加速器单元结合实现面向SoftCast的可配置无线视频处理器，避免了完全采用专用集成电路(ASIC)方案带来的耗时长、设计成本高和设计风险大的问题，降低了实现成本和风险。
本发明将数字信号处理器作为可编程的运算与数据调度核心，通过总线拓展和数据存储拓展两种方式挂载专用硬件加速器模块，通过DMA单元实现总线上的数字信号处理器与各个专用硬件加速器模块之间的数据调度，数字信号处理器直接调度数据存储器上挂载的硬件加速器；HDMI模块和双路射频模块支持无线视频数据的采集、收发、处理和显示。
通过可配置及控制单元、专用硬件加速器模块复用和接口复用等方式实现无线视频处理器的可配置功能，根据应用场景实时修改计算模式，支持通过配置接口实时配置成无线视频传输的发送端或无线视频传输的接收端，通过设定配置接口信号控制数据通路中各个专用硬件加速器模块的时钟信号是否有效，以实现对不同计算模式的配置。
本发明采用专用硬件加速器单元用于SoftCast无线视频传输算法中算法稳定和计算密集的模块，采用数字信号处理器实现SoftCast方案中具备后续迭代和计算量不多的模块，通过硬件加速器衔接单元(Accs_Glue)实现专用硬件加速器模块与数字信号处理器之间的通信，根据专用硬件加速器模块与数字信号处理器执行的周期数实现合理的数据调度；通过拓展总线与数据存储器两种方式挂载基于SoftCast算法的专用硬件加速器模块，专用硬件加速模块与数字信号处理器等价作为可配置无线视频处理器流水线中的环节，数字信号处理器上的指令与专用硬件加速器模块的任务并行执行，以实现数字信号处理器与专用硬件加速器模块并行计算的可配置异构架构；保留HDMI模块与双路射频模块的接口用以对视频数据进行采集、显示和传输，数字信号处理器和专用硬件加速器单元运行在快时钟域中，以保证系统性能，HDMI模块与双路射频模块运行在对应的固定时钟域中。
通过拓展总线方式挂载专用硬件加速器模块的方法具体为：
数字信号处理器的总线上挂载有高性能的处理器内核，高并行访存的片内存储器、高性能的DMA单元以及用以仲裁总线的仲裁器模块，拓展数字信号处理器原有的总线，在空闲的Slave端口挂载专用硬件加速器模块的硬件加速衔接模块，实现挂载对应的专用硬件加速器模块，并通过DMA单元实现专用硬件加速器模块与数字信号处理器之间的通信。
硬件加速器衔接单元用以缓存专用硬件加速器模块传输的数据以及数字信号处理器传输的数据，基于处理专用硬件加速器模块和数字信号处理器之间的数据格式的不同和DMA单元相关的控制逻辑，实现衔接并隔离数字信号处理器与专用硬件加速器模块；硬件加速器衔接单元隐藏了专用硬件加速器模块的执行，数字信号处理器拓展能够访问的有效地址空间，以对专用硬件加速器模块进行挂载，不会破坏数字信号处理器原有的指令集，且不需要修改数字信号处理器原有的工具链。
通过拓展数据存储器方式挂载专用硬件加速器模块的方法具体为：
数字信号处理器采用数据与指令分开存储的哈佛结构，能够直接读写数据存储器和指令存储器，也能够通过DMA单元读写数据存储器和指令存储器，数据与指令访存操作的分离提高了数据和指令访存效率，通过增加数据存储器访问的有效地址空间，设定针对专用硬件加速器模块操作的特殊地址空间，由数据处理器直接进行读写，控制对应的专用硬件加速器模块，通过复数矩阵乘法硬件加速器模块对无线视频接收端中大量不连续的复数矩阵进行乘法计算，在数据存储器中增设复数矩阵乘法硬件加速器模块的源数据存储器、结果数据存储器和读写控制逻辑，并设置数据处理器和专用硬件加速器模块协同执行方案，实现专用复数矩阵乘法硬件加速器模块的挂载及隔离，避免完全采用数字信号处理器指令执行消耗大量运行周期。
外设拓展单元包括HDMI模块和双路射频模块，通过实现高清多媒体(HDMI模块)接口、双路射频模块(RF)的数据及控制信号接口，实现可配置无线视频处理器与HDMI模块和双路射频模块的通信，实现视频数据的采集、显示、传输和接收功能。
当可配置无线视频处理器配置为无线视频发送端时，摄像头采集的视频数据经过HDMI模块的接口接入，进行格式转换后将视频数据传输至可配置无线视频处理器处理，按照SoftCast无线视频传输算法执行后的无线帧数据通过射频模块进行广播。
当可配置无线视频处理器配置为无线视频接收端时，射频模块接收无线帧数据，射频模块将无线帧数据及控制参数传输至可配置无线视频处理器，通过SoftCast无线视频传输算法进行恢复处理，得到视频信号，通过HDMI模块连接的显示屏幕对视频信号进行显示。
可配置及控制单元通过时钟门控逻辑控制各个专用硬件加速器模块的运行时钟信号，进而控制对应的专用硬件加速器模块运行或关闭，若专用硬件加速器模块的运行时钟信号有效，则对应的专用硬件加速器模块正常执行，若专用硬件加速器模块的运行时钟信号无效，则对应的专用硬件加速器模块中所有的时序逻辑不能运行，该专用硬件加速器模块关闭，关闭系统时钟，则可配置无线视频处理器进入休眠模式，根据外部输入的配置信号选择运行和关闭不同的专用硬件加速器模块，将可配置无线视频处理器配置成无线视频发送端和无线视频接收端。
复用专用硬件加速器模块的方法具体为：
将逻辑相近的硬件加速器，如离散余弦变换(DCT)、反离散余弦变换(IDCT)、快速傅立叶变换(FFT)和反快速傅立叶变换(IFFT)通过接口与逻辑复用实现在同一个硬件加速器中，得到DCT/IDCT硬件加速器和双路FFT/IFFT硬件加速器模块，并针对复用硬件加速器设置复用硬件加速器衔接模块DCT/IDCT_Glue衔接模块和双路FFT/IFFT_Glue衔接模块。
当将可配置无线视频处理器配置为无线视频发送端时，DCT/IDCT硬件加速器执行DCT变换，双路FFT/IFFT硬件加速器执行IFFT变换，DC系数压缩模块运行，数据存储器中增设开方查表的参数表PA_ROM，通过跨时钟域模块连接HDMI模块与双路射频模块，数字处理器和专用硬件加速器模块协同执行SoftCast无线视频传输算法。
当可配置无线视频处理器配置为无线视频接收端时，DCT/IDCT硬件加速器执行IDCT变换，双路FFT/IFFT硬件加速器执行FFT变换，数据存储器中设有开方查表的参数表PA_ROM和复数矩阵乘法硬件加速器模块，数字处理器和专用硬件加速器模块协同执行SoftCast无线视频传输算法。
本发明的数字信号处理器能够根据算法的迭代进行修改，专用硬件加速器单元增加了系统的计算性能，降低了系统整体运行功耗，通过存储器优化、多时钟域设计和数据传输带宽优化等方法对系统的功耗进行优化设计。
如图1所示，可配置无线视频处理器将数字信号处理器作为可编程的运算与数据调度核心，通过总线拓展和数据存储拓展两种方式挂载专用硬件加速器模块，数字信号处理器与专用硬件加速器模块均运行在快时钟域，以确保整个处理器的运算性能；数字信号处理器通过DMA单元读写专用硬件加速器模块或数字信号处理器直接读写专用硬件加速器模块；HDMI模块(HDMI采集与显示)及射频模块(无线视频收发)，通过时钟与数据转换模块实现时钟域、数据格式的衔接与隔离，实现本发明在多用户广播场景下的无线视频数据的采集、发送、接收、处理和显示功能。
如图2所示，本发明的各个模块通过总线实现互联，高速的片内存储器包括数据存储器和指令存储器，可由数字信号处理器直接进行读写或者通过调用DMA单元进行读写；仲裁器实现总线上的逻辑仲裁，确保各个模块间通信正常；高性能的DMA单元用以实现片内存储器、处理器内核以及各个专用硬件加速器模块之间高效的数据通信；多个专用硬件加速器模块对SoftCast无线视频传输算法中的计算密集处通过硬件逻辑实现快速计算，进而提升整个无线视频处理器的运行性能。
如图3所示，硬件加速器衔接单元(Acc_Glues)挂载在总线上空闲的Slave端口处，用以连接数字信号处理器和新挂载的各个专用硬件加速器模块；第一处理器内核和第二处理器内核分别通过Master0端口和Master1端口实现读写功能，通过挂载在Master2端口的DMA单元实现与总线上挂载的专用硬件加速器模块进行数据交互；通过硬件加速器衔接单元对专用硬件加速器模块和数字信号处理器进行隔离，使得数字信号处理器与专用硬件加速器模块并行执行，互不干扰；调试器模块通过Master4端口与总线连接；数据存储器、指令存储器和特殊寄存器均通过Slave0端口与总线连接；与数据处理器通信的外设设备通过Slave2端口与总线连接；多个拓展的专用硬件加速器模块通过硬件加速器衔接单元挂载在空闲的Slave3端口～Slave15端口上。
如图4所示，将硬件加速器衔接单元作为各个专用硬件加速器模块与数字信号处理器之间的衔接中间件，硬件加速器衔接单元上设有DMA控制接口和加速器控制接口，DMA控制接口和加速器控制接口分别与DMA单元和专用硬件加速器模块连接，硬件加速器衔接单元的存储器缓存数字信号处理器和作为协处理器的专用硬件加速器模块进行交互的数据，实现专用硬件加速器模块与DMA单元进行数据调度时的数据格式转换；不同的硬件加速器衔接模块中的存储器大小不同，受连接的专用硬件加速器模块处理的基本迭代数据块大小、DMA单元调度的数据块大小和SoftCast无线视频传输算法中无线帧数据的划分方式等因素的影响，硬件加速器衔接单元对多个专用硬件加速器模块和数字信号处理器进行有效的隔离，使得专用硬件加速器单元与数字信号处理器并行执行。
如图5所示，可配置无线视频处理器的片内存储器采用数据与指令分开存储的哈佛结构，无线视频接收端中涉及大量不连续的复数矩阵乘法计算，若完全采用数字信号处理器的指令逐一执行会消耗大量运行周期，降低无线视频处理器的整体性能，为了提升计算能力，通过复数矩阵乘法加速器模块对计算过程进行加速，待运算的复数矩阵不适合通过DMA单元进行传输，大量分散的复数矩阵会导致频繁调用DMA单元，长时间占用总线资源而造成总线堵塞，进行计算的复数矩阵大小小于DMA单元传输的最小数据块时也会造成存储资源的浪费，因此通过在原有的数据存储器之外增设用以放置复数矩阵的源数据和计算结果的另一个数据存储器(RAM)，以实现复数矩阵乘法加速器模块的挂载和隔离，对于数字信号处理器的处理器内核来说，复数矩阵乘法加速器模块的执行不会影响到处理器核本身的执行，因为只是对可以访问的数据存储器的地址空间进行拓展。
复数矩阵乘法加速器模块进行计算的过程为：
将复数矩阵存入源数据存储器，并在特定地址写入特定数据即设置开始标志；
当开始标志触发时，复数矩阵乘法加速器模块从源数据存储器中获取需要计算的复数矩阵，并执行复数矩阵计算的操作，得到执行的计算结果后将其存入结果数据存储器中；
在复数矩阵乘法加速器模块执行完毕并完全写入执行的计算结果后，在结果数据存储器中的特定地址写入特定数据，即设置该次复数矩阵计算的结束标志；
在数字信号处理器的处理器内核将复数矩阵数据存入数据存储器的源数据存储器后即可执行别的指令，实现数字信号处理器的处理器内核中执行的指令与复数矩阵乘法加速器模块并行执行；
当需要获取复数矩阵的计算结果时，数字信号处理器从结果数据存储器的结束标志对应的特定地址读取特定数据，检测结束标志是否有效，若是，则表示已完成该次复数矩阵计算的操作，并从对应的特定地址获取执行的计算结果。
如图6所示，可配置无线视频处理器通过专用的数据接口与双路射频模块进行通信，双路射频模块包括AD9361射频处理器，可配置无线视频处理器与双路射频模块进行数据交互，可配置无线视频处理器采用双时钟端口的存储器实现与双路射频模块之间时钟域的隔离与转换，在无线视频发送端，经过处理的无线帧数据通过Radio_BUF模块缓存成连续的无线帧数据，并将连续的无线帧数据传输至双路射频模块，双路射频模块将连续的无线帧数据进行传输，在无线视频接收端，双路射频模块接收的无线帧数据通过同步模块筛选接收到的无线帧数据的有效数据(如有效帧帧头)，将无线帧数据的无效数据丢弃，并将有效数据传输至可配置无线视频处理器中进行处理。
如图7所示，可配置无线视频处理器预留出针对HDMI模块的专用接口，以便通过HDMI模块采集和显示YUV格式的视频数据，通过双时钟端口存储器对YUV格式的视频数据进行跨时钟域处理，同时将HDMI模块的时钟信号HDMI_clk以及可配置无线视频处理器的快时钟信号f_clk接入双时钟端口存储器，缓存并隔离HDMI_clk和f_clk这两种时钟域下的数据。
如图8所示，可配置控制模块输出Valid信号，用以决定数字信号处理器内核及可配置硬件加速器模块的运行时钟信号是否有效，输出的Valid信号通过与无线视频处理器的快时钟信号f_clk通过与门相与，生成各个专用硬件加速器模块对应的运行时钟信号，以实现可配置及控制单元对各个专用硬件加速器模块是否运行的选择，若Valid信号有效，则选定的专用硬件加速器模块的运行时钟信号有效，该专用硬件加速器模块可以正常执行，若Valid信号无效，则专用硬件加速器模块的运行时钟信号无效，专用硬件加速器模块由于没有时钟驱动，所有的时序逻辑将不能运行，从而导致该专用硬件加速器模块关闭，通过开启特定的专用硬件加速器模块并关闭不需要的专用硬件加速器模块，将可配置无线视频处理器配置成无线视频发送端或无线视频接收端。
将可配置无线视频处理器配置为无线视频发送端或无线视频接收端时各个专用硬件加速器模块的运行情况：
将可配置无线视频处理器配置为无线视频发送端时，DCT/IDCT硬件加速器、FFT/IFFT硬件加速器和DC系数压缩硬件加速器模块为运行状态，数字译码加速器模块、复数乘法矩阵硬件加速器模块和同步模块为关闭状态，将可配置无线视频处理器配置为无线视频接收端时，DCT/IDCT硬件加速器、FFT/IFFT硬件加速器模块、数字译码加速器模块、复数乘法矩阵硬件加速器和同步模块为运行状态，DC系数压缩加速器为关闭状态。
将可配置无线视频处理器中逻辑相近的硬件加速器通过接口与逻辑复用实现在同一个硬件加速器中，得到复用硬件加速器模块，并针对复用硬件加速器模块设置对应的复用硬件加速器衔接模块，复用硬件加速器模块包括双路FFT/IFFT硬件加速器和DCT/IDCT硬件加速器，复用硬件加速器衔接模块包括双路FFT/IFFT_Glue衔接模块和DCT/IDCT_Glue衔接模块。
如图9所示，双路FFT/IFFT硬件加速器和双路FFT/IFFT_Glue衔接模块复用双路的FFT/IFFT硬件加速器实现FFT变换与IFFT变换，双路的FFT/IFFT_Glue衔接模块支持DMA单元读写和数据格式转换，并通过Ping-PangBUF存储器缓存FFT/IFFT硬件加速器与数字信号处理器之间交互的数据。
如图10所示，TDCT/IDCT硬件加速器和DCT/IDCT_Glue衔接模块复用，DCT/IDCT硬件加速器实现DCT变换与IDCT变换，DCT/IDCT_Glue衔接模块支持DMA通道读写和数据格式转换，并通过Ping-PangBUF存储器缓存DCT/IDCT硬件加速器与数字信号处理器之间交互的数据。
如图11所示，可配置无线视频处理器基于数字信号处理器，在总线和数据存储器上拓展基于SoftCast算法的专用硬件加速器模块，专用硬件加速器模块通过跨时钟域模块分别与HDMI模块和双路射频模块连接，实现对无线视频的采集、处理、传输和显示，无线视频发送端模式专用标注的专用硬件加速器模块应用于无线视频发送端，无线视频接收端模式专用标注的专用硬件加速器模块应用于无线视频接收端，DCT/IDCT硬件加速器通过DCT/IDCT_Glue衔接模块挂载在总线的Slave3端口，双路的FFT/IFFT1硬件加速器通过FFT/IFFT_Glue1衔接模块与Slave7端口连接，FFT/IFFT2硬件加速器通过FFT/IFFT_Glue2衔接模块与Slave8端口连接，应用于无线视频接收端的数字译码加速器模块通过Digital_In_Glue衔接模块和Digital_Out_Glue衔接模块分别与总线的Slave5端口和Slave6端口丽娜姐，用于无线视频发送端的DC系数压缩模块通过DC_Compress_Glue衔接模块与总线的Slave4端口连接，复数矩阵乘法硬件加速器模块与数据存储器连接，数据存储器中设有用以开方查表的PA_ROM，同步模块分别与双路射频模块的第一射频模块和第二射频模块连接，且分别与第一跨时钟域模块和第二跨时钟域模块连接，第一射频模块与第一跨时钟域模块连接，第二射频模块与第二跨时钟域模块连接，可配置无线视频处理器将可配置及控制单元设为无线视频发送端或将无线视频接收端配置成无线视频发送端时，关闭无线视频接收端专用的硬件加速器，并将复用硬件加速器与外设接口配置成适用于无线视频发送端模式；可配置无线视频处理器将可配置及控制单元设为无线视频接收端或将无线视频发送端配置成无线视频接收端时，关闭无线视频发送端专用的硬件加速器，并将复用硬件加速器与外设接口配置成适用于无线视频接收端模式。
如图12所示，可配置无线视频处理器设定为无线视频发送端时，可配置控制器通过时钟门控逻辑关闭无线视频接收端专用的硬件加速器的时钟信号，关闭数字译码加速器模块、复数矩阵乘法硬件加速器模块和同步模块，保留DCT/IDCT硬件加速器、双路FFT/IFFT硬件加速器和DC系数压缩模块，可配置无线视频处理器的总线上的Slave3端口挂载的DCT/IDCT硬件加速器实现DCT变换功能；DCT/IDCT_Glue衔接模块缓存经过DCT/IDCT硬件加速器DCT变换后的数据，并由DMA单元将缓存的数据传输至数据存储器，Slave4端口挂载的DC系数压缩模块对DCT变换后的DC系数进行截取和压缩，并存入DC_Compress_Glue衔接模块，数字信号处理器的内核控制DMA单元读取压缩后的DC系数，数字信号译码模块被关闭，不能运行，双路FFT/IFFT硬件加速器用以实现FFT变换功能，数字信号处理器的内核通过DMA单元将组帧后的数据存入双路FFT/IFFT_Glue衔接模块，并由双路FFT/IFFT_Glue衔接模块将缓存的数据传输至FFT/IFFT硬件加速器进行FFT变换，再通过第一跨时钟域模块和第二跨时钟域模块将FFT变换后的数据存入Radio_BUF模块，缓存的数据达到图像帧大小后由第一射频模块和第二射频模块进行发送，数据存储器连接的复数矩阵乘法硬件加速器模块被关闭，不能运行，数字信号处理器的内核调用PA_ROM中的开方参数表，以简化开方操作。
如图13所示，无线视频处理器设定为无线视频接收端时，关闭只应用于无线视频发送端的专用硬件加速器模块，并将复用的专用硬件加速器模块设定为无线视频接收端模式，通过跨时钟域模块连接HDMI模块和双路射频模块，位于Slave3端口的DCT/IDCT_Glue衔接模块存入数字信号处理器的内核通过DMA单元调度的数据，并在完成格式转换后将数据传输至DCT/IDCT硬件加速器进行IDCT变换，位于Slave4端口的DC系数压缩模块关闭，通过Digital_In_Glue衔接模块和Digital_Out_Glue衔接模块挂载在Slave5端口和Slave6端口的数字译码加速器模块为运行状态，对数字译码加速器模块输出的数据进行译码加速，Slave7端口的FFT/IFFT_Glue1衔接模块存入双路FFT/IFFT1硬件加速器执行IFFT变换后的数据，Slave8端口的FFT/IFFT_Glue2衔接模块存入FFT/IFFT2硬件加速器执行IFFT变换后的数据，经过格式转换后通过DMA单元将数据传输至数据存储器，以供数字信号处理器执行后续操作，同步模块开启，呈运行状态，用以定位射频1模块和射频2模块接收的无线帧数据中有效帧帧头的位置，数据存储器连接的复数矩阵乘法硬件加速器模块开启，数字信号处理器的内核调用PA_ROM中的开方参数表，以简化开方操作。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的工作人员在本发明揭露的技术范围内，可轻易想到各种等效的修改或替换，这些修改或替换都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

Claims (8)

1.一种基于可配置无线视频处理器的传输系统，其特征在于，该系统包括：
数字信号处理器：用以进行可编程的运算和数据调度；
专用硬件加速器单元：包括多个专用硬件加速器模块，通过总线拓展方式或数据存储拓展方式与数字信号处理器连接；
DMA单元：用以实现数字信号处理器和专用硬件加速器模块的数据调度和数据传输；
可配置及控制单元：用以将无线视频处理器实时配置成无线视频发送端或无线视频接收端；
硬件加速器衔接单元：用以实现专用硬件加速器单元和数字信号处理器之间的通信；
所述的总线拓展方式具体为：
拓展数字信号处理器原有的总线，在空闲的Slave端口设置硬件加速器衔接模块，硬件加速器衔接模块与对应的专用硬件加速器模块连接，通过DMA单元实现专用硬件加速器模块与数字信号处理器之间的通信，通过硬件加速器衔接单元缓存专用硬件加速器模块传输的数据和数字信号处理器传输的数据，基于专用硬件加速器模块和数字信号处理器之间的数据格式的不同以及DMA单元相关的控制逻辑，衔接并隔离数字信号处理器与专用硬件加速器模块，硬件加速器衔接单元隐藏了专用硬件加速器模块的执行，即数字信号处理器采用数字信号处理器的指令集中的指令对硬件加速器衔接单元进行读写和访问，进而间接对专用硬件加速器模块进行访问，拓展数字信号处理器原有的总线对专用硬件加速器模块进行挂载，不会破坏数字信号处理器原有的指令集，且不需要修改数字信号处理器原有的工具链；
所述的数据存储拓展方式具体为：
数字信号处理器采用数据与指令分开存储的哈佛结构，直接读写数据存储器和指令存储器或通过DMA单元读写数据存储器和指令存储器，数据与指令访存操作的分离提高了数据和指令访存效率，通过增加数据存储器访问的有效地址空间，设定针对专用硬件加速器模块操作的特殊地址空间，数字处理器直接读写和控制对应的专用硬件加速器模块，即复数矩阵乘法硬件加速器模块，通过复数矩阵乘法硬件加速器模块对无线视频接收端中大量不连续的复数矩阵进行乘法计算，在数据存储器中增设复数矩阵乘法硬件加速器模块的源数据存储器、结果数据存储器和读写控制逻辑，以实现复数矩阵乘法硬件加速器模块的挂载和隔离，避免完全采用数字信号处理器指令执行消耗大量运行周期。
2.根据权利要求1所述的一种基于可配置无线视频处理器的传输系统，其特征在于，该系统还包括外设拓展单元，所述的外设拓展单元包括HDMI模块和双路射频模块，所述的HDMI模块用以对无线视频数据进行采集和显示，所述的双路射频模块用以接收和传输无线视频数据。
3.根据权利要求2所述的一种基于可配置无线视频处理器的传输系统，其特征在于，所述的可配置及控制单元根据从可配置无线视频处理器外部输入的配置接口信号控制不同的专用硬件加速器模块为运行状态或关闭状态，进而将可配置无线视频处理器设定为无线视频发送端或无线视频接收端，即可配置及控制单元输出Valid信号，用以决定处理器内核和专用硬件加速器单元的运行时钟是否有效，输出的Valid信号和可配置无线视频处理器的快时钟信号f_clk通过与门后，生成各个专用硬件加速器模块对应的运行时钟信号，以实现可配置及控制单元对各个专用硬件加速器模块是否运行进行控制，具体为：
若Valid信号有效，则选定的专用硬件加速器模块的运行时钟信号有效，专用硬件加速器模块正常运行；
若Valid信号无效，则选定的专用硬件加速器模块的运行时钟信号无效，专用硬件加速器模块中所有的时序逻辑不能运行，即该专用硬件加速器模块关闭；
若关闭系统时钟，则可配置无线视频处理器装置进入休眠模式。
4.根据权利要求1所述的一种基于可配置无线视频处理器的传输系统，其特征在于，所述的数字信号处理器的处理器内核与并行访存的片内存储器、DMA单元、仲裁器模块和多个专用硬件加速器模块通过总线实现互联；
所述的处理器内核包括第一处理器内核和第二处理器内核，分别通过Master0端口和Master1端口与总线连接，用以实现读写功能；
所述的片内存储器包括数据存储器和指令存储器，所述的片内存储器通过Slave0端口与总线连接，数字信号处理器直接对片内存储器进行读写或者通过调用DMA单元进行读写；
所述的仲裁器模块用以实现总线上的逻辑仲裁，进而实现各个模块正常通信；
所述的DMA单元通过Master2端口与总线连接，用以实现存储器、处理器内核以及各个专用硬件加速器模块之间的数据通信；
所述的专用硬件加速器模块通过挂载在空闲的Slave3端口～Slave15端口上的硬件加速器衔接单元与总线连接，用以实现快速计算，进而提升可配置无线视频处理器的运行性能。
5.根据权利要求1所述的一种基于可配置无线视频处理器的传输系统，其特征在于，所述的硬件加速器衔接单元与总线通过Slave端口连接，所述的硬件加速器衔接单元包括多个硬件加速器衔接模块，分别为复用硬件加速器衔接模块、Digital衔接模块和DC_Compress_Glue衔接模块，所述的Digital衔接模块包括Digital_In_Glue衔接模块和Digital_Out_Glue衔接模块，所述的复用硬件加速器衔接模块包括DCT/IDCT_Glue衔接模块和双路FFT/IFFT_Glue衔接模块，所述的双路FFT/IFFT_Glue衔接模块包括FFT/IFFT_Glue1衔接模块和FFT/IFFT_Glue2衔接模块，所述的硬件加速器衔接模块上设有DMA控制接口和加速器控制接口，所述的DMA控制接口和加速器控制接口分别与DMA单元和专用硬件加速器模块连接，所述的硬件加速器衔接单元设有存储器，用以缓存数字信号处理器和作为协处理器的专用硬件加速器模块进行交互的数据，实现专用硬件加速器模块与DMA单元进行数据调度时的数据格式转换，不同的硬件加速器衔接模块中的存储器大小不同，所述的硬件加速器衔接模块将对应的专用硬件加速器模块和数字信号处理器进行隔离，以实现专用硬件加速器单元与数字信号处理器并行执行。
6.根据权利要求5所述的一种基于可配置无线视频处理器的传输系统，其特征在于，所述的专用硬件加速器单元包括复用硬件加速器模块、复数矩阵乘法硬件加速器模块、数字译码加速器模块、DC系数压缩模块和同步模块；
所述的复用硬件加速器模块具体为：
将可配置无线视频处理器中逻辑相近的硬件加速器通过接口与逻辑复用实现在同一个硬件加速器中，进而得到复用硬件加速器模块，包括DCT/IDCT硬件加速器和双路FFT/IFFT硬件加速器，所述的双路FFT/IFFT硬件加速器包括FFT/IFFT1硬件加速器和FFT/IFFT2硬件加速器所述的DCT/IDCT硬件加速器通过DCT/IDCT_Glue衔接模块挂载在总线的Slave3端口，所述的FFT/IFFT1硬件加速器通过FFT/IFFT_Glue1衔接模块挂载在总线的Slave7端口，所述的FFT/IFFT2硬件加速器通过FFT/IFFT_Glue2衔接模块挂载在总线的Slave8端口；
所述的数字译码加速器模块通过Digital_In_Glue衔接模块和Digital_Out_Glue衔接模块分别与总线的Slave5端口和Slave6端口连接；
所述的DC系数压缩模块通过DC_Compress_Glue衔接模块与总线的Slave4端口连接；
所述的同步模块分别与双路射频模块的第一射频模块和第二射频模块连接，且同步模块分别与第一跨时钟域模块和第二跨时钟域模块连接，所述的第一射频模块与第一跨时钟域模块连接，所述的第二射频模块与第二跨时钟域模块连接；
所述的复数矩阵乘法硬件加速器模块与数据存储器连接，所述的数据存储器中设有用以开方查表的PA_ROM，所述的复数矩阵乘法硬件加速器模块用以对计算过程进行加速，并在数据存储器中设置分别用以放置复数矩阵和接收计算结果的源数据存储器和结果数据存储器。
7.根据权利要求2所述的一种基于可配置无线视频处理器的传输系统，其特征在于，所述的HDMI模块用以采集和显示YUV格式的视频数据，所述的HDMI模块的时钟域与处理器的时钟域不同；通过双时钟端口存储器对YUV格式的视频数据进行跨时钟域处理，同时将HDMI模块的时钟信号HDMI_clk以及可配置无线视频处理器的快时钟信号f_clk接入双时钟端口存储器，缓存并隔离处于两种时钟域下的数据。
8.根据权利要求2所述的一种基于可配置无线视频处理器的传输系统，其特征在于，所述的双路射频模块包括两个射频模块，分别为第一射频模块和第二射频模块，在无线视频发送端，经过处理的无线帧数据通过Radio_BUF模块缓存成连续的无线帧数据，并将连续的无线帧数据传输至射频模块，射频模块将连续的无线帧数据进行传输；在无线视频接收端，射频模块接收的无线帧数据通过同步模块筛选接收到的无线帧数据的有效帧帧头，将无线帧数据的无效数据丢弃，并将有效数据传输至数据处理器，通过SoftCast无线视频传输算法进行恢复处理得到视频信号，并通过HDMI模块连接的显示屏幕对视频信号进行显示。
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