CN1139990C - 使用者专用的非标准集成电路及其制造方法 - Google Patents

Abstract

本发明公开了一种使用者专用的非标准集成电路及其制造方法，其集成电路核心由一应用核心电路部份、一产生特殊使用者码的码产生电路部份、一所有者码供应部份、及一相配电路部份构成。相配电路部份在检测到特殊使用者码与所有者码相配时主张该应用核心电路部份。数个应用粘接垫连接于应用核心电路部份和所有者码供应部份。数个码设定粘接垫连接于码产生电路部份，有选择地将各码设定粘接垫粘接至一参考电位来进行程序规划，使码产生电路部份产生分派给集成电路的特殊使用者码。

Description

使用者专用的非标准集成电路及其制造方法

本发明涉及一种集成电路，特别是涉及一种使用者专用的非标准集成电路及其制造方法。

集成电路供应商和制造商通常无法避免地会提供相同功能性的集成电路给竞争的使用者，为了防止竞争的使用者之间的剽窃行为，集成电路供应商和制造商必须发展客户专用的非标准集成电路，这样，使用者在自己的应用系统中可以使用的功能是类似但具有不同结构的非标准集成电路，因此，可防止其他使用者抄袭别人的设计，以及制造及贩卖使用此类非标准集成电路的抄袭得来的设计。

以往用以程序规划集成电路的方法有三种：第一种为一种硬拉线程序规划，如功能设计阶段中的固定功能设定，可用来指定特定的功能或者结构，但是，这种方法缺乏弹性，而且，因为在制造不同的非标准集成电路时会产制出不同的未加工产品，及因为需要不同的光罩层，而提高了集成电路供应商和制造商在制造管理的成本。第二种为一种软体程序规划，在该软体程序规划中，一系统驱动软体在应用系统的运作期间可以随时改变集成电路的程序规划，虽然这样的方法较有弹性，但是，它无法提供相同功能性的集成电路的专用保护。第三种为一种非挥发性程序规划，在该非挥发性程序规划中，一非挥发性记忆体像快闪记忆体般，是由使用者程序规划，当应用系统是开启或者关闭时，在该非挥发性记忆体中的资讯并不会遗失，但是，其给所有使用者的集成电路的结构是固定的，因此，程序规划的资讯很容易被窃取。

以往使用者需要专用的非标准集成电路以可免于被剽窃，而另一方面，集成电路供应商和制造商需要简单的制程来供应不同使用者相同功能性但为不同的非标准集成电路，以可降低成本，因此，以往的集成电路程序规划并不适合使用者与集成电路供应商和制造商。

本发明的主要目的在于提供一种用以制造非标准集成电路的方法，在该方法中，除了粘接步骤之外，相同功能性的不同的非标准集成电路的所有其他制程步骤维持不变，以得到不变的生产管理成本。

本发明的另一目的在于提供一种使用者专用的非标准集成电路，其是使用粘接方式作程序规划来提供专用的非标准集成电路。

本发明的主要特征在于：一种用以制造由使用者专用的非标准集成电路的方法包含如下的步骤：形成一集成电路核心，该集成电路核心具有一应用核心电路部份、一用于产生分派给该集成电路的特殊使用者码的码产生电路部份、一适于由使用者设定的提供一所有者码的所有者码供应部份及一相配电路部份，该相配电路部份具有被连接到所述码产生电路部份与所述所有者码供应部份来接收特殊使用者码与所有者码的输入端，及被连接到该应用核心电路部份以可在检测到特殊使用者码与所有者码相配时主张该应用核心电路部份的输出端。提供数个应用粘接垫与码设定粘接垫于该集成电路核心上，所有的应用粘接垫是连接到所述应用核心电路部份和所述所有者码供应部份，所有的码设定粘接垫是连接到所述码产生电路部份；以及有选择地将各码设定粘接垫粘接至一参考电位以致能使所述码产生电路部份产生分派给该集成电路的特殊使用者码来将所有的码设定粘接垫程序规划。

本发明的另一特征在于：一种由使用者专用的非标准集成电路，其包含一集成电路核心及数个设置于该集成电路核心上的应用粘接垫和码设定粘接垫。

该集成电路核心形成有一应用核心电路部份、一用于产生分派给该集成电路的特殊使用者码的码产生电路部份、一适于由使用者设定的提供一所有者码的所有者码供应部份及一相配电路部份，该相配电路部份具有被连接到所述码产生电路部份与所述所有者码供应部份来接收特殊使用者码与所有者码的输入端，以及被连接到所述应用核心电路部份的输出端；该相配电路部份在检测到特殊使用者码与所有者码相配时主张该应用核心电路部份。

所有的应用粘接垫连接到所述应用核心电路部份和所述所有者码供应部份。所有的码设定粘接垫连接到所述码产生电路部份，而且是有选择地将各码设定粘接垫粘接至一参考电位以致使所述码产生电路部份产生分派给所述集成电路的特殊使用者码来被程序规划。

下面结合附图及实施例对本发明进行详细说明：

图1是本发明的非标准集成电路的较佳实施例的示意图。

图2是本发明较佳实施例的集成电路核心的功能方块图。

图3是本发明较佳实施例的集成电路核心上的粘接垫的较佳排列示意图。

图4是本发明较佳实施例的集成电路核心上的粘接垫的另一较佳排列示意图。

图5是本发明的集成电路核心的所有者码供应部份的实施例是如何由使用者设定来提供一所有者码的方块图。

图6是本发明的集成电路核心的所有者码供应部份的另一实施例是如何由使用者设定来提供一所有者码的方块图。

请参阅附图：

如图1所示，是本发明的非标准集成电路1的较佳实施例，其包含一集成电路核心10、设于该集成电路核心10上的粘接垫20及一具有导线垫32的导线架30。该集成电路核心10安装于导线架30上，而所有的粘接垫20是导线粘接至导线架30上的导线垫32。

如图2所示，该图是本发明较佳实施例的集成电路核心的功能方块图。该集成电路核心10由一应用核心电路部份11、一码产生电路部份12、一所有者码供应部份13及一相配电路部份14构成。

在本实施例中，该应用核心电路部份11为以往的影像处理应用电路，其包括一可存取资源解码器110、一时钟发生器111、一电力管理模组112和一埋藏式微处理器113。可存取资源解码器110可从输入资源选择讯号将所有晶片上可存取资源解码。时钟发生器111可产生所述应用核心电路部份11的基本时钟。电力管理模组112可适当地供应电力到所述应用核心电路部份11。埋藏式微处理器113可适当地执行其内含的微程序。在本实施例中，选择影像处理应用电路作为该应用核心电路部份为例，该应用核心电路部份也可以根据集成电路所欲应用而有所不同。

所有的粘接垫20包括一组码设定粘接垫Ip1-Ipn，以及一组被连接到应用核心电路部份11与所有者码供应部份13的应用粘接垫，例如：VDD与VSS垫、讯号输入垫与讯号输出垫。

码产生电路部份12具有数个连接到所有的码设定粘接垫Ip1-Ipn的输入端，并且产生一个被分派给集成电路1的特殊使用者码。在本实施例中，该码产生电路部份12是根据在所述集成电路核心10(如图1)上的粘接垫20的码设定粘接垫Ip1-Ipn的结构产生一特定组合的预设码序列，该预设码序列是在所述应用核心电路部份11的可存取资源解码器110、时钟发生器111、电力管理模组112与埋藏式微处理器113的认证处理期间被使用。

″n″个码设定粘接垫可以提供2n个组合来支援相同数目的使用者，例如：当n为8时，是有256个不同的结构，因此可支援256个不同的使用者。

所有的码设定粘接垫Ip1-Ipn的程序规划是按照分派给一特殊使用者的粘接要求的特殊结构选择地将各码设定粘接垫Ip1-Ipn粘接至一参考电位，借此能使该码产生电路部份12产生被分派给集成电路1的特殊使用者码。如图3所示，为了将所有的码设定粘接垫Ip1-Ipn程序规划，每一码设定粘接垫Ip1-Ipn是形成于一对相邻的像VDD垫般的高电位粘接垫与像VSS垫般的低电位粘接垫间(在图3中只显示出该码设定粘接垫Ipn)。然後，各码设定粘接垫Ip1-Ipn可以借着连接到相邻的高电位垫来被程序规划到高逻辑状态，或者借着连接到相邻的低电位垫来被程序规划到低逻辑状态。

将所有的码设定粘接垫Ip1-Ipn连接到该对相邻的高电位与低电位垫中的适当的垫是在集成电路1的制造过程的粘接阶段期间经由导线粘接至导线架30上的一共用导线垫32来达成(如图1所示)。

图4是用于程序规划所有的码设定粘接垫Ip1-Ipn的另一种布置。为了简化所有的粘接垫20的排列，借着使用包括一与该VDD或者VSS准位相连的电阻器R的逻辑牵引单元，每一码设定粘接垫Ip1-Ipn是内部地拉至高或低逻辑状态，像该码设定粘接垫Ipn是被拉至高逻辑状态，而该码设定粘接垫Ip1是被拉至低逻辑状态(图4中只显示码设定粘接垫Ip1、Ipn)。码设定粘接垫Ip1是与一VDD垫相邻，以致于在该集成电路1的制造过程的粘接阶段期间，借由导线粘接该码设定粘接垫Ip1与该VDD垫至该导线架30上的共用导线垫32(如图1)来将该码设定粘接垫Ip1程序规划为高逻辑状态。

相反地，借着保持码设定粘接垫Ip1未与VDD垫连接的状态，将码设定粘接垫Ip1程序规划为低逻辑状态。另一方面，码设定粘接垫Ipn是与一VSS垫相邻，以致于在集成电路1的制造过程的粘接阶段期间，借由导线粘接该码设定粘接垫Ipn与VSS垫至导线架30上的共用导线垫32(见图1)将码设定粘接垫Ipn程序规划为低逻辑状态。相反地，借着保持码设定粘接垫Ipn未与VSS垫连接的状态，将码设定粘接垫Ipn程序规划为高逻辑状态。因此，与图3所示的实施例不同的是，本实施例的各个码设定粘接垫Ip1-Ipn只需与一高电位或低电位粘接垫相邻，该相邻粘接垫的逻辑状态是与对应的码设定粘接垫的牵引状态相反，以允许根据分派给一特殊使用者的粘接要求来决定所有的码设定粘接垫Ip1-Ipn个别与相邻的高电位或低电位粘接垫是否进行粘接的程序规划。

再配合图2所示，所有者码供应部份13是适于经由所有的应用粘接垫由使用者设定，以供应一所有者码。在本实施例中，所有者码供应部份13供应一个对应于来自码产生电路部份12的预设码序列的所有者码序列。如图5所示，所有者码供应部份13可以包括一非挥发性记忆体131，例如：像是快闪记忆体，及一连接到该记忆体131的所有者码输出控制器132。该记忆体131提供一个由使用者在集成电路1外部以该所有者码序列程序规划的空间，像利用外部程序规划模组。该输出控制器132在该应用核心电路部份11的可存取资源解码器110、时钟发生器111、电力管理模组112及埋藏式微处理器113的认证处理间期控制所有者码序列从该记忆体131的输出。一旦经过程序规划，所有者码序列可以永久地储存于记忆体131中。除了快闪记忆体之外，像EPROM和EEPROM般的其他类型的非挥发性记忆体也可以被使用。

如图6所示，是所有者码供应部份13的另一较佳实施例。

所有者码供应部份13包括一用于在集成电路1的认证处理期间储存来自使用者的所有者码序列的暂存器133。在本实施例中，该暂存器133在认证处理期间从一外部微控制器接收该所有者码序列，因此，所有者码和认证处理程序是实现于该外部微控制器的相关程序中。

再配合图2所示，所述相配电路部份14从码产生电路部份12与所有者码供应部份13接收预设码序列与所有者码序列，并且在所有者码序列与预设码序列相配时主张应用核心电路部份11的可存取资源解码器110、时钟发生器111、电力管理模组112和埋藏式微处理器113。在本实施例中，相配电路部份14包括四个相配单元140，各个相配单元140具有一个连接到该应用核心电路部份11的可存取资源解码器110、时钟发生器111、电力管理模组112和埋藏式微处理器113中的对应的输出端，以可主张该应用核心电路部份11的可存取资源解码器110、时钟发生器111、电力管理模组112和埋藏式微处理器113中的对应的一个。各个相配单元140更具有一连接到码产生电路部份12用来从该码产生电路部份12接收该预设码序列的第一输入端，及一经由多路输出选择器142从该所有者码供应部份13接收该所有者码序列的第二输入端。

在使用时，当有使用者购买本发明的集成电路1而想要使用该集成电路1于抄袭自另一使用者的设计时，由于在该集成电路1的码产生电路部份12的输入端处的粘接结构不同，因此，抄袭的设计将无法工作，借此可防止使用者的设计被剽窃。另外，由于提供不同使用者的专用保护，用以制造相同功能性的不同非标准集成电路的制程除了粘接阶段之外，其馀是完全相同的，因此，所有的集成电路供应商和制造商并不需额外付出生产管理成本。

在图2的实施例中，该应用核心电路部份11的可存取资源解码器110、时钟发生器111、电力管理模组112和埋藏式微处理器113在所有者码序列与预设码序列相配时可由相配电路部份14主张，但是，在本发明的实施例中，即使相配电路部份14是被设计来主张这四个装置中的其中一个，本发明依然是可实行的。

此外，依应用核心电路部份11的组成而定，该相配电路部份14可以被改变来主张该应用核心电路部份11的其他装置。

Claims (20)

1.一种用以制造由使用者专用的非标准集成电路的方法，其特征在于：包含以下步骤：形成一集成电路核心，该集成电路核心具有一应用核心电路部份、一用于产生分派给集成电路的特殊使用者码的码产生电路部份、一适于由使用者设定的提供一所有者码的所有者码供应部份及一相配电路部份，该相配电路部份具有被连接到码产生电路部份与所有者码供应部份来接收特殊使用者码与所有者码的输入端，及被连接到应用核心电路部份以可在检测到特殊使用者码与所有者码相配时主张应用核心电路部份的输出端；提供数个应用粘接垫与码设定粘接垫在集成电路核心上，所有的应用粘接垫连接到应用核心电路部份和所有者码供应部份，所有的码设定粘接垫是连接到码产生电路部份；借着选择地将各码设定粘接垫粘接到一参考电位以致能码产生电路部份产生分派给该集成电路的特殊使用者码来将所有的码设定粘接垫程序规划。

2.如权利要求1所述的用以制造由使用者专用的非标准集成电路的方法，其特征在于：所述的应用粘接垫包括高电位与低电位粘接垫，各个码设定粘接垫形成于一对相邻的高电位与低电位粘接垫之间。

3.如权利要求2所述的用以制造由使用者专用的非标准集成电路的方法，其特征在于：所述的所有的码设定粘接垫程序规划的步骤包括将各个码设定粘接垫连接到该对相邻的高电位与低电位粘接垫中的一个粘接垫的步骤。

4.如权利要求3所述的用以制造由使用者专用的非标准集成电路的方法，其特征在于：该方法还包括将所述集成电路核心安装于一具有导线垫的导线架上的步骤，及将所有的应用粘接垫与所有的码设定粘接垫导线粘接至该导线架上的导线垫的步骤。

5.如权利要求1所述的用以制造由使用者专用的非标准集成电路的方法，其特征在于：该方法更还包括形成具有逻辑牵引装置的集成电路核心，该逻辑牵引装置是用于将各个码设定粘接垫牵引至一高逻辑状态与一低逻辑状态中的一个逻辑状态。

6.如权利要求5所述的用以制造由使用者专用的非标准集成电路的方法，其特征在于：所述的所有的应用粘接垫包括高电位与低电位粘接垫，各个码设定粘接垫是被牵引至一个与所述高电位和低电位粘接垫中的相邻的一个粘接垫相反的逻辑状态。

7.如权利要求6所述的用以制造由使用者专用的非标准集成电路的方法，其特征在于：所述的所有的码设定粘接垫程序规划的步骤包括选择地将各个码设定粘接垫连接到所述高电位与低电位粘接垫中的相邻的一个粘接以致能使所述码产生电路部份产生分派给所述集成电路的特殊使用者码。

8.如权利要求7所述的用以制造由使用者专用的非标准集成电路的方法，其特征在于：该方法还包括将所述集成电路核心安装于一具有导线垫的导线架上的步骤，及将所有的应用粘接垫和所有的码设定粘接垫中的码设定粘接垫导线粘接至所述导线架上的导线垫的步骤。

9.如权利要求1所述的用以制造由使用者专用的非标准集成电路的方法，其特征在于：所述所有者码供应部份包括一由在所述集成电路外部以所有者码程序规划的非挥发性记忆体，及一连接到该非挥发性记忆体且可运作以致能该非挥发性记忆体在所述集成电路的认证处理期间提供该所有者码到该相配电路部份的输出控制器。

10.如权利要求1所述的用以制造由使用者专用的非标准集成电路的方法，其特征在于：所述所有者码供应部份包括一适于在所述集成电路的认证处理期间储存来自使用者的所有者码的暂存器。

11.一种由使用者专用的非标准集成电路，其特征在于：包括一集成电路核心及数个设于该集成电路核心上的应用粘接垫和码设定粘接垫；所述集成电路核心形成一应用核心电路部份、一用于产生分派给该集成电路的特殊使用者码的码产生电路部份、一由使用者设定的提供一所有者码的所有者码供应部份及一相配电路部份，所述相配电路部份具有被连接到所述码产生电路部份与所述所有者码供应部份来接收特殊使用者码与所有者码的输入端，及被连接到该应用核心电路部份的输出端，该相配电路在检测到特殊使用者码与所有者码相配时主张应用核心电路部份；所有的应用粘接垫连接到所述应用核心电路部份和所述所有者码供应部份，所有的码设定粘接垫连接到所述码产生电路部份，所有的码设定粘接垫是有选择地将各码设定粘接垫粘接到一参考电位以致能使该码产生电路部份产生分派给集成电路的特殊使用者码来被程序规划。

12.如权利要求11所述的由使用者专用的非标准集成电路，其特征在于：所述应用粘接垫包括高电位与低电位粘接垫，各个码设定粘接垫形成于一对相邻的高电位与低电位粘接垫之间。

13.如权利要求12所述的由使用者专用的非标准集成电路，其特征在于：各个码设定粘接垫连接到该对相邻的高电位与低电位粘接垫中的一个粘接垫。

14.如权利要求13所述的由使用者专用的非标准集成电路，其特征在于：该电路还包括一具有导线垫的导线架，所述集成电路核心是安装于该导线架上，所有的应用粘接垫与所有的码设定粘接垫是导线粘接至该导线架上的导线垫。

15.如权利要求11所述的由使用者专用的非标准集成电路，其特征在于：所述的集成电路核心还形成有逻辑牵引装置，该逻辑牵引装置是用于将各个码设定粘接垫牵引至一高逻辑状态与一低逻辑状态中的一个逻辑状态。

16.如权利要求15所述的由使用者专用的非标准集成电路，其特征在于：所有的应用粘接垫包括高电位与低电位粘接垫，各个码设定粘接垫是被牵引至一个与该高电位和低电位粘接垫中的相邻的一个粘接垫相反的逻辑状态。

17.如权利要求16所述的由使用者专用的非标准集成电路，其特征在于：各个码设定粘接垫是选择地连接到所述高电位与低电位粘接垫中的相邻的一个粘接垫以致能使所述码产生电路部份产生分派给所述集成电路的特殊使用者码。

18.如权利要求17所述的由使用者专用的非标准集成电路，其特征在于：该电路还包括一具有导线垫的导线架，所述集成电路核心是安装于该导线架上，所有的应用粘接垫和所有的码设定粘接垫中的码设定粘接垫是导线粘接至该导线架上的导线垫。

19.如权利要求11所述的由使用者专用的非标准集成电路，其特征在于：所述的所有者码供应部份包括一由在所述集成电路外部以该所有者码程序规划的非挥发性记忆体，及一连接到该非挥发性记忆体且是运作以致使能该非挥发性记忆体在该集成电路的认证处理期间提供所有者码到所述相配电路部份的输出控制器。

20.如权利要求11所述的由使用者专用的非标准集成电路，其特征在于：所述的所有者码供应部份包括一在该集成电路的认证处理期间储存来自该使用者的所有者码的暂存器。