CN113972186A - 半导体结构及其制备方法 - Google Patents

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Abstract

本公开提供一种半导体结构及其制备方法。该半导体结构具有一基底、一介电层、至少一主特征、至少一第一导电特征、至少一第一间隙子、多个第二导电特征以及多个第二间隙子。该介电层设置在该基底上。该主特征设置在该介电层中，并接触该基底。该第一导电特征设置在该介电层中以及在该主特征上。该第一间隙子插置在该介电层与该第一导电特征的一部分之间。所述第二导电特征设置在该介电层中以及在该第一导电特征的任一侧上。所述第二间隙子插置在该介电层与所述第二导电特征的各部分之间。

Description

半导体结构及其制备方法
技术领域
本申请案主张2020年7月22日申请的美国正式申请案第16/936,194号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
本公开是关于一种半导体结构。特别是有关于一种具有缩减间距(半间距特征)的半导体结构及其制备方法。
背景技术
微影(Photolithography)是使用在制造集成电路(IC)产品的基本制程其中之一。在微影系统中，为了解析细微、高密度、高解析度的图案，是需要达到一高解析度。传统上，是最小化在集成电路产品中的特征尺寸与间距(pitches)，以使一所欲图案无法使用一单一图案化光阻层所形成。
然而，当集成电路技术是持续进步时，元件尺寸以及间距是已缩减到技术节点(technology node)，而所存在的微影工具是无法形成单一的图案化遮罩层，而所述单一的图案化遮罩层是具有整个目标图案的所有特征，且该微影工具是例如193nm波长的微影工具。不使用先进的微影工具的话，例如一极紫外光(extreme ultraviolet，EUV)扫描器，则具有所有间距的半导体结构是难以制造。据此，设计者采用了涉及执行多次曝光以在一层材料中界定一特定图案的技术。一种这样的技术称为多重图案化。一般而言，多重图案化为一种曝光方法，其是包含将一密集的整体目标电路图案分割(splitting)(即划分(dividing)或分离(separating))成两个分离的、较不密集的图案。
多重图案化技术可有效地降低微影制程的复杂度，并改善可达到的解析度，而无需使用更先进的微影工具。
上文的「先前技术」说明仅是提供背景技术，并未承认上文的「先前技术」说明揭示本公开的标的，不构成本公开的先前技术，且上文的「先前技术」的任何说明均不应作为本案的任一部分。
发明内容
本公开的一实施例提供一种半导体结构。该半导体结构包括一基底、一介电层、至少一主特征、至少一第一导电特征、至少一第一间隙子、多个第二导电特征以及多个第二间隙子。该介电层设置在该基底上。该主特征设置在该介电层中，并接触该基底。该第一导电特征设置在该介电层中，并位在该主特征上。该第一间隙子插置在该介电层与该第一导电特征的一部分之间。所述第二导电特征设置在该介电层中，以及在该第一导电特征的任一侧上。所述第二间隙子插置在该介电层与所述第二导电特征的一部分之间。
在一些实施例中，该第一导电特征是位在该主特征中心。
在一些实施例中，该介电层包括多个第一介电特征，位在该基底上以及在该主特征的任一侧上，其中一第一间距是等于在二相邻第一介电特征的各中心线之间的距离，一第二间距等于从其中一第一导电特征到一最接近的第二导电特征加上其中一第一或第二导电特征的一宽度，以及该第二间距为该第一间距的一半。
在一些实施例中，所述第一介电特征与所述主特征具有一相同第一宽度，其是等于该第一间距的一半。
在一些实施例中，该半导体结构还包括一第一终止层，是覆盖所述第一介电特征以及所述主特征的一部分，其中该第一终止层围绕所述第一导电特征的一些部分，以及所述第一间隙子位在该第一终止层上，并覆盖所述第一导电特征位在该第一终止层上的一些部分。
在一些实施例中，该介电层还包括多个第二介电特征，是位在该第一终止层上。
在一些实施例中，所述第二介电特征、所述第一间隙子以及所述第一导电特征具有共面的各上表面，其是形成一第一平坦上表面。
在一些实施例中，该半导体结构还包括一第二终止层，位在该第第一平坦上表面上，其中所述第二导电特征的一些部分是被该第二终止层所围绕。
在一些实施例中，该介电层还包括多个第三介电特征，位在该第二终止层上。
在一些实施例中，所述第二间隙子位在该第二终止层上，并覆盖所述第三介电特征的各侧壁。
在一些实施例中，所述第三介电特征、所述第二间隙子以及所述第二导电特征具有共面的各上表面，其是形成一第二平坦上表面。
在一些实施例中，该第一导电特征延伸进入该主特征中。
在一些实施例中，该第一间隙子与该第二间隙子具有相同厚度。
在一些实施例中，该第一导电特征与所述第二导电特征具有一相同宽度。
本公开的另一实施例提供一种半导体结构的制备方法。该制备方法包括：形成多个主特征在一基底上；形成一第一介电层在该基底上，其中该第一介电层包括多个第一介电特征，是位在所述主特征的任一侧上；形成一第一终止层在所述第一介电特征与所述主特征上；形成一第二介电层在该第一终止层上，其中该第二介电层包括多个第二介电特征，是位在所述第一介电特征上；形成多个第一间隙子在所述第二介电特征的各侧壁上；形成多个第一开口，以穿经该第一终止层未被该第二介电层与所述第一间隙子所覆盖的一些部分；形成多个第一导电特征在所述第一开口中，并接触所述主特征；形成一第二终止层，以覆盖所述第二介电特征、所述第一间隙子以及所述第一导电特征；形成多个第三介电特征在所述第一间隙子与所述第一导电特征上；形成多个第二间隙子在所述第三介电特征的各侧壁上；移除该第二终止层未被所述第三介电特征与所述第二间隙子所覆盖的所述部分，以形成多个第二开口，进而暴露所述第二介电特征的一些部分；移除所述第二介电特征未被该第二终止层与所述第二间隙子所覆盖的所述部分，以形成多个第三开口；以及形成多个第二导电特征在所述第二开口中、在所述第三开口中，以及在相邻第二开口之间的多个第四开口中。
在一些实施例中，该主特征的形成包括：形成一主层在该基底上；形成一第一光阻图案在该主层上；以及移除该主层经由该第一光阻图案而暴露的一些部分，以形成该多个主特征。
在一些实施例中，所述第二介电特征的形成包括：形成一第二介电层在该第一终止层上；形成一第二光阻图案在该第二介电层上；以及移除该第二介电层经由该第二光阻图案而暴露的一些部分，以形成该多个第二介电特征；其中所述第三介电特征的形成包括：形成一第三介电层在该第二终止层上；形成一第三光阻图案在该第三介电层上；以及移除该第三介电层经由该第三光阻图案而暴露的一些部分，以形成该多个第三介电特征；其中该第二光阻图案的形成与该第三光阻图案的形成是包括使用一第一光罩，而该第二光阻图案的形成是包括使用一第二光罩，而该第二光罩是与该第一光罩为反调(reverse-tone)。
在一些实施例中，所述第一开口延伸进入所述主特征中。
在一些实施例中，所述第一间隙子的形成包括：沉积一第一间隙子层在所述第二介电特征上，以及在该第一终止层经由所述第二介电特征而暴露的所述部分上；以及移除该第一间隙子层的一些水平部分；其中所述第一开口的形成是与该第一间隙子层的所述水平部分的移除是同时进行。
在一些实施例中，所述第二间隙子的形成包括：沉积一第二间隙子层在所述第三介电特征上，以及在该第二终止层经由所述第三介电特征而暴露的一些部分上；以及移除该第二间隙子层的一些水平部分；其中所述第二开口的形成与该第二间隙子层的所述水平部分的移除是同时进行。
制造具有紧凑的多个间距的多个内连接结构具有相当难度，尤其是当间距小于75nm时。本公开提供一种多重图案化方法，其是可使一半导体结构的间距下降，并制造一紧凑间距的半导体结构。本公开使用一第一遮罩以及一第二遮罩，该第一遮罩是使用在第一与第三微影制程中，该第二遮罩则使用在第二微影制程中，且第二遮罩与第一遮罩为反调(reverse-tone)。此外，本公开使用多个间隙子当成一硬遮罩，并控制所述间隙子的厚度，以调整多个导电特征的宽度。因此，在给定由两个接近的主要特征(例如栅极结构)所界定的间距的情况下，由两个接近的导电特征(例如金属线)所界定的最终间距是可以减半，进而造成一缩减的最小特征尺寸。
上文已相当广泛地概述本公开的技术特征及优点，而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。
附图说明
参阅实施方式与权利要求合并考量图式时，可得以更全面了解本申请案的揭示内容，图式中相同的元件符号是指相同的元件。
图1例示本公开实施例的一种半导体结构的剖视示意图。
图2例示本公开实施例(图1)的半导体结构的顶视示意图。
图3例示本公开实施例的半导体结构的制备方法的流程示意图。
图4到图27例示本公开实施例在不同制造阶段的半导体结构的剖视示意图。
其中，附图标记说明如下：
10：基底
110：主特征
110A：主层
110B：主图案
112：开口
120：光阻特征
120A：第一光阻层
120B：第一光阻图案
122：开口
130：第一介电特征
130A：第一介电层
210：第一终止层
220：第二光阻特征
220A：第二光阻层
220B：第二光阻图案
222：开口
230：第二介电特征
230A：第二介电层
230B：第二介电层
232：开口
240'：水平部分
240：第一间隙子
240A：间隙子层
242：开口
250：第一导电特征
252：开口
310：第二终止层
320：第三光阻特征
320A：第三光阻层
320B：第三光阻图案
322：开口
330：第三介电特征
330A：第三介电层
330B：第三介电层
332：开口
340：第二间隙子
340A：间隙子层
340'：水平部
341：垂直部
350：第二导电特征
400：介电层
1000：半导体结构
2000：制备方法
B：第一宽度
hv1：第一辐射
hv2：第二辐射
hv3：第三辐射
MA1：第一光罩
MA2：第二光罩
O1：第一不透明部
O2：第二不透明部
P1：第一间距
P2：第二间距
S1：上表面
S101：步骤
S103：步骤
S105：步骤
S107：步骤
S109：步骤
S111：步骤
S113：步骤
S115：步骤
S117：步骤
S119：步骤
S121：步骤
S123：步骤
S125：步骤
S127：步骤
S129：步骤
S131：步骤
S133：步骤
S135：步骤
S137：步骤
S139：步骤
S2：上表面
S3：上表面
T1：第一透明部
T2：第二透明部
X：厚度
Y：宽度
具体实施方式
本公开的以下说明伴随并入且组成说明书的一部分的图式，说明本公开的实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。
应当理解，虽然用语「第一(first)」、「第二(second)」、「第三(third)」等可用于本文中以描述不同的元件、部件、区域、层及/或部分，但是这些元件、部件、区域、层及/或部分不应受这些用语所限制。这些用语仅用于从另一元件、部件、区域、层或部分中区分一个元件、部件、区域、层或部分。因此，以下所讨论的「第一装置(firstelement)」、「部件(component)」、「区域(region)」、「层(layer)」或「部分(section)」可以被称为第二装置、部件、区域、层或部分，而不背离本文所教示。
本文中使用的术语仅是为了实现描述特定实施例的目的，而非意欲限制本发明。如本文中所使用，单数形式「一(a)」、「一(an)」，及「该(the)」意欲亦包括复数形式，除非上下文中另作明确指示。将进一步理解，当术语「包括(comprises)」及/或「包括(comprising)」用于本说明书中时，所述术语规定所陈述的特征、整数、步骤、操作、元件，及/或组件的存在，但不排除存在或增添一或更多个其他特征、整数、步骤、操作、元件、组件，及/或上述各者的群组。
此外，为易于说明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所绘示的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。
图1例示本公开实施例的一种半导体结构1000的剖视示意图。请参考图1，半导体结构1000主要包括一基底10、一或多个主特征110、一或多个第一介电特征130、一或多个第二介电特征230、一或多个第三介电特征330、一或多个第一导电特征250、一或多个第二导电特征350、一或多个第一间隙子240、一或多个第二间隙子340、一第一终止层210以及一第二终止层310。所述主特征110与所述第一介电特征130交错地设置在基底10上。一第一间距P1是存在，以使第一间距P1等于从其中一主特征110到相邻的一主特征110的一距离。所述第一导电特征250是位在所述主特征110上，其中每一第一导电特征250的一部分是被其中一第一间隙子240所围绕。每一第一导电特征250是位在其中一主特征110的顶部的中心处，以及第一导电特征250未被第一间隙子240所围绕的一部分是延伸进入主特征110中。第一终止层210覆盖所述主特征110，以及覆盖第一介电特征130经由所述第一导电特征250而暴露的一部分。
所述第二介电特征230、所述第一间隙子240以及所述第二导电特征350是位在第一终止层210上，其中所述第一间隙子240覆盖所述第一导电特征250的各侧壁的一些部分。每一第二导电特征350是部分被所述第二间隙子340所围绕，且位在每一第一介电特征130的顶部的中心处上。一第二间距P2是存在，以使第二间距P2等于从其中一第一导电特征250到最接近的一第二导电特征350的距离加上所述第一导电特征250的宽度。第二间距P2是为第一间距P1的一半。每一第一介电特征130与每一主特征110具有一相同第一宽度，其是等于第一间距P1的一半。所述第一间隙子340与该邓第二间隙子340具有一相同厚度X。每一第一导电特征250与每一第二导电特征350具有一相同宽度Y。所述第二介电特征230、所述第一间隙子240以及所述第一导电特征250具有共面的各上表面，其是形成一第二平坦上表面S2。第二终止层310是在上表面S2上，其中第二终止层310围绕每一第二导电特征350的一部分。第一终止层210的一部分插置在所述第一介电特征130与所述第二介电特征230之间，以及第一终止层210的其他部分是插置在所述第一间隙子240与所述主特征110之间。所述第三介电特征330位在第二终止层310上。所述第二间隙子340位在第二终止层310上，并覆盖所述第三介电特征330的各侧壁。所述第三介电特征330、所述第二间隙子340以及所述第二导电特征350具有共面的各上表面，其是形成一第三平坦上表面S3。
第二终止层310的一部分插置在所述第二间隙子340与所述第二介电特征230之间，第二终止层310的另一部分插置在所述第三介电特征330与所述第一间隙子240之间，以及第二终止层310剩下的一部分插置在所述第三介电特征330与所述第一导电特征250之间。每一第二导电特征350大致位在任意两个第一导电特征250之间。所述第一介电特征130、该邓第二介电特征230以及所述第三介电特征330是合成为一介电层400，而所述主特征110、所述第一导电特征250、所述第一间隙子240以及第一与第二终止层210、310是埋设在介电层400中，且所述第二导电特征350与所述第二间隙子340设置在介电层400中。
图2例示本公开实施例的在图1中的半导体结构1000的顶视示意图。请参考图1及图2，第一间距P1等于4X+2Y，其是为两个接近的主特征110之间的距离加上主特征110的宽度。在一些实施例中，第一间距P1等于两个接近主特征110的各中心线之间的距离。第二间距P2等于2X+Y，其是为两个接近的导电特征250与350之间的距离加上导电特征250或350的宽度。第二间距P2为第一间距P1的一半。
图3例示本公开实施例的一种半导体结构1000的制备方法2000的流程示意图。尤其是，制备方法2000包括一多重图案化制程(multi-patterning process)。图4到图27例示本公开实施例的制备方法2000的各制造阶段的剖视示意图。
请参考图4，依据在图3中的步骤S101，一主层110A形成在一基底10上。在一些实施例中，基底10可为一介电材料，例如氧化硅及/或一低介电常数(low-k)材料。在这些实施例中，基底10可使用一旋转涂布制程或一化学气相沉积(CVD)制程所形成。在其他的实施例中，基底10主要可包含硅、介电材料、导电材料或其组合。在这些实施例中，基底10可包含各式不同掺杂区、介电特征或多阶层内连接(multilevel interconnects)。在一些实施例中，主层110A可包括多晶硅或其他适合的材料。在一些实施例中，主层110A可使用一CVD制程所形成。
请参考图4及图5，依据在图3中的步骤S103，执行一第一微影制程。首先，请参考图4，沉积一第一光阻层120A，以完全覆盖主层110A。在一些实施例中，第一光阻层120A可为一正调(positive tone)光阻(正光阻(positive photoresist))，其特征为使用一显影液(developing solution)移除各暴露的区域。在一些实施例中，第一光阻层120A包括化学增幅型光阻(chemical amplifier(CA)photoresist)。化学增幅型光阻包括一光酸产生剂(photoacid generator，PAG)，其是可被分解以在微影曝光制程期间形成酸(acids)。通过催化反应(catalytic reaction)可产生更多的酸。
请参考图5，使用一第一光罩MA1以及一微影系统，第一光阻层120A是暴露在一第一辐射hv1。在一些实施例中，第一辐射hv1可包括深紫外(deep ultraviolet，DUV)光，但并不以此为限。第一光罩MA1包括多个第一透明部T1以及多个第一不透明部O1。在一实施例中，第一透明部T1与第一不透明部O1在水平长度为相等。曝光是引起光化学反应，该光化学反应改变了第一光阻层120A的一些部分的化学性质。举例来说，是暴露第一光阻层120A对应所述第一透明部T1的一些部分，且对显影制程变得更具有反应。在一些实施例中，在第一光阻层120A暴露之后，可执行一曝光后烘烤(post-exposure baking，PEB)。
接下来，请参考图6，使用一适当的显影液，以冲洗第一光阻层120A的所述暴露部分。第一光阻层120A的暴露部分是与显影液产生反应，并可容易地被移除。在显影制程完成之后，一第一光阻图案120B是形成在主层110A上。第一光阻图案120B包括多个第一光阻特征120以及多个开口122，所述开口122是与所述第一光阻特征120配置在一起。在一些实施例中，所述第一光阻特征120B与所述开口122分别对应到如图5所示的第一光罩MA1的所述第一不透明部O1以及所述第一透明部T1。主层110A的一部分是被所述第一光阻特征120所覆盖。
请参考图7，依据图3中的步骤S105，是执行一第一蚀刻制程。在一些实施例中，是使用第一光阻图案120B当作一蚀刻遮罩已蚀刻主层110A。尤其是，通过一第一蚀刻剂(图未示)移除主层110A未被覆盖的部分，以暴露基底10的一些部分。所以，一主图案110B包括多个主特征110以及多个开口112，且主图案110B是形成在基底10上。在一些实施例中，主特征110可被用来当作在一电晶体中的一栅极结构使用。在一些实施例中，所述主特征110是连接到所述第一光阻特征120，且所述开口112是连通所述开口122。
请参考图8，依据图3中的步骤S107，是执行一第一光阻移除制程。在第一蚀刻制程完成之后，举例来说，第一光阻图案120B可通过一灰化(ashing)制程或一湿蚀刻制程而移除。在一些实施例中，一第一间距P1存在于主图案110B中，其中第一间距P1为两个相邻主特征110的各中心线之间的距离。在一些实施例中，第一间距P1是依据在第一光罩MA1中一预定集成电路布局所界定。
请参考图9，依据图3中的步骤S109，一第一介电层130A沉积在所述开口112中。尤其是，第一介电层130A均匀地且共形地沉积，以充填所述开口112，且覆盖所述主特征110。在一些实施例中，第一介电层130A可包含与基底10相同的材料。在一些实施例中，第一介电层130A可使用一旋转涂布制程或一CVD制程所形成。
请参考图9及图10，在以第一介电层130A充填所述开口112之后，是执行一化学机械研磨(CMP)制程，以移除第一介电层130A在所述主特征110的上表面上的一些部分。在此时，是形成多个第一介电特征130。在一些实施例中，因为第一介电特征130与主特征110是分别对应如图5所示的第一光罩MA1中的第一透明部T1与第一不透明部O1，所以第一介电特征130与主特征110具有一相同第一宽度B，其中第一透明部T1与第一不透明部O1在水平长度为相等。在一些实施例中，第一宽度B等于第一间距P1的一半，意即P1＝2B。在一些实施例中，所述第一介电特征130与所述主特征110具有共面的各上表面，其是形成一平坦上表面S1。
请参考图11，依据图3中的步骤S111，一第一终止层210以及一第二介电层230A形成在上表面S1上。在一些实施例中，第一终止层210可包含氮化硅(SiN)、氮氧化硅(SiON)或其他选择用于相容性(compatibility)的适合的材料，但本公开并不以此为限。在一些实施例中，第一终止层210可使用一等离子体加强化学气相沉积(PECVD)制程所形成。在一些实施例中，第一终止层210可当作一蚀刻终止层使用，以改善平坦化。在一些实施例中，第一终止层210是薄的，较佳者，是小于
Figure BDA0003161525020000121
厚度，但本公开并不以此为限。仍请参考图11，是沉积第二介电层230A，以完全覆盖第一终止层210。在一些实施例中，第二介电层230A可包含与基底10相同的材料。在一些实施例中，第二介电层230A可使用一旋转涂布制程或一CVD制程所形成。在接下来的制程之前，执行一化学机械研磨制程，以平坦化第二介电层230A。
请参考图12及图13，依据图3中的步骤S113，是执行一第二微影制程。首先，请参考图12，是沉积一第二光阻层220A，以完全覆盖第二介电层230A。接着，使用一第二光罩MA2以及一微影系统，将第二光阻层220A暴露在一第二辐射hv2。在一些实施例中，第二辐射hv2可包括深紫外光，但并不以此为限。第二光罩MA2包括多个第二透明部T2以及多个第二不透明部O2。在一些实施例中，第二透明部T2与第二不透明部O2在水平长度为相等。在一些实施例中，第二光罩MA2为第一光罩MA1的一反调(reverse-tone)光罩，意即，所述第二透明部T2与所述第二不透明部O2的配置是相反于所述第一透明部T1与所述第一不透明部O1的配置。曝光引起一光化学反应，该光化学反应改变了第二光阻层220A的一些部分的化学性质。在一些实施例中，在第二光阻层220A暴露之后，可执行一曝光后烘烤。
接下来，请参考图13，使用一适当的显影液以冲洗暴露的第二光阻层220A。第二光阻层220A的暴露部分是与显影液产生反应，且可容易地移除。在显影制程完成之后，一第二光阻图案220B形成在第二介电层230A上。第二光阻图案220B包括多个第二光阻特征220以及多个开口222，所述开口222与所述第二光阻特征220配置在一起。在一些实施例中，所述第二光阻特征220与所述开口222分别对应如图12所示的第二光罩MA2的所述第二不透明部O2与所述第二透明部T2。第二介电层230A的一些部分未被所述第二光阻特征220所覆盖。
请参考图14，依据图3中的步骤S115，是执行一第二蚀刻制程。在一些实施例中，使用第二光阻图案220B当作一蚀刻遮罩以蚀刻第二介电层230A。尤其是，通过一第二蚀刻剂(图未示)以移除第二介电层230A的所述未覆盖部分，以暴露第一终止层210的一些部分。在一些实施例中，第二蚀刻剂可相同于第一蚀刻剂。所以，一第二介电层230B包括多个第二介电特征230以及多个开口232，且形成在第一终止层210上。在一些实施例中，所述第二介电特征230连接到所述第二光阻特征220，以及所述开口232连通所述开口222。
请参考图15，依据图3中的步骤S117，是执行一第二光阻移除制程。在第二蚀刻制程完成之后，可移除第二光阻图案220B。在一些实施例中，因为第二光罩MA2为第一光罩MA1的反调光罩，所以第一间距P1存在于第二介电层230B中，其中第一间距P1等于从其中一第二介电特征230到相邻的一第二介电特征230的距离加上第二介电特征230的宽度。
请参考图16，依据图3中的步骤S119，是执行一第一间隙子沉积。在一些实施例中，一间隙子层240A可共形形成在第二介电层230B与第一终止层210上。在一些实施例中，间隙子层240A可使用一CVD制程或一原子层沉积(ALD)制程所形成。在一些实施例中，间隙子层240A具有一厚度X，其是由沉积状况所精确控制。在一些实施例中，间隙子层240A可包含各式不同的介电材料，而该介电材料是具有高介电常数(hogh-k)。举例来说，介电材料可包括氧化硅(SiO)、氮化硅、氮氧化硅、例如氧化铪(HfO)的金属氧化物或其他选择用于相容性的适合材料，但本公开并不以此为限。
请参考图16及图17，依据图3中的步骤S121，是执行一第一间隙子蚀刻制程。在一些实施例中，第一间隙子蚀刻为一非等向性蚀刻制程，其是移除间隙子层240A的一些水平部分240'，并穿过第一终止层210。所以，包括厚度X的多个间隙子240是余留在第一终止层210上，以覆盖所述第二介电特征230的各侧壁。此外，在第一间隙子蚀刻制程期间，是部分蚀刻所述主特征110，也借此形成多个开口242。在一些实施例中，第一终止层210的一些部分插置在所述第一介电特征130与所述第二介电特征230之间，以及第一终止层210的其他部分插置在所述间隙子240与所述主特征110之间。
请参考图18，依据图3中的步骤S123，是执行一第一导电材料沉积。在一些实施例中，第一导电材料沉积为一电镀制程。尤其是，沉积一导电材料，以充填所述开口242，并完全覆盖所述第二介电特征230与所述间隙子240。在一些实施例中，第一导电材料可包括一低电阻材料，例如铜或铜基合金。或者是，第一导电材料可包括各式不同的材料，例如钨(W)、铝(Al)、金(Au)、银(Ag)及类似物。在所述开口242完全被第一导电材料所填满之后，执行一CMP制程以移除第一导电材料的一部分，进而暴露所述第二介电特征230与所述间隙子240。在此时，形成填满所述开口242的多个第一导电特征250。在一些实施例中，每一第一导电特征250是被所述间隙子240所围绕。此外，可使用间隙子240当成一硬遮罩，以依据间隙子240的厚度X而控制所述开口242的宽度。因此，可使用间隙子240的厚度X来调整第一导电特征250的一宽度Y。举例来说，仍请参考图18，第一导电特征250的宽度Y等于(B－2X)，意即B＝(2X+Y)。在一些实施例中，所述第二介电特征230、所述间隙子240以及所述第一导电特征250具有共面的各上表面，其是形成一平坦上表面S2。在一些实施例中，在第一导电材料沉积之前，一扩散阻障层(图未示)可共形形成在所述开口232与242中。沿所述开口232与242排列的扩散阻障层是当成一绝缘以避免金属扩散，以及当成在第一导电材料与所述介电材料之间的一粘着层。扩散阻障层的材料包括TaN、Ta、Ti、TiN、TiSiN、WN或其组合。在扩散阻障层形成之后，一晶种层(seed layer)(图未示)形成在扩散阻障层上。在一些实施例中，当第一导电材料为含铜材料时，晶种层可为一铜晶种层，其是通过一物理气相沉积(PVD)制程所形成。
请参考图19，依据图3中的步骤S125，一第二终止层310以及一第三介电层330A形成在上表面S2上。在一些实施例中，第二终止层310可包含与第一终止层210相同的材料。在一些实施例中，第二终止层310可当成是一蚀刻终止层，以改善平坦化。在一些实施例中，第二终止层310是薄的，较佳者，是小于
Figure BDA0003161525020000151
厚度，但本公开并不以此为限。仍请参考图19，沉积第三介电层330A以完全覆盖第二终止层310。在一些实施例中，第三介电层330A可包含与基底10相同的材料。在接下来的制程之前，执行一CMP制程以平坦化第三介电层330A。
请参考图20及图21，依据图3中的步骤S127，是执行一第三微影制程。首先，请参考图20，沉积一第三光阻层320A，以完全覆盖第三介电层330A。接着，使用第一光罩MA1以及一微影系统，将第三光阻层320A暴露在一第三辐射hv3中。在一些实施例中，第三辐射hv3可包括深紫外光，但并不以此为限。曝光是引起一光化学反应，该光化学反应改变了第三光阻层320A的一些部分的化学性质。在一些实施例中，在第三光阻层320A暴露之后，是可执行一PEB制程。
接下来，请参考图21，使用一适当的显影液，以冲洗第三光阻层320A的所述暴露部分。第三光阻层320A的暴露部分是与显影液产生反应，并可容易地被移除。在显影制程完成之后，一第三光阻图案320B形成在第三介电层330A上。第三光阻图案320B包括多个第三光阻特征320以及多个开口322，所述开口322是与所述第三光阻特征320配置在一起。在一些实施例中，所述第三光阻特征320与所述开口322分别对应如图20所示的第一光罩MA1的所述第一不透明部O1与所述第一透明部T1。第三介电层330A的一些部分并未被所述第三光阻特征320所覆盖。
请参考图22，依据图3中的步骤S129，是执行一第三蚀刻制程。在一些实施例中，如图21所示，使用第三光阻图案320B当成一蚀刻遮罩以蚀刻第三介电层330A。尤其是，通过一第三蚀刻剂(图未示)以移除第三介电层330A的所述未覆盖部分，以暴露第二终止层310的一些部分。在一些实施例中，第三蚀刻剂可与第一蚀刻剂或第二蚀刻剂相同。所以，一第三介电层330B是包括多个第三介电特征330以及多个开口332，并形成在第二终止层310上。在一些实施例中，所述第三介电特征330连接到所述第三光阻特征320，以及所述开口332连通所述开口322。
请参考图23，依据图3中的步骤S131，是执行一第三光阻移除制程。在第三蚀刻制程完成之后，可移除第三光阻图案320B。在一些实施例中，因为第三微影制程使用第一光罩MA1，所以第一间距P1存在于第三介电层330B中，其中第一间距P1等于从其中一第三介电特征330到邻近的一第三介电特征330加上第三介电特征330的宽度。
请参考图24，依据图3中的步骤S133，是执行一第二间隙子沉积。在一些实施例中，一间隙子层340A可共形形成在第三介电层330B上以及在第二终止层310精油第三介电层330B暴露的一些部分上。间隙子层340A可包括多个水平部340'以及多个垂直部341，所述水平部340'覆盖所述第三介电特征330的各上表面以及第二终止层310未被所述第三介电特征330所占据的一些部分，所述垂直部341覆盖所述第三介电特征330的各侧壁。在一些实施例中，可使用一CVD制程或一ALD制程而形成间隙子层340A。在一些实施例中，间隙子层340A具有与间隙子层240A相同的厚度X。在一些实施例中，间隙子层340A可包含与间隙子层240A相同的材料。
请参考图25，依据图3中的步骤S135，是执行一第二间隙子蚀刻制程。在一些实施例中，如图24所示，第二间隙子蚀刻制程为一非等向性蚀刻制程，其是移除间隙子层340A的所述水平部340'以及第二终止层310未被间隙子层340A的所述垂直部341所保护的一些部分。因此，包括厚度X的多个间隙子340是余留在第二终止层310上，以覆盖所述第三介电特征330的各侧壁。在第二间隙子蚀刻期间，是形成穿经第二终止层310的多个开口312，进而暴露所述第二介电特征230。在一些实施例中，第二终止层310的一些部分插置在所述间隙子340与所述第二介电特征230之间，第二终止层310的一部分插置在所述第三介电特征330与所述间隙子240之间，以及第二终止层310的剩余部分插置在所述第三介电特征330与所述第一导电特征250之间。
请参考图26，依据图3中的步骤S137，是执行一第四蚀刻制程。在一些实施例中，是蚀刻所述第二介电特征230通过如图25所示的所述开口312而暴露的一些部分，以暴露第一终止层210。在一些实施例中，第四蚀刻制程与第二间隙子蚀刻可在一单一步骤或个别不同步骤中执行。在一些实施例中，当第四蚀刻制程与第二间隙子蚀刻制程在个别不同步骤中执行时，可正确地选择在第二间隙子蚀刻制程中的蚀刻剂，以使间隙子层340A与第二终止层310具有一蚀刻率，是大于所述第二介电特征230的蚀刻率。在第四蚀刻制程完成之后，是形成多个开口252以暴露第一终止层210。
请参考图27，依据图3中的步骤S139，执行一第二导电材料沉积。在一些实施例中，第二导电材料沉积为一电镀制程。尤其是，沉积一第二导电材料以充填所述开口252与312，并完全覆盖所述第三介电特征330与所述间隙子340。在一些实施例中，第二导电材料可与第一袄电材料相同。在所述开口252与312完全被第二导电材料所填满之后，是执行一CMP制程以移除第二导电材料的一部分，进而暴露所述第三介电特征330与所述间隙子340。在此时，形成沉积在所述开口252与312中的多个第二导电特征350，以及通常形成一半导体结构1000。在一些实施例中，所述第三介电特征330、所述340以及所述第二导电特征350具有共面的各上表面，其是形成一平坦上表面S3。在一些实施例中，在第二导电材料沉积之前，一扩散阻障层(图未示)可共形形成在所述开口252与312中。沿所述开口252与312排列的扩散阻障层是当成一绝缘以避免金属扩散，以及当成在第二导电材料与所述介电材料之间的一粘着层。在扩散阻障层形成之后，一晶种层(图未示)形成在扩散阻障层上。在一些实施例中，当第二导电材料为含铜材料时，晶种层可为一铜晶种层，其是通过一物理气相沉积制程所形成。
仍请参考图27，在一些实施例中，每一第二导电特征350的一部分是被所述间隙子340所围绕。此外，可使用间隙子340当作一硬遮罩，以依据间隙子340的厚度X而控制所述开口252与312的宽度。因此，是可使用间隙子340的厚度，以调整所述第二导电特征350的宽度。举例来说，如图27所示，第二导电特征305的宽度等于(B－2X)，意即亦等于第一导电特征250的宽度Y。在一些实施例中，一第二间距P2等于从其中一第一导电特征250到最近的一导电特征350的距离加上其中一第一或第二导电特征250或350的宽度。在一些实施例中，第二间距P2等于第一导电特征250或第二导电特征350的宽度Y加上间隙子240或间隙子340之后度X的两倍，意即P2＝(2X+Y)。因为P1＝2B以及B＝(2X+Y)，所以P1＝2P2。因此，第二间距P2为第一间距P1的一半。
难以制造具有紧凑的多个间距的多个内连接结构，尤其是当间距小于75nm时。本公开提供一多重图案化方法，其是可使一半导体结构的间距下降，并制造一紧凑间距的半导体结构。本公开使用一第一遮罩以及一第二遮罩，该第一遮罩是使用在第一与第三微影制程中，该第二遮罩则使用在第二微影制程中，且第二遮罩与第一遮罩为反调(reverse-tone)。此外，本公开使用多个间隙子当成一硬遮罩，并控制所述间隙子的厚度，以调整多个导电特征的宽度。因此，在给定由两个接近的主要特征(例如栅极结构)所界定的间距的情况下，由两个接近的导电特征(例如金属线)所界定的最终间距是可以减半，进而造成一缩减的最小特征尺寸。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。
再者，本申请案的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本申请案的权利要求内。

Claims (20)

1.一种半导体结构，包括：
一基底；
一介电层，设置在该基底上；
至少一主特征，设置在该介电层中，并接触该基底；
至少一第一导电特征，设置在该介电层中，并位在该主特征上；
至少一第一间隙子，插置在该介电层与该第一导电特征的一部分之间；
多个第二导电特征，设置在该介电层中，以及在该第一导电特征的任一侧上；以及
多个第二间隙子，插置在该介电层与所述第二导电特征的一部分之间。
2.如权利要求1所述的半导体结构，其中该第一导电特征是位在该主特征中心。
3.如权利要求1所述的半导体结构，其中该介电层包括多个第一介电特征，位在该基底上以及在该主特征的任一侧上，其中一第一间距是等于在二相邻第一介电特征的各中心线之间的距离，一第二间距等于从其中一第一导电特征到一最接近的第二导电特征加上其中一第一或第二导电特征的一宽度，以及该第二间距为该第一间距的一半。
4.如权利要求3所述的半导体结构，其中所述第一介电特征与所述主特征具有一相同第一宽度，其是等于该第一间距的一半。
5.如权利要求3所述的半导体结构，还包括一第一终止层，是覆盖所述第一介电特征以及所述主特征的一部分，其中该第一终止层围绕所述第一导电特征的一些部分，以及所述第一间隙子位在该第一终止层上，并覆盖所述第一导电特征位在该第一终止层上的一些部分。
6.如权利要求5所述的半导体结构，其中该介电层还包括多个第二介电特征，是位在该第一终止层上。
7.如权利要求6所述的半导体结构，其中所述第二介电特征、所述第一间隙子以及所述第一导电特征具有共面的各上表面，其是形成一第一平坦上表面。
8.如权利要求7所述的半导体结构，还包括一第二终止层，位在该第一平坦上表面上，其中所述第二导电特征的一些部分是被该第二终止层所围绕。
9.如权利要求8所述的半导体结构，其中该介电层还包括多个第三介电特征，位在该第二终止层上。
10.如权利要求9所述的半导体结构，其中所述第二间隙子位在该第二终止层上，并覆盖所述第三介电特征的各侧壁。
11.如权利要求10所述的半导体结构，其中所述第三介电特征、所述第二间隙子以及所述第二导电特征具有共面的各上表面，其是形成一第二平坦上表面。
12.如权利要求1所述的半导体结构，其中该第一导电特征延伸进入该主特征中。
13.如权利要求1所述的半导体结构，其中该第一间隙子与该第二间隙子具有相同厚度。
14.如权利要求1所述的半导体结构，其中该第一导电特征与所述第二导电特征具有一相同宽度。
15.一种半导体结构的制备方法，包括：
形成多个主特征在一基底上；
形成一第一介电层在该基底上，其中该第一介电层包括多个第一介电特征，是位在所述主特征的任一侧上；
形成一第一终止层在所述第一介电特征与所述主特征上；
形成一第二介电层在该第一终止层上，其中该第二介电层包括多个第二介电特征，是位在所述第一介电特征上；
形成多个第一间隙子在所述第二介电特征的各侧壁上；
形成多个第一开口，以穿经该第一终止层未被该第二介电层与所述第一间隙子所覆盖的一些部分；
形成多个第一导电特征在所述第一开口中，并接触所述主特征；
形成一第二终止层，以覆盖所述第二介电特征、所述第一间隙子以及所述第一导电特征；
形成多个第三介电特征在所述第一间隙子与所述第一导电特征上；
形成多个第二间隙子在所述第三介电特征的各侧壁上；
移除该第二终止层未被所述第三介电特征与所述第二间隙子所覆盖的所述部分，以形成多个第二开口，进而暴露所述第二介电特征的一些部分；
移除所述第二介电特征未被该第二终止层与所述第二间隙子所覆盖的所述部分，以形成多个第三开口；以及
形成多个第二导电特征在所述第二开口中、在所述第三开口中，以及在相邻第二开口之间的多个第四开口中。
16.如权利要求15所述的制备方法，其中该主特征的形成包括：
形成一主层在该基底上；
形成一第一光阻图案在该主层上；以及
移除该主层经由该第一光阻图案而暴露的一些部分，以形成该多个主特征。
17.如权利要求15所述的制备方法，其中所述第二介电特征的形成包括：
形成一第二介电层在该第一终止层上；
形成一第二光阻图案在该第二介电层上；以及
移除该第二介电层经由该第二光阻图案而暴露的一些部分，以盈成该多个第二介电特征；
其中所述第三介电特征的形成包括：
形成一第三介电层在该第二终止层上；
形成一第三光阻图案在该第三介电层上；以及
移除该第三介电层经由该第三光阻图案而暴露的一些部分，以形成该多个第三介电特征；
其中该第二光阻图案的形成与该第三光阻图案的形成是包括使用一第一光罩，而该第二光阻图案的形成是包括使用一第二光罩，而该第二光罩是与该第一光罩为反调。
18.如权利要求16所述的制备方法，其中所述第一开口延伸进入所述主特征中。
19.如权利要求15所述制备方法，其中所述第一间隙子的形成包括：
沉积一第一间隙子层在所述第二介电特征上，以及在该第一终止层经由所述第二介电特征而暴露的所述部分上；以及
移除该第一间隙子层的一些水平部分；
其中所述第一开口的形成是与该第一间隙子层的所述水平部分的移除是同时进行。
20.如权利要求15所述的制备方法，其中所述第二间隙子的形成包括：
沉积一第二间隙子层在所述第三介电特征上，以及在该第二终止层经由所述第三介电特征而暴露的一些部分上；以及
移除该第二间隙子层的一些水平部分；
其中所述第二开口的形成与该第二间隙子层的所述水平部分的移除是同时进行。
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Publication number Priority date Publication date Assignee Title
TW517339B (en) * 2001-07-25 2003-01-11 Promos Technologies Inc Method of preventing short circuit between contact window and metal line
US7052972B2 (en) * 2003-12-19 2006-05-30 Micron Technology, Inc. Method for forming sublithographic features during the manufacture of a semiconductor device and a resulting in-process apparatus
US7037774B1 (en) * 2004-10-21 2006-05-02 Integrated Device Technology, Inc. Self-aligned contact structure and process for forming self-aligned contact structure
US9240346B2 (en) * 2013-03-14 2016-01-19 Taiwan Semiconductor Manufacturing Co., Ltd. Double patterning method
CN107004633B (zh) * 2014-12-22 2020-10-30 英特尔公司 使用交替硬掩模和密闭性蚀刻停止衬垫方案使紧密间距导电层与引导通孔接触的方法和结构
US10510598B2 (en) * 2016-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned spacers and method forming same
WO2019195422A1 (en) 2018-04-03 2019-10-10 Tokyo Electron Limited Subtractive interconnect formation using a fully self-aligned scheme
US11043373B2 (en) 2018-07-31 2021-06-22 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect system with improved low-k dielectrics
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