CN113964180A - 一种具有低损耗性能的超结igbt器件及其制备方法 - Google Patents
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Abstract
本发明公开了一种具有低损耗性能的超结IGBT器件，所述器件包括：集电极、P集电极区、N‑buffer区、N‑pillar区、P‑pillar区、栅氧化层、N‑base区、P注入区、第一栅极、第二栅极、N+注入区、源极金属、P+注入区和P‑base区。本发明通过在器件的第二栅极的氧化层中注入带负电离子，能够与P‑pillar区、N‑base区、P注入区形成一个耗尽型的P沟道MOS管，这个MOS管能够作为器件存储空穴的开关，当IGBT导通时，MOS管关闭然后存储空穴，从而提高电导调制效果，降低器件导通电阻，降低导通功耗；当IGBT关闭时，MOS管开启释放空穴，提供一个低电阻的通道并加速空穴流出，提升了开关速度并减小了开关损耗。
Description
技术领域
本发明属于半导体技术领域，具体涉及一种具有低损耗性能的超结IGBT器件及其制备方法。
背景技术
IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)是目前发展最快的一种混合型电力电子器件，其既有MOSFET(Metal Oxide Semiconductor FieldEffect Transistor，金属氧化物半导体型场效应管)的输入阻抗高、控制功率小、驱动电路简单、开关速度高、开关损耗小的优点，又具有双极功率晶体管的电流密度大、饱和压降低、电流处理能力强的优点，在高压、大电流、高速三方面是其他功率器件不能比拟的。
然而，在高压状态下，IGBT内阻大、导通损耗大、抗过压能力弱，另外，由于在同一水平上，IGBT器件中N-pillar区电势高于P-pillar区形成反偏PN结，横向电场将空穴推入P-pillar区然后流入源极，造成空穴浓度下降，会削弱电导调制效果，从而增加了导通功耗。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种具有低损耗性能的超结IGBT器件及其制备方法。本发明要解决的技术问题通过以下技术方案实现：
一种具有低损耗性能的超结IGBT器件，所述器件包括：集电极(1)、P集电极区(2)、N-buffer区(3)、N-pillar区(4)、P-pillar区(5)、栅氧化层(6)、N-base区(7)、P注入区(8)、第一栅极(14)、第二栅极(9)、N+注入区(10)、源极金属(11)、P+注入区(12)和P-base区(13)；其中，所述P集电极区(2)位于所述集电极(1)上方；所述N-buffer区(3)位于所述P集电极区(2)上方；所述N-pillar区(4)位于所述N-buffer区(3)上方，且所述N-pillar区(4)的右侧设置有所述P-pillar区(5)；所述P-pillar区(5)水平方向的长度为所述N-pillar区(4)水平方向长度的一半；所述P-base区(13)位于所述N-pillar区(4)的上方，所述P+注入区(12)位于所述P-base区(13)上方的左侧，所述N+注入区(10)位于所述P-base区(13)上方的右侧；所述N-base区(7)位于所述P-pillar区(5)的上方，所述P注入区(8)位于所述N-base区(7)的上方；所述栅氧化层(6)部分位于P注入区(8)和N+注入区(10)、N-base区(7)和P-base、P-pillar区(5)和N-pillar区(4)的内部；其中，栅氧化层(6)顶部超出P注入区(8)、N+注入区(10)的上表面，且部分覆盖P注入区(8)、N+注入区(10)的上表面；所述第一栅极(14)位于所述栅氧化层(6)内部的左侧部分区域，所述第二栅极(9)位于所述栅氧化层(6)内部的右侧部分区域；所述源极金属(11)位于所述P+注入区(12)、所述N+注入区(10)、所述栅氧化层(6)和P注入区(8)的上方。
在本发明的一个实施例中，所述栅氧化层(6)关于所述N-pillar区(4)和所述P-pillar区(5)之间的交接线对称。
在本发明的一个实施例中，所述栅氧化层(6)下方的左侧拐角和右侧拐角均为圆弧形状，所述圆弧形状对应有预设曲率半径。
本发明的有益效果：
1、本发明的超结IGBT器件具有空穴存储开关，在漂移区采用超结结构，能够在提高器件阻断能力的同时降低器件的导通电阻，获得较高阻断能力，并且导通压降更低从而能够得到更低的导通功耗，关断前半段P-pillar区为器件提供了一个低电阻的空穴提取通道，减短了关断时间并降低了关断功耗。
2、本发明超结IGBT器件，在P-pillar区之上增加了N-base区、P注入区、第二栅极，所述第二栅极与所述栅氧化层下方的右侧拐角之间形成有沟槽结构，在沟槽结构中注入负离子能够形成一个耗尽型的P-MOS。这个耗尽型的P-MOS受到栅极电压的控制，栅压为正值时，IGBT导通且P-MOS关断，阻断空穴从P-pillar区流出从而提高空穴存储效果，提高了电导调制效果，降低了导通电阻；当栅压为0时，IGBT关断但P-MOS导通，漂移区内的空穴经导通P-MOS流出，减少关断时间和关断功耗。P-MOS开关解决了器件空穴堆积效果和关断功耗与时间的矛盾，获得了更低的功耗和开关特性。
3、本发明的超结IGBT器件，降低了P集电极区的掺杂并减薄了集电极区厚度，降低了注入效率从而降低了关断功耗，同时较低掺杂和减薄的P集电极区在关断时有利于电子快速提取，降低了关断损耗、减少了关断时间。
4、本发明超结IGBT器件栅氧化层下方的左侧拐角和右侧拐角均为圆弧形状，所述圆弧形状对应有预设曲率半径，避免了电场在拐角处聚集，从而提高了击穿电压和器件可靠性。
以下将结合附图及实施例对本发明做进一步详细说明。
附图说明
图1是本发明实施例提供的一种具有低损耗性能的超结IGBT器件结构示意图；
图2a-2h是本发明实施例提供的一种具有低损耗性能的超结IGBT器件制备工艺示意图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
请参见图1，图1是本发明实施例提供的一种具有低损耗性能的超结IGBT器件结构示意图，所述器件包括：集电极(1)、P集电极区(2)、N-buffer区(3)、N-pillar区(4)、P-pillar区(5)、栅氧化层(6)、N-base区(7)、P注入区(8)、第一栅极(14)、第二栅极(9)、N+注入区(10)、源极金属(11)、P+注入区(12)和P-base区(13)。
所述P集电极区(2)位于所述集电极(1)上方。
所述N-buffer区(3)位于所述P集电极区(2)上方。
所述N-pillar区(4)位于所述N-buffer区(3)上方，且所述N-pillar区(4)的右侧设置有所述P-pillar区(5)；所述P-pillar区(5)水平方向的长度为所述N-pillar区(4)水平方向长度的一半。
所述P-base区(13)位于所述N-pillar区(4)的上方，所述P+注入区(12)位于所述P-base区(13)上方的左侧，所述N+注入区(10)位于所述P-base区(13)上方的右侧。
所述N-base区(7)位于所述P-pillar区(5)的上方，所述P注入区(8)位于所述N-base区(7)的上方。
所述栅氧化层(6)部分位于P注入区(8)和N+注入区(10)、N-base区(7)和P-base、P-pillar区(5)和N-pillar区(4)的内部；其中，栅氧化层(6)顶部超出P注入区(8)、N+注入区(10)的上表面，且部分覆盖P注入区(8)、N+注入区(10)的上表面。
所述第一栅极(14)位于所述栅氧化层(6)内部的左侧部分区域，所述第二栅极(9)位于所述栅氧化层(6)内部的右侧部分区域。
所述源极金属(11)位于所述P+注入区(12)、所述N+注入区(10)、所述栅氧化层(6)和P注入区(8)的上方。
可选的，所述栅氧化层(6)关于所述N-pillar区(4)和所述P-pillar区(5)之间的交接线对称。
可选的，所述栅氧化层(6)下方的左侧拐角和右侧拐角均为圆弧形状，所述圆弧形状对应有预设曲率半径。
可选的，所述第二栅极与所述栅氧化层(6)下方的右侧拐角之间形成有沟槽结构，其中，所述沟槽结构中包括预设剂量的带负电的离子。
可选的，所述P-pillar区(5)上表面与N-pillar区(4)上表面位于同一水平高度；所述N-base区(7)上表面与所述P-base区(13)上表面位于同一水平高度；所述P注入区(8)上表面、所述N+注入区(10)上表面与P+注入区(12)上表面位于同一水平高度。
可选的，所述第一栅极(14)上表面和第二栅极(9)上表面与N+注入区(10)上表面位于同一水平高度；所述第一栅极(14)和第二栅极(9)在垂直方向的长度大于N-base区(7)和P注入区(8)在垂直方向的长度之和；所述第一栅极(14)和第二栅极(9)关于所述N-pillar区(4)和所述P-pillar区(5)之间的交接线对称，且连接同一电位。
可选的，所述N+注入区(10)在水平方向上的长度为0.4μm-0.7μm，在垂直方向上的长度为0.7μm-1.3μm，掺杂浓度为4.5×1018cm-3-1.1×1019cm-3。
可选的，所述P+注入区(12)在水平方向上的长度为3.9μm-4.4μm，在垂直方向上的长度为0.7μm-1.3μm与N+注入区在垂直方向上的长度相同,掺杂浓度为8.3×1018cm-3-3.5×1019cm-3。
可选的，所述P-base区(13)在水平方向上的长度为4.3μm-5.1μm，在垂直方向上的长度为1.6μm-2.3μm；P-base区(13)在水平方向上的长度等于N+注入区(10)和P+注入区(12)在水平方向上的长度之和，掺杂浓度为4.3×1015cm-3-5.5×1016cm-3。
可选的，所述P注入区(8)在水平方向上的长度为0.4μm-0.7μm，在垂直方向上的长度为1.6μm-2.3μm，掺杂浓度为2.8×1016cm-3-7.4×1016cm-3。
可选的，所述N-base区(7)在水平方向上的长度为4.3μm-5.1μm，在垂直方向上的长度为1.6μm-2.3μm，掺杂浓度为3.1×1015cm-3-4.0×1015cm-3。
可选的，所述P-pillar区(5)在水平方向上的长度为5.2μm-6.1μm，在垂直方向上的长度为40μm-100μm，掺杂浓度为2.7×1015cm-3-4.4×1016cm-3。
可选的，所述N-buffer区(3)在水平方向上的长度为10.4μm-12.2μm，在垂直方向上的长度为3.2μm-5.5μm，掺杂浓度为7.1×1018cm-3-1.4×1019cm-3。
可选的，所述P集电极区(2)在水平方向上的长度为10.4μm-12.2μm，在垂直方向上的长度为0.5μm-0.9μm，掺杂浓度为4.5×1016cm-3-5.2×1016cm-3。
可选的，所述P集电极区(2)、N-buffer区(3)、N-pillar区(4)水平方向上的长度相同。
可选的，所述P-pillar区(5)水平方向上的长度为5.2μm-6.1μm，在垂直方向上的长度为40μm-100μm。
可选的，所述N-pillar区(4)在水平方向上的长度为10.4μm-12.2μm，在垂直方向上的长度为9.2μm-13.1μm，掺杂浓度为2.7×1015cm-3-4.4×1016cm-3。
可选的，所述栅氧化层(6)在水平方向上的长度为6.5μm-7.1μm，在垂直方向上的长度为5.9μm-6.4μm，左侧拐角和右侧拐角的圆弧形状的预设曲率半径的曲率半径为1.34μm-1.57μm。
右侧拐角的圆弧形状边缘与第二栅极形成沟槽，本发明能够在掩模版保护下在该沟槽中注入带负电的离子，注入的负离子堆挤在N-base区与第二栅极相对的沟槽部分。
可选的，所述第一栅极(14)、第二栅极(9)在水平方向上的长度为2.1μm-2.4μm，垂直方向上的长度为4.8μm-5.3μm。
可选的，所述第一栅极由重掺杂的多晶硅制成，掺杂浓度为7.1×1019cm-3-1.4×1020cm-3；所述第二栅极由轻掺杂的多晶硅制成，掺杂浓度为2.1×1015cm-3-2.4×1015cm-3。
综上，本发明的有益效果：
1、本发明的超结IGBT器件具有空穴存储开关，在漂移区采用超结结构，能够在提高器件阻断能力的同时降低器件的导通电阻，获得较高阻断能力，并且导通压降更低从而能够得到更低的导通功耗，关断前半段P-pillar区为器件提供了一个低电阻的空穴提取通道，减短了关断时间并降低了关断功耗。
2、本发明超结IGBT器件，在P-pillar区之上增加了N-base区、P注入区、第二栅极，所述第二栅极与所述栅氧化层下方的右侧拐角之间形成有沟槽结构，在沟槽结构中注入负离子能够形成一个耗尽型的P-MOS。这个耗尽型的P-MOS受到栅极电压的控制，栅压为正值时，IGBT导通且P-MOS关断，阻断空穴从P-pillar区流出从而提高空穴存储效果，提高了电导调制效果，降低了导通电阻；当栅压为0时，IGBT关断但P-MOS导通，漂移区内的空穴经导通P-MOS流出，减少关断时间和关断功耗。P-MOS开关解决了器件空穴堆积效果和关断功耗与时间的矛盾，获得了更低的功耗和开关特性。
3、本发明的超结IGBT器件，降低了P集电极区的掺杂并减薄了集电极区厚度，降低了注入效率从而降低了关断功耗，同时较低掺杂和减薄的P集电极区在关断时有利于电子快速提取，降低了关断损耗、减少了关断时间，即，改善了开关特性。
4、本发明超结IGBT器件栅氧化层下方的左侧拐角和右侧拐角均为圆弧形状，所述圆弧形状对应有预设曲率半径，避免了电场在拐角处聚集，从而提高了击穿电压和器件可靠性。
实施例二
请参见图2a-2h，图2a-2h是本发明实施例提供的一种具有低损耗性能的超结IGBT器件制备工艺示意图。所述具有低损耗性能的超结IGBT器件制备方法包括：
步骤1：在N掺杂为3.7×1015cm-3的硅片上刻蚀深50μm宽5.5μm的凹槽。
参见图2a所示。
步骤2：在刻蚀的凹槽中外延生长P型硅作为P-pillar区，掺杂为3.7×1015cm-3。
参见图2b所示。
步骤3：在硅片上表面外延生长一层P型硅，厚度为1.7μm，掺杂为5.1×1016cm-3；以及在P型硅上在生长一层P型硅，厚度为0.75μm，掺杂为8.4×1018cm-3。
参见图2c所示。
步骤4：制造掩模版然后在最上层的P型硅上刻蚀凹槽，外延生长硅并对其进行离子注入，以形成N+注入区。
参见图2d所示。
步骤5：刻蚀栅氧化层凹槽，生长SiO2填满整个凹槽，再对SiO2氧化层刻蚀形成两个相同尺寸且关于N-pillar区和P-pillar区交界线对称的凹槽，在左边的凹槽里淀积重掺杂的多晶硅作为第一栅极，掺杂为1.1×1020cm-3；在右边的凹槽淀积轻掺杂的多晶硅作为第二栅极，其掺杂为2.2×1015cm-3；制作掩模版，并在第二栅极与所述栅氧化层下方的右侧拐角之间的沟槽结构中进行高能离子注入，形成一条带负电的SiO2堆积槽。
参见图2e所示。
步骤6：刻蚀栅氧化层右侧两层生长的P型硅层，外延生长一层N型硅；对所述N型硅进行进行掺杂处理及快速退火处理，其厚度为1.7μm,掺杂浓度为3.4×1015cm-3。
通常在高温下用磷作扩散的掺杂剂进行掺杂处理。
参见图2f所示。
步骤7：在N型硅上外延生长一层P型硅，厚度为0.75μm；对所述P型硅进行掺杂处理及快速退火处理，形成掺杂浓度为3.8×1017cm-3。
参加图2g所示。
步骤8：在硅片上表面生长一层厚度为20μm的SiO2氧化层，并刻蚀露出全部的P+注入区，与部分的N+注入区和P注入区，淀积金属并平坦化处理；背面高能离子注入形成重掺杂的N-buffer区，然后再通过背面扩散受主杂质形成较浅的低掺杂P发射极区。
参见图2h所示。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。
尽管在此结合各实施例对本申请进行了描述，然而，在实施所要求保护的本申请过程中，本领域技术人员通过查看所述附图、公开内容、以及所附权利要求书，可理解并实现所述公开实施例的其他变化。在权利要求中，“包括”(comprising)一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况。单个处理器或其他单元可以实现权利要求中列举的若干项功能。相互不同的从属权利要求中记载了某些措施，但这并不表示这些措施不能组合起来产生良好的效果。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (10)
1.一种具有低损耗性能的超结IGBT器件，其特征在于，所述器件包括：集电极(1)、P集电极区(2)、N-buffer区(3)、N-pillar区(4)、P-pillar区(5)、栅氧化层(6)、N-base区(7)、P注入区(8)、第一栅极(14)、第二栅极(9)、N+注入区(10)、源极金属(11)、P+注入区(12)和P-base区(13)；其中，
所述P集电极区(2)位于所述集电极(1)上方；
所述N-buffer区(3)位于所述P集电极区(2)上方；
所述N-pillar区(4)位于所述N-buffer区(3)上方，且所述N-pillar区(4)的右侧设置有所述P-pillar区(5)；所述P-pillar区(5)水平方向的长度为所述N-pillar区(4)水平方向长度的一半；
所述P-base区(13)位于所述N-pillar区(4)的上方，所述P+注入区(12)位于所述P-base区(13)上方的左侧，所述N+注入区(10)位于所述P-base区(13)上方的右侧；
所述N-base区(7)位于所述P-pillar区(5)的上方，所述P注入区(8)位于所述N-base区(7)的上方；
所述栅氧化层(6)部分位于P注入区(8)和N+注入区(10)、N-base区(7)和P-base、P-pillar区(5)和N-pillar区(4)的内部；其中，栅氧化层(6)顶部超出P注入区(8)、N+注入区(10)的上表面，且部分覆盖P注入区(8)、N+注入区(10)的上表面；
所述第一栅极(14)位于所述栅氧化层(6)内部的左侧部分区域，所述第二栅极(9)位于所述栅氧化层(6)内部的右侧部分区域；
所述源极金属(11)位于所述P+注入区(12)、所述N+注入区(10)、所述栅氧化层(6)和P注入区(8)的上方。
2.根据权利要求1所述的器件，其特征在于，所述栅氧化层(6)关于所述N-pillar区(4)和所述P-pillar区(5)之间的交接线对称。
3.根据权利要求1所述的器件，其特征在于，所述栅氧化层(6)下方的左侧拐角和右侧拐角均为圆弧形状，所述圆弧形状对应有预设曲率半径。
4.根据权利要求3所述的器件，其特征在于，所述第二栅极与所述栅氧化层(6)下方的右侧拐角之间形成有沟槽结构，其中，所述沟槽结构中包括预设剂量的带负电的离子。
5.根据权利要求1所述的器件，其特征在于，所述P-pillar区(5)上表面与N-pillar区(4)上表面位于同一水平高度；所述N-base区(7)上表面与所述P-base区(13)上表面位于同一水平高度；所述P注入区(8)上表面、所述N+注入区(10)上表面与P+注入区(12)上表面位于同一水平高度。
6.根据权利要求1所述的器件，其特征在于，所述第一栅极(14)上表面和第二栅极(9)上表面与N+注入区(10)上表面位于同一水平高度；所述第一栅极(14)和第二栅极(9)在垂直方向的长度大于N-base区(7)和P注入区(8)在垂直方向的长度之和；所述第一栅极(14)和第二栅极(9)关于所述N-pillar区(4)和所述P-pillar区(5)之间的交接线对称，且连接同一电位。
7.根据权利要求1所述的器件，其特征在于，所述N+注入区(10)在水平方向上的长度为0.4μm-0.7μm，在垂直方向上的长度为0.7μm-1.3μm，掺杂浓度为4.5×1018cm-3-1.1×1019cm-3；
所述P+注入区(12)在水平方向上的长度为3.9μm-4.4μm，在垂直方向上的长度为0.7μm-1.3μm与N+注入区在垂直方向上的长度相同，掺杂浓度为8.3×1018cm-3-3.5×1019cm-3。
8.根据权利要求1所述的器件，其特征在于，所述P-base区(13)在水平方向上的长度为4.3μm-5.1μm，在垂直方向上的长度为1.6μm-2.3μm；P-base区(13)在水平方向上的长度等于N+注入区(10)和P+注入区(12)在水平方向上的长度之和，掺杂浓度为4.3×1015cm-3-5.5×1016cm-3；
所述P注入区(8)在水平方向上的长度为0.4μm-0.7μm，在垂直方向上的长度为1.6μm-2.3μm，掺杂浓度为2.8×1016cm-3-7.4×1016cm-3；
所述N-base区(7)在水平方向上的长度为4.3μm-5.1μm，在垂直方向上的长度为1.6μm-2.3μm，掺杂浓度为3.1×1015cm-3-4.0×1015cm-3；
所述P-pillar区(5)在水平方向上的长度为5.2μm-6.1μm，在垂直方向上的长度为40μm-100μm，掺杂浓度为2.7×1015cm-3-4.4×1016cm-3；
所述N-buffer区(3)在水平方向上的长度为10.4μm-12.2μm，在垂直方向上的长度为3.2μm-5.5μm，掺杂浓度为7.1×1018cm-3-1.4×1019cm-3；
所述P集电极区(2)在水平方向上的长度为10.4μm-12.2μm，在垂直方向上的长度为0.5μm-0.9μm，掺杂浓度为4.5×1016cm-3-5.2×1016cm-3。
9.根据权利要求1所述的器件，其特征在于，所述P集电极区(2)、N-buffer区(3)、N-pillar区(4)水平方向上的长度相同；
所述P-pillar区(5)水平方向上的长度为5.2μm-6.1μm，在垂直方向上的长度为40μm-100μm；
所述N-pillar区(4)在水平方向上的长度为10.4μm-12.2μm，在垂直方向上的长度为9.2μm-13.1μm，掺杂浓度为2.7×1015cm-3-4.4×1016cm-3；
所述栅氧化层(6)在水平方向上的长度为6.5μm-7.1μm，在垂直方向上的长度为5.9μm-6.4μm，左侧拐角和右侧拐角的圆弧形状的预设曲率半径的曲率半径为1.34μm-1.57μm。
10.根据权利要求1所述的器件，其特征在于，所述第一栅极(14)、第二栅极(9)在水平方向上的长度为2.1μm-2.4μm，垂直方向上的长度为4.8μm-5.3μm；
所述第一栅极(14)由重掺杂的多晶硅制成，掺杂浓度为7.1×1019cm-3-1.4×1020cm-3；
所述第二栅极(9)由轻掺杂的多晶硅制成，掺杂浓度为2.1×1015cm-3-2.4×1015cm-3。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114551577A (zh) * | 2022-04-28 | 2022-05-27 | 深圳市美浦森半导体有限公司 | 一种igbt器件及其制造方法 |
| WO2023241794A1 (en) * | 2022-06-15 | 2023-12-21 | Hitachi Energy Ltd | Vertical igbt with complementary channel for hole extraction |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050263852A1 (en) * | 2004-05-28 | 2005-12-01 | Kabushiki Kaisha Toshiba | Semiconductor device |
| KR20110128419A (ko) * | 2010-05-24 | 2011-11-30 | (주) 트리노테크놀로지 | 트렌치 게이트 구조를 가지는 전력 반도체 소자 |
| CN108198851A (zh) * | 2017-12-27 | 2018-06-22 | 四川大学 | 一种具有增强载流子存储效应的超结igbt |
| CN110444584A (zh) * | 2019-08-12 | 2019-11-12 | 电子科技大学 | 一种具有超结的逆导型igbt |
-
2021
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050263852A1 (en) * | 2004-05-28 | 2005-12-01 | Kabushiki Kaisha Toshiba | Semiconductor device |
| KR20110128419A (ko) * | 2010-05-24 | 2011-11-30 | (주) 트리노테크놀로지 | 트렌치 게이트 구조를 가지는 전력 반도체 소자 |
| CN108198851A (zh) * | 2017-12-27 | 2018-06-22 | 四川大学 | 一种具有增强载流子存储效应的超结igbt |
| CN110444584A (zh) * | 2019-08-12 | 2019-11-12 | 电子科技大学 | 一种具有超结的逆导型igbt |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114551577A (zh) * | 2022-04-28 | 2022-05-27 | 深圳市美浦森半导体有限公司 | 一种igbt器件及其制造方法 |
| CN114551577B (zh) * | 2022-04-28 | 2022-07-15 | 深圳市美浦森半导体有限公司 | 一种igbt器件及其制造方法 |
| WO2023241794A1 (en) * | 2022-06-15 | 2023-12-21 | Hitachi Energy Ltd | Vertical igbt with complementary channel for hole extraction |
Also Published As
| Publication number | Publication date |
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