CN113963654A - 显示装置 - Google Patents

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朴晙晳
塞伦特·吴
金明花
金秀贤
崔荣峻
林俊亨
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Industry University Cooperation Foundation IUCF HYU
Samsung Display Co Ltd
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Abstract

本发明提供了一种显示装置。该显示装置可以包括：基板；阻挡层，设置在基板上，并且具有沟槽；有源图案，设置在阻挡层上，由氧化物半导体形成，并且包括沿着沟槽的轮廓向下突出的沟道区以及分别设置在沟道区的各端处的源区和漏区；栅电极，设置在有源图案上，并且与沟道区重叠；源电极，设置在栅电极上，并且与源区电连接；以及漏电极，设置在栅电极上，并且与漏区电连接。

Description

显示装置
技术领域
本公开涉及显示装置。更具体地，本公开涉及包括具有改善的电特性的多个晶体管的显示装置。
背景技术
显示装置的重要性已经随着多媒体的发展而增长。因此，诸如液晶显示器(LCD)和有机发光显示器(OLED)的各种类型的显示装置被广泛地用于包括诸如智能电话、智能手表或智能平板的便携式装置的不同类型的电子装置。通常，显示装置可以包括像素和用于驱动像素的驱动器。像素和驱动器中的每一个可以包括多个晶体管。
随着显示装置的分辨率增大并且显示装置的死区减小，其中设置晶体管的区域可减小。因此，设置在相对小区域中的晶体管的电特性可能劣化。因此，需要开发具有不会劣化电特性的多个晶体管的新颖的显示装置。
发明内容
实施例提供了包括具有改善的电特性的多个晶体管的显示装置。
根据实施例的显示装置可以包括：基板；阻挡层，设置在基板上，并且具有沟槽；有源图案，设置在阻挡层上，由氧化物半导体形成，并且包括沿着沟槽的轮廓向下突出的沟道区以及分别设置在沟道区的两端处的源区和漏区；栅电极，设置在有源图案上，并且与沟道区重叠；源电极，设置在栅电极上，并且与源区电连接；以及漏电极，设置在栅电极上，并且与漏区电连接。
在实施例中，显示装置可以进一步包括：缓冲层，设置在阻挡层与有源图案之间，并且沿着沟槽的轮廓形成；以及层间绝缘层，设置在栅电极上，源电极和漏电极设置在层间绝缘层上。
在实施例中，显示装置可以进一步包括：下导电图案，设置在阻挡层与缓冲层之间，沿着沟槽的轮廓形成，并且具有均匀的厚度。
在实施例中，下导电图案可以与栅电极或源电极电连接。
在实施例中，下导电图案可以具有100nm或更小的厚度。
在实施例中，显示装置可以进一步包括：蚀刻停止层，设置在基板与阻挡层之间，并且具有比阻挡层的蚀刻速率低的蚀刻速率。
在实施例中，蚀刻停止层可以包括氮化硅、氧化硅和氮氧化硅中的至少一种。
在实施例中，蚀刻停止层可以包括铟(In)、镓(Ga)、锌(Zn)、锡(Sn)、铪(Hf)、钛(Ti)和锆(Zr)中的至少一种。
在实施例中，显示装置可以进一步包括：栅绝缘图案，设置在有源图案与栅电极之间，与沟道区重叠，并且沿着沟道区的轮廓形成。
在实施例中，阻挡层可以包括氮化硅、氧化硅和氮氧化硅中的至少一种。
根据实施例的显示装置可以包括：基板；阻挡层，设置在基板上，并且具有柱状的图案；有源图案，设置在阻挡层上，由氧化物半导体形成，并且包括沿着图案的轮廓向上突出的沟道区以及分别设置在沟道区的两端处的源区和漏区；栅电极，设置在有源图案上，并且与沟道区重叠；源电极，设置在栅电极上，并且与源区电连接；以及漏电极，设置在栅电极上，并且与漏区电连接。
在实施例中，显示装置可以进一步包括：缓冲层，设置在阻挡层与有源图案之间，并且沿着图案的轮廓形成；以及层间绝缘层，设置在栅电极上，源电极和漏电极设置在层间绝缘层上。
在实施例中，显示装置可以进一步包括：下导电图案，设置在阻挡层与缓冲层之间，沿着图案的轮廓形成，并且具有均匀的厚度。
在实施例中，下导电图案可以与栅电极或源电极电连接。
在实施例中，下导电图案可以具有100nm或更小的厚度。
在实施例中，显示装置可以进一步包括：蚀刻停止层，设置在基板与阻挡层之间，并且具有比阻挡层的蚀刻速率低的蚀刻速率。
在实施例中，蚀刻停止层可以包括氮化硅、氧化硅和氮氧化硅中的至少一种。
在实施例中，蚀刻停止层可以包括铟(In)、镓(Ga)、锌(Zn)、锡(Sn)、铪(Hf)、钛(Ti)和锆(Zr)中的至少一种。
在实施例中，显示装置可以进一步包括：栅绝缘图案，设置在有源图案与栅电极之间，与沟道区重叠，并且沿着沟道区的轮廓形成。
在实施例中，阻挡层可以包括氮化硅、氧化硅和氮氧化硅中的至少一种。
在根据实施例的显示装置中，有源图案可以包括沿着阻挡层的沟槽的轮廓向下突出或者沿着阻挡层的具有柱状的图案的轮廓向上突出的沟道区，使得有源图案可以包括在狭小的区域中具有相对大的长度的沟道区。因此，可以实现显示装置的高分辨率，并且可以改善晶体管的电特性。
附图说明
从结合附图的以下详细描述将更清楚地理解说明性的非限制性实施例。
图1是示出根据本公开的实施例的显示装置的平面图。
图2是示出图1中所示的显示装置的像素PX的电路图。
图3是示出图2的像素PX的剖视图。
图4是示出根据本公开的实施例的显示装置的剖视图。
图5是示出根据本公开的实施例的显示装置的剖视图。
图6是示出根据本公开的实施例的显示装置的剖视图。
图7是示出根据本公开的实施例的显示装置的剖视图。
图8是示出根据本公开的实施例的显示装置的剖视图。
具体实施方式
下文中，将参照附图详细解释根据实施例的显示装置。
图1是示出根据本公开的实施例的显示装置的平面图。
参照图1，显示装置可以包括设置在显示区域DA中的像素PX、设置在外围区域PA中的扫描驱动器SD、驱动芯片IC和柔性印刷电路FPC。
像素PX可以在第一方向DR1和与第一方向DR1交叉的第二方向DR2上布置在显示区域DA中。每个像素PX可以与扫描线SL、数据线DL和驱动电压线PL连接。扫描线SL可以在第一方向DR1上延伸以向像素PX提供扫描信号。数据线DL可以在第二方向DR2上延伸以向像素PX提供数据电压。驱动电压线PL可以平行于数据线DL延伸以向像素PX提供驱动电压。显示区域DA可以通过从像素PX中的每一个发光来显示图像。
外围区域PA可以与显示区域DA邻近。在实施例中，外围区域PA可以围绕显示区域DA。
扫描驱动器SD可以设置在显示区域DA的第一侧并且可以与扫描线SL连接。扫描驱动器SD可以通过扫描线SL向像素PX提供扫描信号。扫描驱动器SD可以包括多个晶体管。
驱动芯片IC可以设置在显示区域DA的第二侧并且可以与数据线DL连接。驱动芯片IC可以包括用于产生数据电压的数据驱动器。数据驱动器可以通过数据线DL向像素PX提供数据电压。
柔性印刷电路FPC可以设置在显示区域DA的第二侧，其中驱动芯片IC介于柔性印刷电路FPC和显示区域DA之间，并且柔性印刷电路FPC可以与驱动电压线PL连接。柔性印刷电路FPC可以包括产生驱动电压的电源。电源可以通过驱动电压线PL向像素PX提供驱动电压。
图2是示出图1中所示的显示装置的像素PX的电路图。
参照图2，像素PX可以包括像素电路PC和与像素电路PC连接的发光元件EL。在实施例中，像素电路PC可以包括第一晶体管TR1、第二晶体管TR2和电容器CAP。然而，本公开不限于此，并且在其它实施例中，像素电路PC可以包括三个或更多个晶体管和/或两个或更多个电容器。
第一晶体管TR1可以连接在数据线DL与节点ND之间。第一晶体管TR1可以包括被配置为从数据线DL接收数据电压的第一漏电极、与节点ND连接的第一源电极以及被配置为从扫描线SL接收扫描信号的第一栅电极。第一晶体管TR1可以基于扫描信号向节点ND发送数据电压。
第二晶体管TR2可以连接在驱动电压线PL与发光元件EL之间。第二晶体管TR2可以包括被配置为从驱动电压线PL接收驱动电压的第二漏电极、与发光元件EL连接的第二源电极以及与节点ND连接的第二栅电极。第二晶体管TR2可以基于第二漏电极与第二栅电极之间的电压向发光元件EL提供驱动电流DC。
电容器CAP可以连接在驱动电压线PL与节点ND之间。电容器CAP可以包括被配置为从驱动电压线PL接收驱动电压的第一电极以及与节点ND连接的第二电极。即使当第一晶体管TR1截止时，电容器CAP也可以保持第二漏电极与第二栅电极之间的电压。
发光元件EL可以连接在第二晶体管TR2与公共电源之间。发光元件EL可以包括与第二晶体管TR2连接的第一电极以及被配置为从公共电源接收公共电压的第二电极。发光元件EL可以基于从第二晶体管TR2提供的驱动电流DC而发光。
图3是示出图2的像素PX的剖视图。
参照图3，像素PX可以包括设置在基板100上的第一晶体管TR1、第二晶体管TR2和发光元件EL。
基板100可以是透明绝缘基板。例如，基板100可以由玻璃、石英或塑料等形成。
阻挡层110可以设置在基板100上。阻挡层110可以阻挡杂质等流过基板100。阻挡层110可以由诸如氮化硅、氧化硅或氮氧化硅的无机绝缘材料形成。
阻挡层110可以具有第一沟槽TCH1和第二沟槽TCH2。第一沟槽TCH1和第二沟槽TCH2可以彼此间隔开。第一沟槽TCH1和第二沟槽TCH2中的每一个可以从阻挡层110的上表面111朝向基板100而形成。在实施例中，第一沟槽TCH1和第二沟槽TCH2中的每一个可以在厚度方向(第三方向，DR3)上穿过阻挡层110而形成，以暴露基板100的上表面101。
下导电图案120可以设置在阻挡层110上。下导电图案120可以阻挡外部光或杂质通过基板100流入第二晶体管TR2中。下导电图案120可以由诸如钼(Mo)、铜(Cu)、铝(Al)或钛(Ti)的导电材料形成。
下导电图案120可以沿着第二沟槽TCH2的轮廓形成。下导电图案120可以分别与阻挡层110的上表面111、第二沟槽TCH2的侧壁和基板100的上表面101接触。因此，下导电图案120可以沿着第二沟槽TCH2的轮廓向下突出。
下导电图案120可以具有均匀的厚度。在实施例中，下导电图案120的厚度可以是大约100nm或更小。当下导电图案120的厚度大于大约100nm时，下导电图案120可以不具有均匀的厚度，因为第二沟槽TCH2完全被下导电图案120填充。
缓冲层130可以设置在下导电图案120上。缓冲层130可以设置在阻挡层110上同时覆盖下导电图案120。缓冲层130可以阻挡杂质流过基板100。缓冲层130可以由诸如氮化硅、氧化硅或氮氧化硅的无机绝缘材料形成。
缓冲层130可以沿着第一沟槽TCH1的轮廓和下导电图案120的轮廓形成。缓冲层130可以分别与阻挡层110的上表面111、第一沟槽TCH1的侧壁、基板100的上表面101和下导电图案120的上表面接触。由于下导电图案120沿着第二沟槽TCH2的轮廓形成，因此缓冲层130可以沿着第二沟槽TCH2的轮廓形成。
第一有源图案141和第二有源图案142可以设置在缓冲层130上。第一有源图案141和第二有源图案142可以彼此间隔开。第一有源图案141和第二有源图案142可以由氧化物半导体形成。氧化物半导体可以包括铟(In)、镓(Ga)、锌(Zn)、锡(Sn)、钛(Ti)、锆(Zr)和铪(Hf)的至少一种氧化物。
第一有源图案141可以包括与第一沟槽TCH1重叠的第一沟道区141C以及分别设置在第一沟道区141C两端处的第一源区141S和第一漏区141D。第一源区141S和第一漏区141D可以掺杂有P型杂质或N型杂质，并且第一沟道区141C可以掺杂有与在第一源区141S和第一漏区141D中掺杂的杂质的类型不同的其它类型的杂质。在实施例中，第一源区141S和第一漏区141D可以掺杂有N型杂质，并且第一沟道区141C可以掺杂有P型杂质。
第一沟道区141C可以沿着第一沟槽TCH1的轮廓向下突出。换言之，第一沟道区141C可以沿着第一沟槽TCH1的轮廓朝向基板100突出。由于第一沟道区141C沿着第一沟槽TCH1的轮廓向下突出，因此可以在狭小的区域中形成包括具有相对大的长度的第一沟道区141C的第一晶体管TR1。
第二有源图案142可以包括与第二沟槽TCH2重叠的第二沟道区142C以及分别设置在第二沟道区142C两端处的第二源区142S和第二漏区142D。第二源区142S和第二漏区142D可以掺杂有P型杂质或N型杂质，并且第二沟道区142C可以掺杂有与在第二源区142S和第二漏区142D中掺杂的杂质的类型不同的其它类型的杂质。在实施例中，第二源区142S和第二漏区142D可以掺杂有N型杂质，并且第二沟道区142C可以掺杂有P型杂质。
第二沟道区142C可以沿着第二沟槽TCH2的轮廓向下突出。换言之，第二沟道区142C可以沿着第二沟槽TCH2的轮廓朝向基板100突出。由于第二沟道区142C沿着第二沟槽TCH2的轮廓向下突出，因此可以在狭小的区域中形成包括具有相对大的长度的第二沟道区142C的第二晶体管TR2。
第一有源图案141和第二有源图案142可以具有均匀的厚度。在实施例中，为了形成具有均匀的厚度的第一有源图案141和第二有源图案142，可以通过原子层沉积(ALD)工艺形成第一有源图案141和第二有源图案142。
第一栅绝缘图案151可以设置在第一有源图案141上。第一栅绝缘图案151可以与第一沟道区141C重叠。然而，在实施例中，第一栅绝缘图案151不与第一源区141S和第一漏区141D重叠。第一栅绝缘图案151可以沿着第一沟道区141C的轮廓而形成。
第二栅绝缘图案152可以设置在第二有源图案142上。第二栅绝缘图案152可以与第二沟道区142C重叠。然而，在实施例中，第二栅绝缘图案152不与第二源区142S和第二漏区142D重叠。第二栅绝缘图案152可以沿着第二沟道区142C的轮廓而形成。第一栅绝缘图案151和第二栅绝缘图案152可以由诸如氮化硅、氧化硅或氮氧化硅的无机绝缘材料形成。
第一栅绝缘图案151和第二栅绝缘图案152可以具有均匀的厚度。在实施例中，为了形成具有均匀的厚度的第一栅绝缘图案151和第二栅绝缘图案152，可以通过原子层沉积(ALD)工艺形成第一栅绝缘图案151和第二栅绝缘图案152。
第一栅电极161可以设置在第一栅绝缘图案151上。第一栅电极161可以与第一沟道区141C重叠。第一栅电极161可以用作第一晶体管TR1的栅电极。
第二栅电极162可以设置在第二栅绝缘图案152上。第二栅电极162可以与第二沟道区142C重叠。第二栅电极162可以用作第二晶体管TR2的栅电极。第一栅电极161和第二栅电极162可以由诸如钼(Mo)、铜(Cu)、铝(Al)或钛(Ti)的导电材料形成。
层间绝缘层170可以设置在第一栅电极161和第二栅电极162上。层间绝缘层170可以设置在缓冲层130上同时覆盖第一栅电极161、第二栅电极162、第一有源图案141和第二有源图案142。层间绝缘层170可以由诸如氮化硅、氧化硅或氮氧化硅的无机绝缘材料形成。
第一源电极181S、第一漏电极181D、第二源电极182S和第二漏电极182D可以设置在层间绝缘层170上。第一源电极181S可以与第一源区141S电连接，并且第一漏电极181D可以与第一漏区141D电连接。第二源电极182S可以与第二源区142S电连接，并且第二漏电极182D可以与第二漏区142D电连接。
第一源电极181S可以通过形成在层间绝缘层170中的接触孔与第一源区141S接触，并且第一漏电极181D可以通过形成在层间绝缘层170中的接触孔与第一漏区141D接触。第二源电极182S可以通过形成在层间绝缘层170中的接触孔与第二源区142S接触，并且第二漏电极182D可以通过形成在层间绝缘层170中的接触孔与第二漏区142D接触。第一源电极181S、第一漏电极181D、第二源电极182S和第二漏电极182D可以由诸如钼(Mo)、铜(Cu)、铝(Al)或钛(Ti)的导电材料形成。
在实施例中，下导电图案120可以与第二源电极182S电连接。第二源电极182S可以通过形成在层间绝缘层170和缓冲层130中的接触孔与下导电图案120接触。在这种情形中，可以改善第二晶体管TR2的输出饱和特性，并且第二晶体管TR2的驱动范围可以增大。
第一有源图案141、第一栅电极161、第一源电极181S和第一漏电极181D可以形成第一晶体管TR1。第一晶体管TR1可以具有其中第一栅电极161设置在第一有源图案141上的顶栅结构。
第二有源图案142、第二栅电极162、第二源电极182S和第二漏电极182D可以形成第二晶体管TR2。第二晶体管TR2可以具有其中第二栅电极162设置在第二有源图案142上的顶栅结构。
尽管图3中未示出，但是图2的电容器CAP的第一电极和第二电极中的每一个可以与下导电图案120、第一有源图案141、第一栅电极161和第一源电极181S中的一个设置在同一层上。例如，电容器CAP的第一电极可以与第一栅电极161设置在同一层上，并且电容器CAP的第二电极可以与第一源电极181S设置在同一层上。
保护层190可以设置在第一源电极181S、第一漏电极181D、第二源电极182S和第二漏电极182D上。保护层190可以设置在层间绝缘层170上同时覆盖第一源电极181S、第一漏电极181D、第二源电极182S和第二漏电极182D。保护层190可以由诸如氮化硅、氧化硅或氮氧化硅的无机绝缘材料形成。
平坦化层200可以设置在保护层190上。平坦化层200可以在第一晶体管TR1和第二晶体管TR2上提供平坦的表面。平坦化层200可以由诸如聚酰亚胺(PI)的有机绝缘材料形成。
第一电极210可以设置在平坦化层200上。第一电极210可以与第二源电极182S电连接。第一电极210可以通过形成在平坦化层200和保护层190中的接触孔与第二源电极182S接触。第一电极210可以由诸如金属、合金或透明导电氧化物的导电材料形成。例如，导电材料可以包括银(Ag)或氧化铟锡(ITO)等。
像素限定层220可以设置在第一电极210上。像素限定层220可以设置在平坦化层200上同时覆盖第一电极210。像素限定层220可以具有用于暴露第一电极210的至少一部分的像素开口。在实施例中，像素开口可以暴露第一电极210的中心部分，并且像素限定层220可以覆盖第一电极210的外围部分。像素限定层220可以由诸如聚酰亚胺(PI)的有机绝缘材料形成。
发光层230可以设置在第一电极210上。发光层230可以设置在通过像素开口暴露的第一电极210上。发光层230可以包括有机发光材料和量子点中的至少一者。
在实施例中，有机发光材料可以包括低分子量有机聚合物或高分子量有机聚合物。例如，低分子量有机聚合物可以包括酞菁、N,N’-二苯基联苯胺和三-(8-羟基喹啉)铝等，并且高分子量有机聚合物可以包括聚(3,4-乙烯二氧噻吩)、聚苯胺、聚亚苯基乙烯和聚芴等。
在实施例中，量子点可以包括包含II-VI族化合物、III-V族化合物、IV-VI族化合物、IV族元素、IV族化合物以及它们的组合的核。在实施例中，量子点可以具有包括核和围绕核的壳的核-壳结构。壳可以用作通过防止核的化学改性来保持半导体属性的保护层以及用于将量子点赋予电泳属性的充电层。
第二电极240可以设置在发光层230上。在实施例中，第二电极240也可以设置在像素限定层220上。第二电极240可以由诸如金属、合金或透明导电氧化物的导电材料形成。例如，导电材料可以包括铝(Al)、铂(Pt)、银(Ag)、镁(Mg)、金(Au)、铬(Cr)、钨(W)、钛(Ti)等。第一电极210、发光层230和第二电极240可以形成发光元件EL。
在根据本实施例的显示装置中，有源图案141和142可以包括沿着阻挡层110的沟槽TCH1和TCH2的轮廓向下突出的沟道区141C和142C，使得有源图案141和142可以包括在狭小的区域中具有相对大的长度的沟道区141C和142C。因此，可以实现显示装置的高分辨率，并且可以改善晶体管TR1和TR2的电特性。
图4是示出根据本公开的实施例的显示装置的剖视图。
参照图4所述的显示装置可以与参照图1、图2和图3所述的显示装置基本上相同或相似，除了下导电图案的电连接之外。因此，将省略关于重复配置的描述。
参照图4，在实施例中，下导电图案120可以与第二栅电极162电连接。与第二源电极182S分离的连接电极183可以设置在层间绝缘层170上，并且连接电极183可以电连接下导电图案120和第二栅电极162。连接电极183可以通过形成在层间绝缘层170中的接触孔与第二栅电极162接触，并且通过形成在层间绝缘层170和缓冲层130中的接触孔与下导电图案120接触。在这种情形中，第二栅电极162可以用作第二晶体管TR2的上栅电极，并且下导电图案120可以用作第二晶体管TR2的下栅电极。因此，第二晶体管TR2可以具有双栅结构，并且第二晶体管TR2可以具有相对高的电荷迁移率。
图5是示出根据本公开的实施例的显示装置的剖视图。
参照图5所述的显示装置可以与参照图1、图2和图3所述的显示装置基本上相同或相似，除了进一步包括蚀刻停止层之外。因此，将省略关于重复配置的描述。
参照图5，在实施例中，蚀刻停止层105可以设置在基板100与阻挡层110之间。在实施例中，第一沟槽TCH1和第二沟槽TCH2中的每一个可以在厚度方向(第三方向，DR3)上穿过阻挡层110形成，以暴露蚀刻停止层105的上表面106。
蚀刻停止层105可以具有比阻挡层110的蚀刻速率小的蚀刻速率。例如，当通过使用蚀刻气体的干蚀刻方法对阻挡层110进行蚀刻来形成第一沟槽TCH1和第二沟槽TCH2时，蚀刻气体对于蚀刻停止层105的蚀刻速率可以低于蚀刻气体对于阻挡层110的蚀刻速率。因此，在形成第一沟槽TCH1和第二沟槽TCH2的工艺中，仅阻挡层110可以被蚀刻并且蚀刻停止层105可以不被蚀刻。因此，第一沟槽TCH1和第二沟槽TCH2可以具有均匀的厚度(例如，基本上相同的厚度)。
在实施例中，蚀刻停止层105可以包括氮化硅、氧化硅和氮氧化硅中的至少一种。在另一实施例中，蚀刻停止层105可以包括铟(In)、镓(Ga)、锌(Zn)、锡(Sn)、铪(Hf)、钛(Ti)和锆(Zr)中的至少一种。
图6是示出根据本公开的实施例的显示装置的剖视图。
在参照图6对显示装置的描述中，将省略关于与参照图1、图2和图3所述的显示装置的部件基本上相同或相似的部件的描述。
参照图6，显示装置可以包括设置在基板100上的第一晶体管TR1、第二晶体管TR2和发光元件EL。
阻挡层110可以设置在基板100上。阻挡层110可以由诸如氮化硅、氧化硅或氮氧化硅的无机绝缘材料形成。
阻挡层110可以包括第一图案PTR1和第二图案PTR2。第一图案PTR1和第二图案PTR2可以彼此间隔开。第一图案PTR1和第二图案PTR2中的每一个可以具有柱状。第一图案PTR1和第二图案PTR2中的每一个可以具有从基板100的上表面101向上延伸的形状。
下导电图案120可以设置在阻挡层110上。下导电图案120可以沿着第二图案PTR2的轮廓形成。下导电图案120可以与第二图案PTR2的上表面和侧壁以及基板100的上表面101接触。因此，下导电图案120可以沿着第二图案PTR2的轮廓向上突出。
下导电图案120可以具有均匀的厚度。在实施例中，下导电图案120可以具有大约100nm或更小的厚度。
缓冲层130可以设置在下导电图案120上。缓冲层130可以设置在基板100上同时覆盖第一图案PTR1和在第二图案PTR2上的下导电图案120。
缓冲层130可以沿着第一图案PTR1的轮廓和在第二图案PTR2上的下导电图案120的轮廓形成。缓冲层130可以与基板100的上表面101、第一图案PTR1的上表面和侧壁以及在第二图案PTR2上的下导电图案120的上表面接触。由于下导电图案120沿着第二图案PTR2的轮廓形成，因此缓冲层130可以沿着第二图案PTR2的轮廓形成。
第一有源图案141和第二有源图案142可以设置在缓冲层130上。第一有源图案141和第二有源图案142可以彼此间隔开。第一有源图案141和第二有源图案142可以由氧化物半导体形成。
第一有源图案141可以包括与第一图案PTR1重叠的第一沟道区141C以及分别设置在第一沟道区141C的两端处的第一源区141S和第一漏区141D。第一沟道区141C可以沿着第一图案PTR1的轮廓向上突出。由于第一沟道区141C沿着第一图案PTR1的轮廓向上突出，因此可以在狭小的区域中形成包括具有相对大的长度的第一沟道区141C的第一晶体管TR1。
第二有源图案142可以包括与第二图案PTR2重叠的第二沟道区142C以及分别设置在第二沟道区142C的两端处的第二源区142S和第二漏区142D。第二沟道区142C可以沿着第二图案PTR2的轮廓向上突出。由于第二沟道区142C沿着第二图案PTR2的轮廓向上突出，因此可以在狭小的区域中形成包括具有相对大的长度的第二沟道区142C的第二晶体管TR2。第一有源图案141和第二有源图案142可以具有均匀的厚度。
第一栅绝缘图案151可以设置在第一有源图案141上。第一栅绝缘图案151可以与第一沟道区141C重叠。第一栅绝缘图案151可以沿着第一沟道区141C的轮廓形成。
第二栅绝缘图案152可以设置在第二有源图案142上。第二栅绝缘图案152可以与第二沟道区142C重叠。第二栅绝缘图案152可以沿着第二沟道区142C的轮廓形成。第一栅绝缘图案151和第二栅绝缘图案152可以具有均匀的厚度。
第一栅电极161可以设置在第一栅绝缘图案151上。第一栅电极161可以与第一沟道区141C重叠。第二栅电极162可以设置在第二栅绝缘图案152上。第二栅电极162可以与第二沟道区142C重叠。
层间绝缘层170可以设置在第一栅电极161和第二栅电极162上。层间绝缘层170可以设置在缓冲层130上同时覆盖第一栅电极161、第二栅电极162、第一有源图案141和第二有源图案142。
第一源电极181S、第一漏电极181D、第二源电极182S和第二漏电极182D可以设置在层间绝缘层170上。第一源电极181S可以与第一源区141S电连接，并且第一漏电极181D可以与第一漏区141D电连接。第二源电极182S可以与第二源区142S电连接，并且第二漏电极182D可以与第二漏区142D电连接。
在实施例中，下导电图案120可以与第二源电极182S电连接。在这种情形中，可以改善第二晶体管TR2的输出饱和特性，并且第二晶体管TR2的驱动范围可以增大。
第一有源图案141、第一栅电极161、第一源电极181S和第一漏电极181D可以形成第一晶体管TR1。第一晶体管TR1可以具有其中第一栅电极161设置在第一有源图案141上的顶栅结构。
第二有源图案142、第二栅电极162、第二源电极182S和第二漏电极182D可以形成第二晶体管TR2。第二晶体管TR2可以具有其中第二栅电极162设置在第二有源图案142上的顶栅结构。
保护层190可以设置在第一源电极181S、第一漏电极181D、第二源电极182S和第二漏电极182D上。保护层190可以设置在层间绝缘层170上同时覆盖第一源电极181S、第一漏电极181D、第二源电极182S和第二漏电极182D。平坦化层200可以设置在保护层190上。
第一电极210可以设置在平坦化层200上。第一电极210可以与第二源电极182S电连接。
像素限定层220可以设置在第一电极210上。像素限定层220可以设置在平坦化层200上同时覆盖第一电极210。像素限定层220可以具有用于暴露第一电极210的至少一部分的像素开口。
发光层230可以设置在第一电极210上。发光层230可以设置在通过像素开口暴露的第一电极210上。
第二电极240可以设置在发光层230上。第一电极210、发光层230和第二电极240可以形成发光元件EL。
在根据本实施例的显示装置中，有源图案141和142包括沿着阻挡层110的柱状的图案PTR1和PTR2的轮廓向上突出的沟道区141C和142C，使得有源图案141和142可以包括在狭小的区域中具有相对大的长度的沟道区141C和142C。因此，可以实现显示装置的高分辨率，并且可以改善晶体管TR1和TR2的电特性。
图7是示出根据本公开的实施例的显示装置的剖视图。
参照图7所述的显示装置可以与参照图6所述的显示装置基本上相同或相似，除了下导电图案的电连接之外。因此，将省略关于重复配置的描述。
参照图7，根据实施例，下导电图案120可以与第二栅电极162电连接。与第二源电极182S分离的连接电极183可以设置在层间绝缘层170上，并且连接电极183可以电连接下导电图案120和第二栅电极162。连接电极183可以通过形成在层间绝缘层170中的接触孔与第二栅电极162接触，并且通过形成在层间绝缘层170和缓冲层130中的接触孔与下导电图案120接触。在这种情形中，第二栅电极162可以用作第二晶体管TR2的上栅电极，并且下导电图案120可以用作第二晶体管TR2的下栅电极。因此，第二晶体管TR2可以具有双栅结构，并且第二晶体管TR2可以具有相对高的电荷迁移率。
图8是示出根据本公开的实施例的显示装置的剖视图。
参照图8所述的显示装置可以与参照图6所述的显示装置基本上相同或相似，除了进一步包括蚀刻停止层之外。因此，将省略关于重复配置的描述。
参照图8，根据实施例，蚀刻停止层105可以设置在基板100与阻挡层110之间。第一图案PTR1和第二图案PTR2可以设置在蚀刻停止层105的上表面106上。
蚀刻停止层105可以具有比阻挡层110的蚀刻速率低的蚀刻速率。例如，当通过使用蚀刻气体的干蚀刻方法对阻挡层110进行蚀刻来形成第一图案PTR1和第二图案PTR2时，蚀刻气体对于蚀刻停止层105的蚀刻速率可以低于蚀刻气体对于阻挡层110的蚀刻速率。因此，在形成第一图案PTR1和第二图案PTR2的工艺中，仅阻挡层110可以被蚀刻，并且蚀刻停止层105可以不被蚀刻。因此，可以去除阻挡层110的除了第一图案PTR1和第二图案PTR2之外的所有剩余部分。
在实施例中，蚀刻停止层105可以包括氮化硅、氧化硅和氮氧化硅中的至少一种。在另一实施例中，蚀刻停止层105可以包括铟(In)、镓(Ga)、锌(Zn)、锡(Sn)、铪(Hf)、钛(Ti)和锆(Zr)中的至少一种。
根据实施例的显示装置可以适用于在计算机、笔记本电脑、移动电话、智能电话、智能板、PMP、PDA或MP3播放器等中包括的显示装置。
尽管已经参照附图描述了根据实施例的显示装置，但是所示出的实施例是示例，并且在不脱离所附权利要求中描述的技术精神的情况下，所示出的实施例可以由相关技术领域中的普通技术人员进行修改和改变。

Claims (20)

1.一种显示装置，包括：
基板；
阻挡层，设置在所述基板上，并且具有沟槽；
有源图案，设置在所述阻挡层上，由氧化物半导体形成，并且包括沿着所述沟槽的轮廓向下突出的沟道区以及分别设置在所述沟道区的各端处的源区和漏区；
栅电极，设置在所述有源图案上，并且与所述沟道区重叠；
源电极，设置在所述栅电极上，并且通过第一接触孔与所述源区电连接；以及
漏电极，设置在所述栅电极上，并且通过第二接触孔与所述漏区电连接。
2.根据权利要求1所述的显示装置，进一步包括：
缓冲层，设置在所述阻挡层与所述有源图案之间，并且沿着所述沟槽的所述轮廓形成；以及
层间绝缘层，设置在所述栅电极上，
其中，所述源电极和所述漏电极设置在所述层间绝缘层上。
3.根据权利要求2所述的显示装置，进一步包括：
下导电图案，设置在所述阻挡层与所述缓冲层之间，沿着所述沟槽的所述轮廓形成，并且具有均匀的厚度。
4.根据权利要求3所述的显示装置，其中，所述下导电图案通过第三接触孔与所述栅电极或所述源电极电连接。
5.根据权利要求3所述的显示装置，其中，所述下导电图案具有100nm或更小的厚度。
6.根据权利要求1至5中任一项所述的显示装置，进一步包括：
蚀刻停止层，设置在所述基板与所述阻挡层之间，并且具有比所述阻挡层的蚀刻速率低的蚀刻速率。
7.根据权利要求6所述的显示装置，其中，所述蚀刻停止层包括氮化硅、氧化硅和氮氧化硅中的至少一种。
8.根据权利要求6所述的显示装置，其中，所述蚀刻停止层包括铟、镓、锌、锡、铪、钛和锆中的至少一种。
9.根据权利要求1至5中任一项所述的显示装置，进一步包括：
栅绝缘图案，设置在所述有源图案与所述栅电极之间，与所述沟道区重叠，并且沿着所述沟道区的轮廓形成。
10.根据权利要求1至5中任一项所述的显示装置，其中，所述阻挡层包括氮化硅、氧化硅和氮氧化硅中的至少一种。
11.一种显示装置，包括：
基板；
阻挡层，设置在所述基板上，并且具有柱状的图案；
有源图案，设置在所述阻挡层上，由氧化物半导体形成，并且包括沿着所述图案的轮廓向上突出的沟道区以及分别设置在所述沟道区的各端处的源区和漏区；
栅电极，设置在所述有源图案上，并且与所述沟道区重叠；
源电极，设置在所述栅电极上，并且通过第一接触孔与所述源区电连接；以及
漏电极，设置在所述栅电极上，并且通过第二接触孔与所述漏区电连接。
12.根据权利要求11所述的显示装置，进一步包括：
缓冲层，设置在所述阻挡层与所述有源图案之间，并且沿着所述图案的所述轮廓形成；以及
层间绝缘层，设置在所述栅电极上，
其中，所述源电极和所述漏电极设置在所述层间绝缘层上。
13.根据权利要求12所述的显示装置，进一步包括：
下导电图案，设置在所述阻挡层与所述缓冲层之间，沿着所述图案的所述轮廓形成，并且具有均匀的厚度。
14.根据权利要求13所述的显示装置，其中，所述下导电图案通过第三接触孔与所述栅电极或所述源电极电连接。
15.根据权利要求13所述的显示装置，其中，所述下导电图案具有100nm或更小的厚度。
16.根据权利要求11至15中任一项所述的显示装置，进一步包括：
蚀刻停止层，设置在所述基板与所述阻挡层之间，并且具有比所述阻挡层的蚀刻速率低的蚀刻速率。
17.根据权利要求16所述的显示装置，其中，所述蚀刻停止层包括氮化硅、氧化硅和氮氧化硅中的至少一种。
18.根据权利要求16所述的显示装置，其中，所述蚀刻停止层包括铟、镓、锌、锡、铪、钛和锆中的至少一种。
19.根据权利要求11至15中任一项所述的显示装置，进一步包括：
栅绝缘图案，设置在所述有源图案与所述栅电极之间，与所述沟道区重叠，并且沿着所述沟道区的轮廓形成。
20.根据权利要求11至15中任一项所述的显示装置，其中，所述阻挡层包括氮化硅、氧化硅和氮氧化硅中的至少一种。
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