CN113948409A - 半导体封装装置及其制造方法 - Google Patents
半导体封装装置及其制造方法 Download PDFInfo
- Publication number
- CN113948409A CN113948409A CN202111006505.5A CN202111006505A CN113948409A CN 113948409 A CN113948409 A CN 113948409A CN 202111006505 A CN202111006505 A CN 202111006505A CN 113948409 A CN113948409 A CN 113948409A
- Authority
- CN
- China
- Prior art keywords
- layer
- semiconductor package
- package device
- conductive member
- conductive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0233—Structure of the redistribution layers
- H01L2224/02331—Multilayer structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
- H01L2224/0237—Disposition of the redistribution layers
- H01L2224/02379—Fan-out arrangement
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本公开涉及半导体封装装置及其制造方法。该半导体封装装置包括:第一线路层,表面设置有第一导电件;第二线路层,表面设置有第二导电件;所述第一导电件和所述第二导电件通过至少两个连接线电连接。该半导体封装装置能够有效避免电连接断开的问题和相邻导电件之间的桥接问题,能够有效降低线路层之间电连接失效的风险,有利于提高产品良率。
Description
技术领域
本公开涉及半导体封装技术领域,具体涉及半导体封装装置及其制造方法。
背景技术
扇出基板(Fan-out Substrate,FOSUB)是在基板(Substrate)上设置扇出(Fan-out)层,通过扇出层与芯片进行连接的结构。
在FOSUB结构中,扇出层上导电垫的厚度以及基板上导电垫的厚度存在不均匀问题。在将扇出层和基板进行连接时,相对的导电垫之间的距离存在较大的不一致,在相对的导电垫距离较小的位置可能出现相邻导电垫桥接问题,在相对的导电垫距离较大的位置可能出现电连接断开问题,从而导致线路失效。
因此,有必要提出一种新的技术方案以解决上述至少一个技术问题。
发明内容
本公开提供了半导体封装装置及其制造方法。
第一方面,本公开提供了一种半导体封装装置,包括:
第一线路层,表面设置有第一导电件;
第二线路层,表面设置有第二导电件;
所述第一导电件和所述第二导电件通过至少两个连接线电连接。
在一些可选的实施方式中,所述第一线路层和所述第二线路层之间设置有中间层,所述至少两个连接线位于所述中间层内。
在一些可选的实施方式中,所述第一线路层的表面具有第一绝缘部分,所述第二线路层的表面具有第二绝缘部分,所述第一绝缘部分和所述第二绝缘部分之间设置有连接线。
在一些可选的实施方式中,所述连接线的周围设置有绝缘材。
在一些可选的实施方式中,所述连接线的周围设置有至少两层绝缘材。
在一些可选的实施方式中,所述连接线的不同部分与不同的所述绝缘材接触。
在一些可选的实施方式中,所述第一导电件和所述第二导电件之间的所述连接线两端之间的距离小于所述第一绝缘部分和所述第二绝缘部分之间的所述连接线两端之间的距离。
在一些可选的实施方式中,所述第一线路层为基板,所述第二线路层为重布线层。
在一些可选的实施方式中,所述中间层具有粘性,所述第一线路层和所述第二线路层通过所述中间层粘合。
在一些可选的实施方式中,所述第一导电件与所述连接线通过焊料连接;和/或
所述第二导电件与所述连接线通过焊料连接。
第二方面,本公开提供了一种半导体封装装置的制造方法,包括:
将中间层放置在第一线路层上,其中,所述中间层内设置有至少两个连接线,所述第一线路层的表面设置有第一导电件;
将第二线路层放置在中间层上,其中,所述第二线路层的表面设置有第二导电件;
将所述第一导电件和所述第二导电件通过所述连接线电连接,以得到半导体封装装置。
在一些可选的实施方式中,所述中间层通过以下方式形成:
在载体上形成种子层;
通过电镀方式,在所述种子层上形成至少两个连接线;
在所述连接线的周围形成第一绝缘层;
在所述第一绝缘层的周围形成第二绝缘层;
去除所述种子层,以得到所述中间层。
在一些可选的实施方式中,所述在所述连接线的周围形成第一绝缘层,包括:
在所述连接线的表面设置绝缘材;
去除所述连接线端部的绝缘材,以得到所述第一绝缘层;以及
所述在所述第一绝缘层的周围形成第二绝缘层,包括:
在所述第一绝缘层和所述连接线的表面设置绝缘材;
去除所述连接线端部的绝缘材,以得到所述第二绝缘层。
在本公开提供的半导体封装装置及其制造方法中,将第一线路层的第一导电件和第二线路层的第二导电件通过至少两个连接线电连接,即使某些连接线连接失效,也可以借由其他连接线连接,因此能够有效避免电连接断开的问题。此外,由于连接线周围设置有绝缘材,因此能够有效避免相邻导电件之间的桥接问题。由此可见,本公开提供的半导体封装装置及其制造方法能有效降低线路层之间电连接失效的风险,有利于提高产品良率。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述,本公开的其它特征、目的和优点将会变得更明显:
图1是现有技术中半导体封装装置的示意图;
图2-图4是根据本发明实施例的半导体封装装置的第一示意图至第三示意图;
图5和图6是根据本发明实施例的半导体封装装置的制造方法的示意图。
符号说明:
11、上层线路;12、下层线路;13、上方导电垫;14、下方导电垫;15、焊锡;100、第一线路层;110、第一导电件;120、第一绝缘部分;200、第二线路层;210、第二导电件;220、第二绝缘部分;300、中间层;310、连接线;311、第一绝缘层;312、第二绝缘层;400、焊料;910、载体;920、种子层;930、光刻胶;940、容器;950、蚀刻液。
具体实施方式
下面结合附图和实施例对说明本发明的具体实施方式,通过本说明书记载的内容本领域技术人员可以轻易了解本发明所解决的技术问题以及所产生的技术效果。可以理解的是,此处所描述的具体实施例仅仅用于解释相关发明,而非对该发明的限定。另外,为了便于描述,附图中仅示出了与有关发明相关的部分。
需要说明的是,说明书附图中所绘示的结构、比例、大小等,仅用于配合说明书所记载的内容,以供本领域技术人员的了解与阅读,并非用以限定本发明可实施的限定条件,故不具技术上的实质意义,任何结构的修饰、比例关系的改变或大小的调整,在不影响本发明所能产生的功效及所能达成的目的下,均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时,本说明书中所引用的如“上”、“第一”、“第二”及“一”等用语,也仅为便于叙述的明了,而非用以限定本发明可实施的范围,其相对关系的改变或调整,在无实质变更技术内容下,当也视为本发明可实施的范畴。
还需要说明的是,本公开的实施例对应的纵向截面可以为对应前视图方向截面,横向截面可以为对应右视图方向截面,而水平截面可以为对应上视图方向截面。
另外,在不冲突的情况下,本公开中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本公开。
图1是现有技术中半导体封装装置的示意图。如图1上部所示,该半导体封装装置包括上层线路11和下层线路12。上层线路11具有上方导电垫13,下层线路12具有下方导电垫14。上方导电垫13与相对的下方导电垫14通过焊锡15连接。由于下方导电垫14的高度不均匀,不同位置的上方导电垫13和下方导电垫14的距离不同。在相对的导电垫距离较小的位置可能出现相邻导电垫桥接问题(如图1下部所示),在相对的导电垫距离较大的位置可能出现电连接断开问题(图1中未示出)。
本公开提供一种半导体封装装置。图2-图4是根据本发明实施例的半导体封装装置的第一示意图至第三示意图。
图2示出了根据本发明实施例的半导体封装装置的纵向剖面。如图2所示,本实施例中的半导体封装装置包括第一线路层100、第二线路层200和中间层300。中间层300位于第一线路层100和第二线路层200之间。第一线路层100的表面设置有第一导电件110。第二线路层200的表面设置有第二导电件210。中间层300内设置有由多个连接线310排布成的连接线阵列。每个第一导电件110和相对的第二导电件210之间通过至少两个连接线310电连接。在该半导体封装装置中,即使某些连接线310连接失效,第一导电件110和相对的第二导电件210也可以借由其他连接线310连接,因此能够有效避免电连接断开的问题。
如图2所示,第一线路层100的表面具有第一绝缘部分120,第二线路层200的表面具有第二绝缘部分220,第一绝缘部分120和第二绝缘部分220之间也设置有连接线310。在中间层300的结构强度较低的情况下,第一绝缘部分120和第二绝缘部分220之间的连接线310能够起到支撑作用,从而提高结构强度。
在本实施例中,第一线路层100例如是基板,第二线路层200例如是重布线层。第一导电件110和第二导电件210可以是导电垫或者导电柱等。
图3是图2中半导体封装装置的局部放大图。如图2和图3所示,连接线310的周围设置有绝缘材,该绝缘材进一步包括第一绝缘层311和第二绝缘层312。连接线310的中间部分与第一绝缘层311直接接触,连接线310的两端与第二绝缘层312直接接触。上述绝缘材能够防止相邻的连接线310直接接触,从而有效避免相邻导电件之间的桥接问题。在其他实施例中,绝缘层的数目可以是一层、三层或者五层等,本公开对此不作限定。
如图2和图3所示,第一导电件110与连接线310通过焊料400连接,第二导电件210与连接线310通过焊料400连接。
如图2和图3所示,第一导电件110和第二导电件210之间的连接线310呈弯曲形态,第一绝缘部分120和第二绝缘部分220之间的连接线310呈伸直形态。第一导电件110和第二导电件210之间的连接线310两端之间的距离小于第一绝缘部分120和第二绝缘部分220之间的连接线310两端之间的距离。这里请参见图6上部,在制造过程中,中间层300中的连接线310初始均为伸直形态,在将第一线路层100、第二线路层200和中间层300以层压方式接合时,由于第一导电件110和第二导电件210分别突出于第一绝缘部分120和第二绝缘部分220,因此第一导电件110和第二导电件210之间的连接线310因被挤压呈弯曲形态,第一绝缘部分120和第二绝缘部分220之间的连接线310未被挤压(或受轻微挤压)而保持伸直形态(或者呈轻微弯曲形态)。上述弯曲形态能够使连接线310的两端分别与第一导电件110和第二导电件210接触,以保证电连接的有效性。
在本实施例中,可以使连接线310的直径以及连接线310之间的距离分别小于相应的预设值,以确保连接线阵列足够精细,确保每个第一导电件110和相对的第二导电件210之间能通过至少两个连接线310电连接。
在本实施例中,中间层300具有粘性,第一线路层100和第二线路层200通过中间层300粘合。
图4示出了中间层300的不同实施方式。如图4上部所示,中间层300可以采用导电柱(Pillar)制程形成,其中连接线310周围只设置有第二绝缘层312。如图4下部所示,中间层300可以采用导电线(Wiring)制程形成,其中连接线310周围同时设置有第一绝缘层311和第二绝缘层312。
在本实施例提供的半导体封装装置中,将第一线路层100的第一导电件110和第二线路层200的第二导电件210通过至少两个连接线310电连接,即使某些连接线310连接失效,也可以借由其他连接线310连接,因此能够有效避免电连接断开的问题。此外,由于连接线310周围设置有绝缘材,因此能够有效避免相邻导电件之间的桥接问题。由此可见,本公开提供的半导体封装装置及其制造方法能有效降低线路层之间电连接失效的风险,有利于提高产品良率。
本实施例还提供一种半导体封装装置的制造方法。如图5和图6所示,该方法包括以下步骤:
第一步,如图6中部所示,将中间层300放置在第一线路层100上,其中,中间层300内设置有至少两个连接线310,第一线路层100的表面设置有第一导电件110。
第二步,如图6下部所示,将第二线路层200放置在中间层300上,其中,第二线路层200的表面设置有第二导电件210。
第三步,将第一导电件110和第二导电件210通过连接线310电连接,以得到如图2所示的半导体封装装置。
本实施例中的中间层300可以通过以下方式形成:
首先,如图5中第一步所示,在载体910上形成种子层920。
其次,如图5中第二步所示,在载体910上设置光刻胶930,并通过电镀方式在种子层920上形成至少两个连接线310。
之后,如图5中第三步所示,去除光刻胶930并在连接线310的表面设置绝缘材。
之后,如图5中第四步所示,将连接线310顶部放置在装有蚀刻液950的容器940中以去除连接线310端部的绝缘材,得到第一绝缘层311。
之后,如图5中第五步所示,在第一绝缘层311的周围设置绝缘材。
之后,如图6中上部所示,采用类似方法去除连接线310端部的绝缘材,得到第二绝缘层312。
最后,如图6中部所示,去除种子层920,以得到中间层300。
本实施例中半导体封装装置的制造方法能够实现前文描述的半导体封装装置的技术效果,这里不再赘述。
尽管已参考本公开的特定实施例描述并说明本公开,但这些描述和说明并不限制本公开。所属领域的技术人员可清楚地理解,可进行各种改变,且可在实施例内替代等效元件而不脱离如由所附权利要求书限定的本公开的真实精神和范围。图示可能未必按比例绘制。归因于制造过程中的变量等等,本公开中的技术再现与实际设备之间可能存在区别。可存在未特定说明的本公开的其它实施例。应将说明书和图式视为说明性的,而非限制性的。可作出修改,以使特定情况、材料、物质组成、方法或过程适应于本公开的目标、精神以及范围。所有此些修改都落入在此所附权利要求书的范围内。虽然已参考按特定次序执行的特定操作描述本文中所公开的方法,但应理解,可在不脱离本公开的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此,除非本文中特别指示,否则操作的次序和分组并不限制本公开。
Claims (10)
1.一种半导体封装装置,包括:
第一线路层,表面设置有第一导电件;
第二线路层,表面设置有第二导电件;
所述第一导电件和所述第二导电件通过至少两个连接线电连接。
2.根据权利要求1所述的半导体封装装置,其中,所述第一线路层和所述第二线路层之间设置有中间层,所述至少两个连接线位于所述中间层内。
3.根据权利要求1所述的半导体封装装置,其中,所述第一线路层的表面具有第一绝缘部分,所述第二线路层的表面具有第二绝缘部分,所述第一绝缘部分和所述第二绝缘部分之间设置有连接线。
4.根据权利要求2所述的半导体封装装置,其中,所述连接线的周围设置有绝缘材。
5.根据权利要求4所述的半导体封装装置,其中,所述连接线的周围设置有至少两层绝缘材。
6.根据权利要求5所述的半导体封装装置,其中,所述连接线的不同部分与不同的所述绝缘材接触。
7.根据权利要求3所述的半导体封装装置,其中,所述第一导电件和所述第二导电件之间的所述连接线两端之间的距离小于所述第一绝缘部分和所述第二绝缘部分之间的所述连接线两端之间的距离。
8.根据权利要求1所述的半导体封装装置,其中,所述第一线路层为基板,所述第二线路层为重布线层。
9.根据权利要求2所述的半导体封装装置,其中,所述中间层具有粘性,所述第一线路层和所述第二线路层通过所述中间层粘合。
10.根据权利要求1所述的半导体封装装置,其中,所述第一导电件与所述连接线通过焊料连接;和/或
所述第二导电件与所述连接线通过焊料连接。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202111006505.5A CN113948409A (zh) | 2021-08-30 | 2021-08-30 | 半导体封装装置及其制造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202111006505.5A CN113948409A (zh) | 2021-08-30 | 2021-08-30 | 半导体封装装置及其制造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN113948409A true CN113948409A (zh) | 2022-01-18 |
Family
ID=79327460
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202111006505.5A Pending CN113948409A (zh) | 2021-08-30 | 2021-08-30 | 半导体封装装置及其制造方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN113948409A (zh) |
-
2021
- 2021-08-30 CN CN202111006505.5A patent/CN113948409A/zh active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7880290B2 (en) | Flip-chip packages allowing reduced size without electrical shorts and methods of manufacturing the same | |
KR101171842B1 (ko) | 초미세 피치의 적층을 갖는 마이크로전자 조립체 | |
US8222716B2 (en) | Multiple leadframe package | |
US20140036454A1 (en) | Bva interposer | |
US8119451B2 (en) | Method of manufacturing semiconductor package and method of manufacturing substrate for the semiconductor package | |
KR100212607B1 (ko) | 반도체 칩 팩키지 | |
JP2001284783A (ja) | 表面実装用基板及び表面実装構造 | |
CN103258806A (zh) | 具桥接结构的半导体封装构造及其制造方法 | |
CN103155143A (zh) | 瀑布引线键合 | |
KR101522770B1 (ko) | 패키지 정렬 구조물 및 패키지 정렬 구조물의 형성 방법 | |
CN103871990A (zh) | 封装结构及封装方法 | |
JP2010130004A (ja) | 集積回路基板及びマルチチップ集積回路素子パッケージ | |
JP7321009B2 (ja) | 配線基板、接合型配線基板及び配線基板の製造方法 | |
JP2008124470A (ja) | パターンフィルム及びその製造方法 | |
CN107708300B (zh) | 电子堆迭结构及其制法 | |
KR20090018014A (ko) | 특수 와이어 접합성 마감부를 제거하고 기판의 본딩 피치를감소시키는 와이어 본딩 구조체와 방법 | |
CN113948409A (zh) | 半导体封装装置及其制造方法 | |
TWI555101B (zh) | 封裝結構及其製法 | |
JP2015002308A (ja) | 半導体装置及びその製造方法 | |
CN105762127A (zh) | 封装基板、半导体封装件及其制法 | |
CN113066790A (zh) | 半导体封装装置及其制造方法 | |
CN217507308U (zh) | 半导体封装装置 | |
CN219937034U (zh) | 半导体封装件 | |
TW201431014A (zh) | 結構與方法 | |
CN217509130U (zh) | 电子装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination |