CN113948377A - 一种半导体结构及一种硬掩膜层的制造方法 - Google Patents
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Abstract
本申请提供一种半导体结构及一种硬掩膜层的制造方法，包括衬底、衬底上的待刻蚀膜层和待刻蚀膜层上的硬掩膜层，硬掩膜层中掺杂有氮。掺杂有氮的硬掩膜层的硬度有显著提升，能够提高硬掩膜层和待刻蚀膜层的刻蚀选择比，使得较薄的硬掩膜层就能够覆盖待刻蚀膜层中不需要刻蚀的区域，以便待刻蚀膜层中不需要刻蚀的区域不受等离子体刻蚀的损伤，降低半导体结构的制造成本。
Description
技术领域
本发明涉及半导体领域，特别涉及一种半导体结构及一种硬掩膜层的制造方法。
背景技术
在当前半导体结构的制造工艺中，经常会利用等离子体刻蚀工艺对待刻蚀膜层进行刻蚀，以得到想要的半导体结构。
具体利用等离子体刻蚀工艺对待刻蚀膜层进行刻蚀时，需要在待刻蚀膜层上形成硬掩膜层，硬掩膜层暴露待刻蚀膜层的待刻蚀区域，也就是利用硬掩膜层覆盖待刻蚀膜层中不需要刻蚀的区域。
现有的硬掩膜层的硬度较低，导致在进行等离子体刻蚀工艺时，硬掩膜层和待刻蚀膜层的刻蚀选择比较低，需要较厚的硬掩膜层覆盖待刻蚀膜层中不需要刻蚀的区域，以便待刻蚀膜层中不需要刻蚀的区域不受等离子体刻蚀的损伤。但是较厚的硬掩膜层会增加半导体结构的制造成本。
发明内容
有鉴于此，本申请的目的在于提供一种半导体结构及一种硬掩膜层的制造方法，能够提高硬掩膜层的硬度，降低半导体制造工艺成本。
本申请实施例提供了一种半导体结构，包括：
衬底，所述衬底上具有待刻蚀膜层；
所述待刻蚀膜层上具有硬掩膜层，所述硬掩膜层中掺杂有氮，所述掺杂有氮的硬掩膜层中氮的原子比例大于阈值，所述阈值根据未掺杂氮时的硬掩膜层的硬度确定。
可选地，所述掺杂有氮的硬掩膜层的厚度大于所述未掺杂有氮的硬掩膜层的厚度。
可选地，全部厚度的所述硬掩膜层中掺杂有氮。
可选地，所述硬掩膜层包括第一硬掩膜层和第二硬掩膜层，全部厚度的所述第一硬掩膜层中掺杂有氮，所述第二硬掩膜层不掺杂氮，所述第一硬掩膜层和所述第二硬掩膜层交替层叠。
可选地，所述硬掩膜层包括第三硬掩膜层和第四硬掩膜层，所述第三硬掩膜层中掺杂氮的原子比例大于所述第四硬掩膜层中掺杂氮的原子比例，所述第三硬掩膜层和所述第四硬掩膜层交替层叠。
可选地，所述硬掩膜层的材料为碳。
本申请实施例还提供一种硬掩膜层的制造方法，包括：
提供衬底，所述衬底上形成有待刻蚀膜层；
在所述待刻蚀膜层上形成硬掩膜层；
对所述硬掩膜层进行氮掺杂。
可选地，所述形成硬掩膜层包括：
利用化学气相沉积工艺形成硬掩膜层。
可选地，所述对所述硬掩膜层进行氮掺杂包括：
在所述化学气相沉积工艺的反应气体中通入氮气。
可选地，还包括：
控制所述氮气的输入时间和/或气流量，以控制所述硬掩膜层中掺杂氮的原子比例和所述硬掩膜层中掺杂氮的厚度。
可选地，所述控制所述氮气的输入时间和/或气流量包括：
每隔预设时间在所述化学气相沉积工艺的反应气体中输入氮气，以形成交替层叠的第一硬掩膜层和第二硬掩膜层，全部厚度的所述第一硬掩膜层中掺杂有氮，所述第二硬掩膜层不掺杂氮。
可选地，所述控制所述氮气的输入时间和/或气流量包括：
每隔预设时间调整化学气相沉积工艺的反应气体中输入氮气的气流量，以形成交替层叠的第三硬掩膜层和第四硬掩膜层，所述第三硬掩膜层中掺杂氮的原子比例大于所述第四硬掩膜层中掺杂氮的原子比例。
本申请实施例提供了一种半导体结构，包括衬底、衬底上的待刻蚀膜层和待刻蚀膜层上的硬掩膜层，硬掩膜层中掺杂有氮。掺杂有氮的硬掩膜层的硬度有显著提升，能够提高硬掩膜层和待刻蚀膜层的刻蚀选择比，使得较薄的硬掩膜层就能够覆盖待刻蚀膜层中不需要刻蚀的区域，以便待刻蚀膜层中不需要刻蚀的区域不受等离子体刻蚀的损伤，降低半导体结构的制造成本。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1示出了本申请实施例一种半导体结构的结构示意图；
图2示出了本申请实施例另一种半导体结构的结构示意图；
图3示出了本申请实施例另一种半导体结构的结构示意图；
图4示出了本申请实施例一种半导体结构的制造方法的流程示意图。
具体实施方式
为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图对本申请的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本申请，但是本申请还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广，因此本申请不受下面公开的具体实施例的限制。
本申请结合示意图进行详细描述，在详述本申请实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
正如背景技术中所述，在当前半导体结构的制造工艺中，尤其是NAND器件的制造工艺中，需要经常利用等离子体刻蚀工艺对待刻蚀膜层进行刻蚀，以得到想要的半导体结构。
现有的通过化学气相沉积工艺制造的硬掩膜层的硬度较低，导致在进行等离子体刻蚀工艺时，硬掩膜层和待刻蚀膜层的刻蚀选择比较低，需要较厚的硬掩膜层覆盖待刻蚀膜层中不需要刻蚀的区域，以便待刻蚀膜层中不需要刻蚀的区域不受等离子体刻蚀的损伤。但是较厚的硬掩膜层会增加半导体结构的制造成本。
基于此，本申请实施例提供了一种半导体结构，包括衬底、衬底上的待刻蚀膜层和待刻蚀膜层上的硬掩膜层，硬掩膜层中掺杂有氮。掺杂有氮的硬掩膜层的硬度有显著提升，能够提高硬掩膜层和待刻蚀膜层的刻蚀选择比，使得较薄的硬掩膜层就能够覆盖待刻蚀膜层中不需要刻蚀的区域，以便待刻蚀膜层中不需要刻蚀的区域不受等离子体刻蚀的损伤，降低半导体结构的制造成本。
为了更好地理解本申请的技术方案和技术效果，以下将结合附图对具体的实施例进行详细的描述。
参考图1所示，为本申请实施例提供的一种半导体结构的结构示意图。本申请实施例提供的半导体结构100包括：衬底100，衬底100上的待刻蚀膜层110和待刻蚀膜层110上的硬掩膜层120。
本申请实施例中，衬底100为半导体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium On Insulator)等。在其他实施例中，所述半导体衬底还可以包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe衬底等，还可以为其他外延结构，例如SGOI(绝缘体上硅锗)等。在本实施例中，衬底100为体硅衬底。
待刻蚀膜层110可以是单层结构，也可以是多层结构。
本申请实施例提供的半导体结构可以是3D NAND存储器件，在衬底100上的待刻蚀膜层110可以是堆叠层。堆叠层用于在其中形成垂直于衬底方向的存储单元串，存储单元串具有存储功能，堆叠层的层数由形成的3D NAND存储器的存储单元的层数确定。堆叠层的层数越多，形成的存储单元串中的包含的存储单元就越多，器件的集成度越高，在进行刻蚀得到存储单元的过程中需要用到的硬掩模层的厚度越厚。
堆叠层可以包括第三介质层和第四介质层，第四介质层为后续形成栅极层占据位置，第三介质层将第四介质层隔离开，在后续将第四介质层替换为牺牲层之后，第三介质层将栅极层隔离开，避免栅极层接触。其中，第三介质层例如可以为氧化硅层，第四介质层例如可以为氮化硅层。堆叠层可以由单个堆叠(single deck)来形成，例如可以通过交替层叠第三介质层和第四介质层形成，也可以由多个子堆叠(Multiple deck)依次层叠形成，例如可以通过先交替层叠部分第三介质层和第四介质层形成子堆叠。在具体的实施例中，可以采用化学气相沉积、原子层沉积或其他合适的沉积方法，依次交替沉积第三介质层和第四介质层，以形成堆叠层。
在本申请的实施例中，为了对待刻蚀膜层110进行刻蚀，在待刻蚀膜层110上形成硬掩膜层120。硬掩膜层120的材料可以是碳，硬掩膜层120的形成工艺可以是化学气相沉积工艺。
为了增强硬掩膜层120的硬度，可以在硬掩膜层中掺杂氮。掺杂氮的硬掩膜层相较于未掺氮的硬掩膜层的硬度有较大提升。也就是说，通过在硬掩膜层中掺杂氮，就能够提高硬掩膜层的硬度，提高硬掩膜层和待刻蚀膜层的刻蚀选择比，使得较薄的硬掩膜层就能够覆盖待刻蚀膜层中不需要刻蚀的区域，以便待刻蚀膜层中不需要刻蚀的区域不受等离子体刻蚀的损伤，形成较薄的硬掩膜层能够节约原材料成本，进而降低半导体结构的制造成本。
在本申请的实施例中，掺杂有氮的硬掩膜层中氮的原子比例大于阈值，阈值根据未掺杂氮时的硬掩膜层的硬度确定。也就是说，为了通过掺杂氮提升硬掩膜层的硬度，硬掩膜层中掺杂氮的原子比例具有阈值，在大于阈值时，掺杂氮的硬掩膜层的硬度大于未掺杂氮的硬掩膜层的硬度。阈值可以根据未掺杂氮时的硬掩膜层的硬度确定，例如，阈值可以是硬掩膜层中掺杂氮的原子比例为1％，即当硬掩膜层中掺杂氮的原子比例为1％时，掺杂氮的硬掩膜层的硬度等于未掺杂氮的硬掩膜层的硬度，当硬掩膜层中掺杂氮的原子比例大于阈值1％时，掺杂氮的硬掩膜层的硬度大于未掺杂氮的硬掩膜层的硬度。
在本申请的实施例中，在硬掩膜层中掺杂氮的原子比例可以自行设置，例如掺杂有氮的硬掩膜层中氮的原子比例为2％。
在本申请的实施例中，在硬掩膜层中掺杂氮时，可以将氮掺入全部厚度的硬掩膜层中，也可以将氮掺入部分厚度的硬掩膜层中。也就是说，可以将氮均匀的掺入全部厚度的硬掩膜层中，即全部厚度的硬掩模层中掺杂氮的原子比例相同，相应的，也可以将氮以不同的原子比例掺入全部厚度的硬掩膜层中。在同一硬掩膜层中，可以有部分厚度的硬掩膜层中掺杂有氮，剩余部分的硬掩膜层中未掺杂氮。在实际应用中，掺杂有氮的硬掩膜层的厚度与未掺杂有氮的硬掩膜层的厚度可以相同，也可以不同。
作为一种可能的实现方式，掺杂有氮的硬掩膜层的厚度大于未掺杂有氮的硬掩膜层的厚度。掺杂有氮的硬掩膜层的厚度大于未掺杂有氮的硬掩膜层的厚度对硬掩膜层的硬度有较大的提升。例如，掺杂有氮的硬掩膜层的厚度可以是未掺杂有氮的硬掩膜层的厚度的2倍或3倍。
作为另一种可能的实现方式，全部厚度的硬掩膜层中都掺杂有氮，以进一步提升硬掩膜层的硬度。但是在实际应用中，在硬掩膜层中掺杂氮的原子比例过多会提升硬掩膜层的硬度的同时，也会提高硬掩膜层的应力。若硬掩膜层的应力增大，会导致衬底的弯曲，弯曲的衬底不利于半导体器件后续的制造工艺，例如弯曲的衬底可能导致后续的光刻工艺中光源无法精准对准待刻蚀区域。
也就是说，在硬掩膜层中掺杂氮时，在考虑提高硬掩膜层硬度提高的同时，还可以考虑不大幅度增加硬掩膜层的应力，此时就可以在同一硬掩膜层中，有部分厚度的硬掩膜层中掺杂有氮，剩余部分的硬掩膜层中未掺杂氮，也可以在同一硬掩膜层中都掺杂氮，但是有部分厚度的硬掩膜层中掺杂氮的原子较高，剩余部分的硬掩膜层中掺杂氮的原子比例较低。
在本申请的实施例中，为了最终得到的硬掩膜层的硬度和应力达到平衡，可以对硬掩膜层掺杂氮的结构进行优化。
作为一种可能的实现方式，参考图2所示，硬掩膜层120包括第一硬掩膜层121和第二硬掩膜层122，全部厚度的第一硬掩膜层121中掺杂有氮，即第一硬掩膜层121为掺杂氮的硬掩膜层，第一硬掩膜层121为高硬度强应力的硬掩膜层，第二硬掩膜层122不掺杂氮，第二硬掩膜层122为低硬度低应力的硬掩膜层，第一硬掩膜层121和第二硬掩膜层122交替层叠。也就是说，通过周期性的设置掺杂有氮的第一硬掩膜层121和不掺杂氮的第二硬掩膜层122，实现低硬度低应力的硬掩膜层和高硬度强应力的硬掩膜层的周期性变化，得到具有高硬度和低硬度微晶颗粒弥散分布的硬掩膜层，最终形成具有低应力高硬度的硬掩膜层。第一硬掩膜层121的厚度可以大于第二硬掩膜层122的厚度。
作为另一种可能的实现方式，参考图3所示，硬掩膜层120包括第三硬掩膜层123和第四硬掩膜层124，第三硬掩膜层123和第四硬掩膜层124交替层叠，第三硬掩膜层123和第四硬掩膜层124中皆掺杂有氮，第三硬掩膜层123中掺杂氮的原子比例大于第四硬掩膜层124中掺杂氮的原子比例，第三硬掩膜层123掺杂氮的比例较高，第三硬掩膜层123为高硬度强应力的硬掩膜层，第四硬掩膜层124掺杂氮的比例较低，第四硬掩膜层124为低硬度低应力的硬掩膜层。也就是说，通过周期性的设置掺杂氮比例较高的第三硬掩膜层123和掺杂氮比例较低的第四硬掩膜层124，实现低硬度低应力的硬掩膜层和高硬度强应力的硬掩膜层的周期性变化，得到具有高硬度和低硬度微晶颗粒弥散分布的硬掩膜层，最终形成具有低应力高硬度的硬掩膜层。
本申请实施例提供的半导体结构，包括衬底、衬底上的待刻蚀膜层和待刻蚀膜层上的硬掩膜层，硬掩膜层中掺杂有氮。掺杂有氮的硬掩膜层的硬度有显著提升，能够提高硬掩膜层和待刻蚀膜层的刻蚀选择比，使得较薄的硬掩膜层就能够覆盖待刻蚀膜层中不需要刻蚀的区域，以便待刻蚀膜层中不需要刻蚀的区域不受等离子体刻蚀的损伤，降低半导体结构的制造成本。
以上对本申请实施例提供的半导体结构进行了详细的描述，此外，本申请实施例还提供了半导体结构的制造方法，参考图4所示，该方法包括：
S101，提供衬底100，所述衬底100上形成有待刻蚀膜层110。
在本申请的实施例中，衬底100可以为体硅衬底，待刻蚀膜层110可以是3D NAND器件的堆叠层。
S102，在所述待刻蚀膜层110上形成硬掩膜层120。
在本申请的实施例中，在待刻蚀膜层110上形成硬掩膜层120。形成硬掩膜层120的工艺可以是化学气相沉积工艺。化学气相沉积工艺的反应气体可以是丙烯(C3H6)。
S103，对所述硬掩膜层120进行氮掺杂。
在本申请的实施例中，为了提高硬掩膜层的硬度，在硬掩膜层中掺杂氮。掺杂氮的方式可以是采用离子注入工艺，也可以是在化学气相沉积工艺制造硬掩膜层时，在化学气相沉积工艺的反应气体中通入氮气。本申请实施例不具体限定掺杂氮的方式，本领域技术人员可以自行设置。
若采用在化学气相沉积工艺的反应气体中通入氮气的方式在硬掩膜层中掺杂氮，则可以通过控制氮气的输入时间和/或气流量，以控制硬掩膜层中掺杂氮的原子比例和硬掩膜层中掺杂氮的厚度。
作为一种可能的实现方式，可以每隔预设时间在化学气相沉积工艺的反应气体中输入氮气，即以在化学气相沉积工艺的反应气体中输入氮气脉冲的形式对硬掩膜层进行氮掺杂，以最终形成交替层叠的第一硬掩膜层和第二硬掩膜层，其中，全部厚度的第一硬掩膜层中掺杂有氮，第二硬掩膜层不掺杂氮。也就是说，通过周期性的设置掺杂有氮的第一硬掩膜层和不掺杂氮的第二硬掩膜层，实现低硬度低应力的硬掩膜层和高硬度强应力的硬掩膜层的周期性变化，得到具有高硬度和低硬度微晶颗粒弥散分布的硬掩膜层，最终形成具有低应力高硬度的硬掩膜层。
作为另一种可能的实现方式，可以每隔预设时间调整化学气相沉积工艺的反应气体中输入氮气的气流量，例如每隔1分钟将氮气的气流量由100每分钟标准毫升(sccm)调整为20sccm，而后再次经过1分钟将氮气的气流量由20sccm调整为100sccm，即每隔1分钟交替更换氮气的气流量，以最终形成交替层叠的第三硬掩膜层和第四硬掩膜层，其中，第三硬掩膜层和第四硬掩膜层中都掺杂有氮，第三硬掩膜层中掺杂氮的原子比例大于第四硬掩膜层中掺杂氮的原子比例。也就是说，通过周期性的设置掺杂氮比例较高的第三硬掩膜层123和掺杂氮比例较低的第四硬掩膜层124，实现低硬度低应力的硬掩膜层和高硬度强应力的硬掩膜层的周期性变化，得到具有高硬度和低硬度微晶颗粒弥散分布的硬掩膜层，最终形成具有低应力高硬度的硬掩膜层。
在本申请的实施例中，步骤S102和步骤S103可以同时进行，也可以是步骤S102在先，步骤S103在后的顺序，本申请实施例中步骤S102和步骤S103的顺序可以根据在硬掩膜层掺杂氮的工艺进行自由变型，不受本申请实施例的举例限定。
以上所述仅是本申请的优选实施方式，虽然本申请已以较佳实施例披露如上，然而并非用以限定本申请。任何熟悉本领域的技术人员，在不脱离本申请技术方案范围情况下，都可利用上述揭示的方法和技术内容对本申请技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本申请技术方案保护的范围内。
Claims (12)
1.一种半导体结构，其特征在于，包括：
衬底，所述衬底上具有待刻蚀膜层；
所述待刻蚀膜层上具有硬掩膜层，所述硬掩膜层中掺杂有氮，所述掺杂有氮的硬掩膜层中氮的原子比例大于阈值，所述阈值根据未掺杂氮时的硬掩膜层的硬度确定。
2.根据权利要求1所述的半导体结构，其特征在于，所述掺杂有氮的硬掩膜层的厚度大于所述未掺杂有氮的硬掩膜层的厚度。
3.根据权利要求2所述的半导体结构，其特征在于，所述硬掩膜层包括第一硬掩膜层和第二硬掩膜层，所述第一硬掩膜层中掺杂有氮，所述第二硬掩膜层不掺杂氮，所述第一硬掩膜层和所述第二硬掩膜层交替层叠。
4.根据权利要求1所述的半导体结构，其特征在于，全部厚度的所述硬掩膜层中掺杂有氮。
5.根据权利要求4所述的半导体结构，其特征在于，所述硬掩膜层包括第三硬掩膜层和第四硬掩膜层，所述第三硬掩膜层中掺杂氮的原子比例大于所述第四硬掩膜层中掺杂氮的原子比例，所述第三硬掩膜层和所述第四硬掩膜层交替层叠。
6.根据权利要求1所述的半导体结构，其特征在于，所述硬掩膜层的材料为碳。
7.一种硬掩膜层的制造方法，其特征在于，包括：
提供衬底，所述衬底上形成有待刻蚀膜层；
在所述待刻蚀膜层上形成硬掩膜层；
对所述硬掩膜层进行氮掺杂。
8.根据权利要求7所述的制造方法，其特征在于，所述形成硬掩膜层包括：
利用化学气相沉积工艺形成硬掩膜层。
9.根据权利要求8所述的制造方法，其特征在于，所述对所述硬掩膜层进行氮掺杂包括：
在所述化学气相沉积工艺的反应气体中通入氮气。
10.根据权利要求9所述的制造方法，其特征在于，还包括：
控制所述氮气的通入时间和/或气流量，以控制所述硬掩膜层中掺杂氮的原子比例和所述硬掩膜层中掺杂氮的厚度。
11.根据权利要求10所述的制造方法，其特征在于，所述控制所述氮气的输入时间和/或气流量包括：
每隔预设时间在所述化学气相沉积工艺的反应气体中输入氮气，以形成交替层叠的第一硬掩膜层和第二硬掩膜层，所述第一硬掩膜层中掺杂有氮，所述第二硬掩膜层不掺杂氮。
12.根据权利要求10所述的制造方法，其特征在于，所述控制所述氮气的输入时间和/或气流量包括：
每隔预设时间调整化学气相沉积工艺的反应气体中输入氮气的气流量，以形成交替层叠的第三硬掩膜层和第四硬掩膜层，所述第三硬掩膜层中掺杂氮的原子比例大于所述第四硬掩膜层中掺杂氮的原子比例。
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